JPH021158A

JPH021158A - 半導体装置

Info

Publication number: JPH021158A
Application number: JP63158188A
Authority: JP
Inventors: Yasushi Sakui; 康司作井; Tsuneaki Fuse; 布施　常明; Seiichi Aritome; 誠一有留; Takehiro Hasegawa; 武裕長谷川; Shigeyoshi Watanabe; 重佳渡辺; Fujio Masuoka; 富士雄舛岡; Toshiki Seshimo; 敏樹瀬下; Akihiro Nitayama; 仁田山　晃寛; Fumio Horiguchi; 文男堀口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-01-29
Filing date: 1988-06-28
Publication date: 1990-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はバイポーラトランジスタを用いた半導体装置に
関する。

（従来の技術）従来、バイポーラトランジスタは、ベース電流を入力、
コレクタ電流を出力とする電流増幅素子として用いられ
てきた。例えば、ＮＰＮバイポーラトランジスタでは、
正のコレクタ、エミッタ間ｆｆｔ圧ＶＣＥ＋　ヘＸＩ　
ｘミッタ間電圧ＶＢｐ（Ｖｃｇ＞Ｖａａ）を与えると、
ＶＢＢの種々の値に対してコレクタ電流ＩＣは増幅され
た正の値を取り、この時、またベース電流ｒ、も正であ
る。

（発明が解決しようとする課題）しかし、従来のバイポーラトランジスタは、その画一的
な動作のため応用範囲もまた限られている。

本発明は、ベース電位に応じて、正のベース電流の他に
、負のベース電流を流すことができる新規なバイポーラ
トランジスタを用いた半導体装置を提供することを目的
とする６〔発明の構成〕（課題を解決するための手段）本発明では、ベース、エミッタ間の順方向ベース電流、
コレクタ、ベース間の逆方向ベース電流を夫々Ｉｆｌｆ
Ｅ　　ＩＣＢとした時、ベース電位に応じてＩｎＢ＜Ｉ
ｃｎとなるようにコレクタ、エミッタ間電圧Ｖｃｔｘｔ
！：ＷＱ定したバイポーラトランジスタを用いる。

そしてこれを電界効果トランジスタと接続する。

第１の発明においてはソース、ドレインの一方とバイポ
ーラトランジスタのベースを共通領域とする。

第２の発明においては、ソース、ドレインの一方とバイ
ポーラトランジスタのベースを隣接して設け、これらの
取出し電極を共通にする。

第３の発明においては、複数のセルを用い、その共通の
半導体基体をコレクタ領域として用いる。

第４の発明においては、ベース領域内にＭＯＳトランジ
スタが付与される。

第５の発明においては、隣接するセル間はフィールド絶
、１ＡＩ摸を介してベースが対向する。

（作用）コレクタ、エミッタ間電圧を高電圧に設定することによ
り、ベース電位、即ちベース、エミッタ間電圧ＶＩＬＥ
！の変化に対してベース、エミッタ間の順方向ベース電
流ｔｎｐより大きなコレクタ、ベース間の逆方向ベース
電流ＮＣＲを流すことができ、ベース電流が従来の正領
域に加え負の領域を持ったトランジスタが実現できる。

そして電界効果トランジスタと組合せて高集積化が図れ
る。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第２図は本実施例で用いたバイポーラトランジスタの断
面図である。

Ｐ−型シリコン基板２１表面にはコレクタ抵抗を下げる
ためＮ十型埋込み層２２が設けられ、更にＰ′″型エピ
タキシャルシリコン層２３が設けられている。このド型
エピタキシャルシリコン層２３にはリンが導入されてＮ
型ウェル２４が形成されている。そして表面にはフィー
ルド酸化膜２５が形成され、開口部にはＮ十型埋込み層
２２に達するコレクタ取出し層２６が、また、他の開口
にはＰ−型ベース領域２７が設けられている。Ｐ−型ベ
ース領域２７の一部には２μｍ×５ｔ１ｍのサイズのＮ
十型のエミッタ領域２８が形成され、更にエミッタポリ
サイド２９が設けられている。またＰ−型ベース領域２
７内にはエミッタポリサイド２９に自己整合してＰ十型
層３０が形成され、更にコレクタ取出し層２６表面には
、重ねてＮ十型層３１が形成されている。

この全体は、シリコン酸化膜３２で覆われ、コンタクト
開口には、Ｔｉ／ＴｉＮ膜３３を介してＡｆｆｉ−５ｉ
３４よりなるコレクタ、ベース、エミッタ電極３５，３
６．３７が設けられている。

製造においては、先ず、Ｐ−型シリコン基板２１に、Ｓ
ｂ、０１雰囲気で１２５０℃、２５分、ｓｂを熱拡散し
てＮ十型埋込み層２２を形成する。次いで、５ｉｌｌ、
ＣＱ２＋　Ｂ２Ｈ。

雰囲気で１１５０°Ｃ，１０分の処理により、Ｐ″′型
エピタキシャルシリコン層２３を成長させた。この後、
リンＰ＋を加速電圧１６０ＫｅＶ　、　ドーズ量５　Ｘ
　１０”　ｃｍ−”でイオン注入し、Ｎ２雰囲気中で１
１００℃、２９０分の拡散によりＮ型ウェル２４を形成
した。そしてフィールド酸化膜２５形成後、リンＰ＋を
イオン注入してＮ十型のコレクタ取出し層２６を形成し
、更にボロンＢ＋を加速電圧３０ＫｅＶ　、ドーズ量５
　Ｘ　１０”　ｃｍ−”　イオン注入してＰ−型ベース
領域２７を形成した。この後、表面に薄いシリコン酸化
膜を形成し、これに開口してポリシリコンを５００人被
着し、ヒ素Ａｓ十を６０ＫｅＶ。

ドーズ量５　Ｘ　１０１１０１ｓａイオン注入し、更に
ＭｏＳｉを被着してパターニングし、エミッタポリサイ
ド２９を形成する。そして、ボロンＢ＋をイオン注入し
てＰ十型層３０、更にヒ素Ａｓ＋をイオン注入してＮ十
型層３１を設ける。この後、シリコン酸化膜３２を堆積
し、コンタクト開口を設け、コンタクト孔底部にＴｉ／
ＴｉＮ　３３を被着し、更にＡＱ　−５ｉ３４を堆積し
てパターニングし、コレクタ、ベース、エミッタ電極３
５゜３６　、３７を形成する。

第３図は、この様にして形成したＮＰＮバイポーラトラ
ンジスタの不純物分布図である。

エミッタは不純物濃度１．５Ｘ１０”ｃｍ−’でＰ−型
エピタキシャルシリコン層２３表面からの接合深さ０．
１５趣、ベースは、３　Ｘ　１０”　ｃｎ−３テ接合深
さ０．３μｍ、コレクタは、ウェル領域でおよそ４Ｘ１
０”印−３である。

第１図は、このＮＰＮバイポーラトランジスタ１１の動
作を示す回路図である。

ベース、エミッタ間電圧ＶＢ［！、　コレクタ、エミッ
タ間電圧Ｖ。ｒ！とじた時、Ｖ１％Ｅに対するコレクタ
電流Ｉ。、ベース電流工、を第４図に示す。

第４図は、ＶＣ［Ｅを６．２５Ｖに設定した時の値で、
０ｖ≦ＶＢＦ！＜０．４５Ｖ　テはＶｎｆ！　（７）電
源の正の端子力らベース１３に流れ込む正のベース電流
Ｉｎ、　０．４５Ｖ＜ＶＢＦ！＜０．８７Ｖ　テはベー
ス１３からｖＢＥの電源の正の端子電流し出す負ノベー
ス電流−ＩＢ＋　０．８７Ｖ　＜ＶＢ［！では再びＶＢ
Ｆ！の電源の正の端子から流れ込む正のベース電流■８
となることが判った。

第５図は、ＶＣＥを５．７５Ｖ　に設定した場合の結果
で、ベース電流１．が負になるＶＩＩｎ領域は、０．５
０＜Ｖ旺（０，６６Ｖである。

しかしながら、第６図に示すように、ＶＣ，＝ＩＶとす
ると、Ｖｌｌ＋！の全領域（Ｖｎｐ≧Ｏ）で負のベース
電流は観測されず、１．は常に正であった。

上述した負のベース電流は、第７図に示すように、ベー
スからエミッタに流れる順方向のベース市流ＩＲ＋！　
（順方向であるので図中ＩｎＦと表わしている）と、ベ
ース、コレクタ間のＰＮ接合においてなだれ増倍現象に
よって発生するキャリアによるコレクタ、ベース間の逆
方向ベース電流Ｉｃｅ　（逆方向であるのでＩＲＲと表
わしている）の大小関係によって説明される。

即ち、　ＩＩＢＢＩ＞ＩＩｃＢ＋のときは、第４図にお
けるＯｖ≦ＶｅＢ＜０．４５Ｖ　及び０．８７Ｖ＜ＶＢ
Ｅ（７）領域テ観測されるように正のベース電流ＩＢと
なり、ＩＩＲＦ！ｌ＜Ｉｃｎ１（７）トきは、　０．４
５Ｖ　＜Ｖｎｒ＝＜０．８７Ｖ　（７）領域で観測され
るように負のベース電流−１，どなる。

エミッタからの注入電子がベース・コレクタ接合の空乏
領域に入ると、これらの電子はコレクタ電圧がなだれ降
伏の方向に大きな電圧とされているためインパクト化に
よって電子−正孔対を発生する。そして、発生した電子
と正孔はベースとコレクタ間の電界によってコレクタと
ベースに夫々ドリフ１−移動する。ベースにドリフトし
た正孔は負のベース電流ＩＲＲを作り出す。ベースから
エミッタへの正のベース電流ＩＲＦは固定されたベース
・エミッタ間電圧ＶＢＦで制限される。この結果、ＩＩ
ＩＲがＩ［ｌＦより大きい時、逆方向ベース電流が観測
される。他方、この逆方向ベース電流が現われる場合に
おいて、発生した電子は、その電子電流がエミッタから
の注入電子電流より小さいため、コレクタ電流の大きさ
に僅かに加わることになる。

これを式を用いて以下に説明する。

ｆＥｂｅｒｓ　−Ｍｏ１ｌのモデルにおいて、通常のト
ランジスタでは、コレクタ電流ＩＣＯとベース電流ＩＢ
Ｆは弐〇および■で表わされる。

ここで■Ｉ！ｓはエミッタ、ベース接合の逆方向飽和電
流ｔ　ＩＣ３はコレクタ、ベース接合の逆方向飽和電流
、α、はエミッタ、ベース接合を横切って流れた電流の
うち、コレクタに到達した電流の割合、α８はコレクタ
、ベース接合を横切って流れた電流のうちエミッタに到
達した電流の割合を表わす。

また、ガはボルツマン定数、Ｔは絶対温度、矛は電荷量
である。

さらに、コレクタ、ベース間電圧ＶＣＥＩが高く、ベー
ス、コレクタ間のＰＮ接合におけるなだれ増倍効果が無
視できなくなる場合、コレクタ電流■ｃは、１、＝ＭＩ。。　　　　　　　　　　　　　　　・・・
・・・■となり、ここで、Ｉｃｏはなだれ増倍効果を無
視した場合のコレクタ電流π流、ｎは係数、Ｂ　ＶＣＢ
Ｏはエミッタ開放時のベース、コレクタ間の耐圧を表わ
す。

第７図に示すようになだれ増倍で発生したホールは、電
界によってベースに流れ込み、逆方向のベース電流ＩＲ
Ｒとなる。

よって、Ｉ［ｌＲは、ＩＢＲ＝　（Ｍ　−１）　Ｉｃｏ　　　　　　　−−■
となり、結局、ベース電流ＩＢは順方向のベース電流Ｉ
ｔｌＦと逆方向のベース電流ＩＣＢの差として表わせ、
ＩＢ＝ＩＢＦ−ＩＩＩＲ：ＩＢＦ　−（Ｍ　−１）ＩＣ
Ｏ＝　（１−（Ｍ　−１）ｈＦｔ＋）ＩｎＦ　　・・・
０となる。尚、エミッタ電流ＩＥはＩＥ　＝　ｒｅｏ＋
　ＩＲＦで表わされる。ここでｈＦＲは電流利得（ｈＦ
ｕ　＝　Ｉｃｏ／　Ｉｎｒ）を表わす。

なお、この動作は、ＮＰＮバイポーラトランジスタだけ
でなく、ＰＮＰバイポーラトランジスタにおいても同様
に説明できる。

さて、この様な負のベース電流を示すバイポーラトラン
ジスタは新しい応用分野を有している。

例えば、従来、電圧保持装置として知られているものに
フリップフロップがある。しかし、フリップフロップは
６個の素子により構成されるため高集積化に問題がある
。

さて、第１図のバイポーラトランジスタにおいて、ベー
スとエミッタ間に容量性の負荷が存在する場合を考える
。

この時、ベース電圧ｖ旺がＯｖ≦Ｖｎｎ＜０．４５Ｖノ
場合、負荷に蓄積された電荷はベースからエミッタに流
れ出すので負荷の両端の電圧ＶＲｒ！は下降しテｏ　ｖ
　ニ近づく。一方、０　、４５　Ｖ　＜　Ｖ　ｎ　ｐ　
＜　０　、８７　Ｖである場合、逆方向ベース電流によ
って負荷に電荷が蓄積されるので負荷両端の電圧Ｖ１１
１！は上昇して０．８７Ｖニ近づき、一方、ＶＲＩ！＞
０．８７Ｖであるときは正のベース電流によって負荷の
電荷はベースからエミッタに流れ出すので負荷両端の電
圧ｖｎ［！は下降してやはり０．８７Ｖに近づく。以上
の様に。

ＶｎＥはＯｖもしくは０．８７Ｖ　に保持されるので自
己増幅機能をもった電圧の保持が可能である。

第８図に、その電圧保持回路の一例を示す。

この実施例では、スイッチング素子としてｎチャネルＭ
ｏＳトランジスタＱ１を用い、そのドレインもしくはソ
ースを、ＮＰＮバイポーラトランジスタＱ、のベースに
接続する。

ＭＯＳ）−ランジスタ０１のゲートにはクロックφへが
印加され、他端にはクロックφＢが与えられる。

この場合の容量は、ベース、エミッタ間の接合容量であ
り、コレクタ、ベース間の接合容量もやはり負荷容量と
して機能する。

第９図は、ＭｏＳトランジスタＱ１の制御クロックφＡ
と、入力クロックφｎ、そしてＭＯＳトランジスタＱ１
とバイポーラトランジスタＱ２の接続ノードに設けられ
た出力端子の電圧レベルを示している。Ｖｌｌは０．８
７Ｖ、　Ｖｐは０．４５Ｖ、　ＶＬはＯＶを示す。

φ＾がハイレベルとなり、ベースにφ、）０．８７Ｖが
入り、その後φＡがロウレベルになると、ベースに印加
されたハイレベル電圧は正のベース電流によって放電さ
れ０．８７Ｖに落ち着く。次に、ベース０．４５Ｖ＜φ
ａ＜０．８７Ｖ　が印加された場合、負のベース電流に
よって出力電圧は上昇し０．８７Ｖとなる。そして、ベ
ースにφ８＜０．４５Ｖ　が印加された場合、正のベー
ス電流によってＯｖに収束する。

かくして、φｎ）０．４５Ｖ　の場合、境界電位の０．
８７Ｖを保持出力し、φ、（０，４５Ｖ場合、ＯＶを保
持出力する事が可能となる。

この事は、本回路が、少ない素子数でフリップフロップ
に代わる電圧保持回路に使用できる事に他ならない。

これは、ベース電流に負電流が生じるからで、第６図に
示した様にコレクタ、エミッタ間電圧Ｖｃ、＝　Ｉ　Ｖ
の場合は、全てのｖｎａに対して正のベース電流となる
ので放電モードとなり電圧保持ができなくなる。

第９図ではＭＯＳトランジスタＱ、とバイポーラトラン
ジスタの接続ノードを出力端としたが、保持後、再度Ｍ
ＯＳトランジスタＱ１をオンさせてφＢ入力端子を出力
端とすることもできる。

第１０図は、上記接続ノードにバイポーラトランジスタ
とは別にＭＯＳキャパシタ等の容量素子Ｃを接続したも
のであり、この容量素子で、先の充放′工を積極的に行
なわせる様にしたものである。

この場合、φｎの入力端を出力端としても用いているが
、Ｑｌと０２のベースの接続部に出力端を置いても良い
。

以上説明した電圧保持回路は、ラッチ回路、基イ＜８電
位発生回路やＳＲＡＭ等のメモリに適用することが出来
る。また、負のベース電流を示すバイポーラトランジス
タを用いて発振回路やセンスアンプ。

スイッチング回路を組む事も出来る。

第１１図〜第１８図にメモリに適用する場合の一例を示
す。

第１１図は、メモリセルの回路図である。スイッチング
素子であるＭＯＳトランジスタＱ工のソース又はドレイ
ンと上述したバイポーラトランジスタＱ２のベースが接
続されている。ここではＱｌとしてＰチャネル（又はｎ
チャネル）ＭＯＳトランジスタ、Ｑ２としてＮＰＮバイ
ポーラトランジスタ、を用いた。そしてＭＯＳトランジ
スタＱ１のゲートはワード線υしｎに、またドレインも
しくはソースはビット線［ＩＬｎに接続されている。Ｑ
、とＱ、の接続ノードはセルの記憶ノードＳであり、Ｑ
２のベース、エミッタ間の接合容量Ｃ旺及びベース、コ
レクタ間の接合容量Ｃ６ＢからなるＣ８＝　ＣＦｔ１！
　＋　Ｃｎｃの蓄積容量Ｃ８が存在する。あるいはこれ
と共に、ＭＯＳキャパシタ等の容量索子Ｃ１を設けても
よい。容量素子Ｃ１を設ける場合は、その他端は適当な
プレート電位、あるいは基板又はウェル電位が印加され
る。

また所望により、ベース、エミッタ間に抵抗素子Ｒを設
けてもよい。

第１２図は、その動作特性を示し、第１１図の記憶ノー
ドＳ、即ちベース、エミッタ間電圧とベース電流の関係
を表わしている。

正、負のベース電流の高レベル側の境界電位ＶＢＥＩが
＃　Ｉ　ＩＩ　、７）記憶状態、ＶｎＥ！ｏ＝　ＯＶが
“０″′の記憶状態である。書込みは、セルノードにＶ
ｎｐｘ又はＯｖを書込むことにより行なう。読出しは、
蓄積容量Ｃの電荷をビット線ＢＬｎに転送し、その電位
変化を増幅器で増幅することにより行なう。

第１３図は、メモリセルアレイと周辺回路のレイアウト
図である。

第１１図で示したメモリセルは、記号Ｍ／Ｃで表わされ
、ＮＸＮ＝Ｎ’個配列されている。メモリ領域は、この
例では横方向のＮ個、縦方向のＭ個のＮＸＭ個を単位と
したブロックに分かれている。

ビット線ＢＬ工〜ＢＬＭ　、・・・、ＢＬ（Ｎ−に＋１
）〜ＢＬＮは、カラム選択信号Ｃ５Ｌ、〜Ｃ５ＬＭ、・
・・、Ｃ３Ｌ（Ｎ−阿＋１）〜Ｃ３ＬＮでオン、オフ制
御されるトランスファゲート、例えばｎチャネルのＭＯ
ＳトランジスタＴ１を介してブロック毎に設けられたサ
ブＩ１０線（ｐｒｅ　Ｉｌｏ　１〜ｐｒｅ　Ｉｌｏ　Ｎ
／Ｍ）に接続されている。そして、ブロック毎に、サブ
Ｉ１０センスアンプ（ｐｒｅ　Ｉｌｏ　Ｓ／Ａ）が１つ
ずつ設けられている。

この実施例では、各ブロックにダミーワード線ＤＩｉｌ
Ｌで制御されビット線［「・・・、旺「に接続されたダ
ミーセルＤ／Ｃが１つずつ設けられ、サブＩ１０線に平
行にレイアウトされたサブＩ１０線（ｐｒａ　ｌ１０Ｌ
　、　−、ｐｒｅ　Ｉｌｏ　Ｎ／Ｍ）にメモリセルＭ／
Ｃと同様に接続されている。

各ブロックのサブＩ１０センスアンプは、夫々サブＩ１
０．　ｌ１０線に接続されており、サブエ１０．　ｌ１
０線の増幅電位はカラム選択信号Ｃ５ＬＭ’Ｄ、・・・
、Ｃ３ＬＮ’Ｄで制御されるトランスファゲート、例え
ばｎチャネルＭＯＳトランジスタＴ２を介して入出力線
Ｉ１０．　Ｉｌｏに伝達される。

そしてこのＩｌｏ、　ｌ１０線には、データ入力（ＤＩ
Ｎ）バッファ回路及び、主Ｉ１０センスアンプ（Ｉｌｏ
、Ｓ／Ａ）が設けられている。主Ｉ１０センスアンプの
出力は、データ出力（Ｄｏｕｔ）バッファ回路を介して
Ｄｏｕｔピンから出力される。

第１４図にサブＩ１０センスアンプ、第１５図に主Ｉ１
０センスアンプ、第１６図にダミーセルの回路図を示し
た。

上記半導体メモリは、アクティブ状態とプリチャージ状
態を有しており、ロウアドレスストローブＲＡＳ（ある
いはチップセレクトｍ）でこれを選択する。以下では１
ピンのコントロール信号でチップ動作が基本的に決定さ
れる場合を述べるが、従来のＤＲＡＭの様にロウアドレ
スとカラムアドレスを時間で分けてＲＡＳ、　ＣＡＳで
取り込むアドレスマルチプレクス方式を用いてもよい。

次に、第１７図を参照しながら読出し動作を説明する。

ＲＡＳが”Ｈ”のプリチャージ状態では、メモリセルの
ＭｏＳトランジスタＱ１を、ワード線ＷＬｎ　（ｎ＝１
．・・・、Ｎ）をｉｔ　Ｈｎレベルにしてオフする。

そして、ビット線ＢＬ□〜ＢＬＭ、・・・、　ＢＬ　（
Ｎ−阿＋１）〜ＢＬＮ　。

ＢＬＭ’　−ＢＬＮ’及びサブＩ１０．　ｌ１０線（ｐ
ｒｅ　Ｉｌｏ　１〜ｐｒｅＩ１０　　Ｎ／Ｍ、　　ｐｒ
ｅ　　Ｉｌｏ　１〜ｐｒｅ　　１１０　　Ｎ／阿）、　
　Ｉｌｏ、　　ｌ１０−線を第１２図のＶＰ電位にプリ
チャージする。この時、ダミーセルＤ／ＣにもＶｐ’＋
’ｌｊ位を書込んでおく。

次にＲＡＳが“Ｌ　Ｉ＋レベルになりアドレスが取り込
まれると１例えば第１３図のメモリセルＡを選択する場
合、ワード線ＩＪＬ、及びカラム選択線Ｃ３ＬＭが活性
化される。これによりメモリセルのストレージノードＳ
にＷＩＭされていた電荷ＶＲｇｔＸＣｓ　（Ｃｓは蓄積
容量Ｃのキャパシタンス）は、ビット線ＢＬＭ及びｐｒ
ｅ　Ｉｌｏ　１線に伝達される。ビット線ＢＬＭの配線
の寄生容量をＣｕｅサブＩ１０線（ｐｒｅ　Ｉｌｏ　１
　）の配線の寄生容量をＣｐｒｓ　Ｉｌｏとすると、メ
モリセルに“ｌ”が書込まれている場合、サブＩ１０線
（ｐｒｅ　Ｉｌｏ　１）の電位はプリチャージ電位に対
し。

だけ上昇する。そして、負のベース電流によりＡＶ’（
最大Ｖ１１［！１　　ｖｐまで）上昇する。

ダミーワード線ＯＷＬも同時に選ばれるが、ダミービッ
ト線ＢＬＭ’　、ｐｒａ　Ｉｌｏ　１線の電位はＶρの
ままである。従ってρｒｅＩ１０１線とｐｒｅ　Ｉｌｏ
　１線の電位差は上記ΔＶ′となる。

この電位差は、ダイナミック型センスアンプであるサブ
Ｉ１０センスアンプ（ｐｒｅ　Ｉｌｏ　Ｓ／Ａ）でＳＡ
Ｎを“Ｈ″にすることにより増幅し、より大きな電位差
となってｐｒｅ　Ｉｌｏ　１　、　ｐｒｅ　Ｉｌｏ　１
間に現われる。

そして次にＣ３ＬＭ’　Ｄを立ち上げ、このデータをＩ
ｌｏ。

Ｉ１０線に転送される。そして同様にＩｌｏ、Ｉ１０線
に接続された主センスアンプ（Ｉｌｏ、Ｓ／Ａ）をクロ
ックφ１を“Ｈ”にすることにより活性化し、Ｄｏｕｔ
バッファデータを転送する。そして最後にＤｏｕｔパッ
ドから出力する。サブＩ１０センスアンプ（ｐｒｅ　Ｉ
ｌｏ　Ｓ／Ａ）の最小感度を〜１０ｍＶ程度とすると、
Ｖ［ｌＨニーｖｐ岬０．５Ｖ、　ＣＲ＝０．５ｐＦ、　
Ｃｐｒｅ　ｌ１０＝０．５　ｐＦとしてＣＳは例えば２
０ｆＦ以上あれば良い。所望により、ビット線をサブＩ
１０センスアンプを介さず、ＭＯＳトランジスタＴ、を
介して直接Ｉ１０．　Ｉ１０線に接続し、主センスアン
プ（Ｉｌｏ　Ｓ／Ａ）で直接センスすることも可能であ
る６読み出しが行なわれたメモリセルは、バイポーラトラン
ジスタＱ２がＶｎＦｌｏｐ　ＶＢｆ！ｌの２つの安定点
を持つので元のｌ（Ｉ　ＩＩ又は“Ｏ”に復帰する。

他方、ワード線で選択されながらＤｏｕｔから読出され
なかったメモリセルのストレージノードＳの電位は、６
１″であれば＋ΔＶ　、　　ａｔ　Ｑ　ｊ＃であれば一
Δｖ、ｖρに対して変動し、′１”の場合は負のベース
電流（−）　Ｉ　Ｂ、　　１１　Ｑ　ＩＩの場合は正の
ベース電流１．によって夫々ＶｎＨｔｔ　Ｖｎｐｏ＝　
ＯＶに、ワード線をオフした後、戻る。この様に上記メ
モリセルは自己増幅能力があるので非破壊読出しであり
、ＤＲＡＭの様にビット線対毎にセンスアップを設けな
くてもよくなる。

書込みは、第１８図に示した様に、ＲＡＳ及びライトイ
ネーブル信号ＷＥを１１　Ｌ″′とし、ＤＩＮバッファ
からＩ１０線、　ｐｒｅ　Ｉ１０線、ビット線を経由し
てワード線で選択されたメモリセル（第１８図はメモリ
セルＡへの書込みを示す）に所定の電位を書込むことに
より行なう。ＤｘＮバッファの電流供給能力をメモリセ
ルのＮＰＮトランジスタの流せるベース電流１．より大
と設定し、Ｌｌ　Ｉ　ＩＩの場合はＶ旺□。

“Ｏ１１の場合はＶｎＦ！ＯをストレージノードＳに強
制的に書込む。ｒｒ　１　ｕの場合Ｖｐ（、１１Ｑ　ｌ
＃の場合Ｖρ〉を書込んでもよい。

第１９図はメモリセルの平面図、第２０図はその人−Ａ
’断面図である。

第２０図において、Ｐ−型シリコン基板４１表面にコレ
クタ抵抗を下げるためＮ“型埋込み層４２が設けられ、
更にボロン濃度Ｉ　Ｘ　１０”ｃｍ−３程度、厚さ例え
ば２．５ｐのＰ−型エピタキシャルシリコン層４３が設
けられている。このＰ′″型エピタキシャルシリコン層
４３にはリンが尋人されて不純物濃度およそ４Ｘ１０”
ａｎ−’のＮ型ウェル４４が形成されている。そして表
面にはフィールド酸化膜４５が形成されている。

開口部の１つにはＮ十型埋込み層４２に達するコレクタ
取出し層４６が設けられている。他の開口部上にはＰチ
ャネルＭＯＳトランジスタＱ１のゲート４７がリンドー
プポリシリコンにより設けられている。

このゲート電極４７はメモリセルアレイのワード線とし
て使う。ゲート電極４７に自己整合してＭＯＳトランジ
スタのソース、ドレインとなるＰ十型層４８゜Ｐ−型層
４９が設けられている。層４８．４９は同一工程で作っ
てもよいが、ここでは別工程として濃度を変えた。

Ｐ−５４９はｎｐｎバイポーラトランジスタＱ２のベー
スとしても用いられる。

全体上にはＣＶＤＳｉＯ２膜５０が被着され、エミッタ
。

コレクタ開口を形成して、厚さ、５００〜１０００人の
ポリシリコン５１が形成され、またヒ素を開口内にポリ
シリコン５］の上からドープしてｎ十型エミッタ５２、
ｎ÷型層５３が形成されている。ｎ十型エミッタ５２の
不純物濃度は２　Ｘ　１０２０ａｎ−’　、接合深さ０
．１５μｍ。

Ｐ−型ベース４９の不純物濃度は３　Ｘ　１０”　ｃｍ
−’　、接合深さ０．３７ｍである。開口に形成したポ
リシリコン５１上には例えば３０００人厚のＭｏＳｉ膜
５２が被着され。

バターニングしてエミッタ電極５３．コレクタ電極５４
が形成されている。更に、シリコン酸化膜５５を被着し
、ピッ１〜線コンタクトを開けてＡＱ−Ｃｕ−５ｉから
なるビット線５６が形成されている。

第１９図に示すように、エミッタ、コレクタ電極５３．
５４はワード線方向に各セル共通に配設され、ビット線
５６はこれと直交して各セル共通に配設されている。

第２０図におけるＩ　−Ｉ’断面の不純物分布を第２１
図に示す。

ｆ！Ａ造工稈は、Ｐ−型シリコン基板４１表面に５ｂ２
ｏ。

ガス′Ｒ囲気で１２５０℃、２５分のｓｂ拡散を行ない
Ｎ十型埋込み層４２を形成した後、５ｉｌｌ□ＣＱ２と
８２１１．の混合ガス雰囲気中、１１５０℃、１０分で
約２．５μｍ厚のエピタキシャルシリコン層４３を形成
する。次に、フォトリソグラフィー技術を用いて上記埋
込み層の上部にのみリンＰ＋を１６０ＫｅＶ、　　５　
Ｘ　１０１２ｃｘａ−”イオン注入し、また埋込み層上
部以外の部分にはボロンＢ＋を１００ＫｅＶ、　　６　
Ｘ　１０”　ａｍ−”イオン注入してＮ２雰囲気中で１
１００℃、２９０分、拡散させてｎ型ウェル４４及びＰ
型ウェル（図示しない）を形成する。そして例えばＬＯ
ＣＯ３法により８０００人のフィールド酸化膜４５を形
成する。次にコレクタ部分に選択的にリンＰ＋を６０Ｋ
ｅＶ、　　Ｉ　Ｘ　１０”　Ｑｌｌ−２イオン注入する
。次いで２００人のゲート酸化膜を形成した後、ゲート
ポリシリコン４７を形成し、これにリンを拡散して後。

パターニングする。

そしてボロンをＢＦ２＋により３０ＫｅＶで３Ｘ１０”
■−２，ゲートの片側に選択的にイオン注入しＰ中型層
４８を形成した後、ボロンをＢ＋により３０ＫｅＶ、　
ｌＸ１０１４■−２選択的にイオン注入してベースとな
るＰ−型層４９を形成する。次に全面にＶＯＤＳｉＯ□
膜５０を３０００人堆積し、エミッタ部、コレクタ部を
開口し、ポリシリコン膜５１を５００〜１０００人堆積
し、ヒ素Ａｓ”を６０ＫｅＶ、　Ｉ　ＸＩＯ”ａ＋＋−
”　イオン注入する０次に。

アニールを行なってヒ素を基板内に拡散させた後、例え
ばＭｏ５ｉ５２を３０００人スパッタ法で被着する。

次に、シリコン酸化膜５５を堆積し、ビット線コンタク
トを開孔してＡＱ−Ｃｕ−５ｉ５６を８０００人堆積し
、所定の形状にエツチングする。

この場合も、第４図〜第６図に示したのと同様の特性を
持つ。

回路図に直してみれば判るように、ＭｏＳトランジスタ
Ｑ０のソース又はドレインとバイポーラトランジスタＱ
２のベースが接続されている。但し、Ｑｌの１つの拡散
層がバイポーラトランジスタＱ２のベースとして用いら
れている。そして、その拡散層の中にエミッタが形成さ
れ、高集積化に適した構造となっている。

第２２図はメモリセルアレイの変形例を示す平面図、第
２３図はそのＡ−Ａ’断面図を示す。

１つのメモリセルは第２２図に領域Ｍとして示されてい
る。

このレイアウトの特徴の１つは、メモリセルアレイが共
通のｎ型ウェル４４の中に収められており、ｎ÷型コレ
クタ取出し領域４６は図中、右端に配列されており、コ
レクタ電極５４がワード線方向に共通に設けられている
事である。勿論ｎ十型コレクタ取出し領域４６はコレク
タ電極５４配設方向に連続領域として形成されていても
よい。

また、他の特徴はビット線方向に隣り合うメモリセル同
志でＰ中型層４８を共有しビット線コンタクトを減少さ
せていることである６更に他の特徴は、エミッタ電極５３をメモリセルアレイ
に対し共通プレートとし、これにビット線コンタクトの
ための開口が設けられていることである。あるいは、エ
ミッタ電極５３をストライプ状にしてワード線方向のメ
モリセルに対してのみエミッタ電極５３を共通にレイア
ウトすることや、第２３図の断面図に示されるエミッタ
電極断面を持つエミッタ電極５３をワード線方向にスト
ライプ状に配設する、即ち、フィールドをはさむエミッ
タ電極同志を共通にしながらワード線方向に配設するよ
うにしてもよい。

第２２図、第２３図の実施例によればより一層の高集積
化が可能である。

第２４図に、半導体メモリに適用する場合のメモリセル
の回路の一例を再び示す。

第８図と同様に、ｎチャネル（又はＰチャネル）ＭＯＳ
トランジスタＱ、とｎｐｎバイポーラトランジスタ０□
が接続され、ＭＯＳトランジスタＱ１のゲートにはワー
ド線ＷＬが、またソースあるいはドレインにビット線Ｂ
Ｌが接続されている。そしてバイポーラトランジスタ０
２のベース、エミッタ間の接合容量Ｃ□およびベース、
コレクタ間の接合容量Ｃ１１［！を蓄積容量Ｃ８として
用いる。あるいは０１とＱ２の接続ノードにＭＯＳキャ
パシタ等の蓄積容量素子Ｃを設けてもよい。

第２５図は、第２図のトランジスタにおいてＶＣＩ！＝
７Ｖとした時のｎｐｎバイポーラトランジスタのベース
、エミッタ間電圧ｖＢＥとコレクタ電流ＩＣ＋ベース電
流ＩＢの関係を示す図である。先述した様に２つの安定
点ＶＢＩ！Ｏ＝　ＯＶ　＊　Ｖｎａｔ＝　１．０５Ｖ　
ヲ持つ。

メモリセルへの書込みは、ビット線電位をＶＢＥＯ又は
Ｖ［ｌ［！１とし、ワード線ＩＩＩＬをオンしてＱ、、
Ｑ２接続部のセルノードにＶＩＩＥＯ又はＶ［ＩＥ□を
書込む。読７Ｂ　Ｌは、例えばビット線ＢＬをＶｐｆｆ
１位にプリチャージしておき、次いでワード線すＬをオ
ンしてセルの蓄積容量Ｃｓとビット線ＢＬの持つ配線界
ＲＣａとの間で電荷を容量分割し、ビット線ＢＬに微小
電位変化ΔＶを起す。この電位変化を正、負のベース電
流によって拡大させ、センスアンプで更に増幅する。

この様なメモリセルのベースとエミッタ間に抵抗素子１
ａｔｅエミツタに抵抗素子Ｒｚｔあるいはその両者を設
ける場合を考える。

ベースとエミッタ間に抵抗素子Ｒ１＝２０ＭΩを設けた
場合を第２６図（ａ）（ｂ）に示す。（ｂ）図において
破線は抵抗素子を設けない場合を比較として示している
。

Ｒ１により、低レベル側の正のベース電流の値が増加し
、またＶＰのレベルが正方向にシフトすることが判る。

これは、Ｒ１の介挿によってＲ１を流れる電流、■”Ｖ
ｎＩ！／Ｒ１が見かけ上ベース電流に乗るからである。

ここで低レベル側の正のベース電流ＩＲの増大は、ＶＤ
＋！０の書込みや読出し速度をより高速にする作用を意
味する。

次に、エミッタに抵抗索子Ｒ２＝１．５にΩ　を設けた
場合について第２７図（ａ）　（ｂ）に示す。

この場合、　窩Ｖｔ５ｐ側のコレクタ電流ＩＣ及びベー
ス電流レベルが下がり、安定電位ＶＲｆ！１が正方向に
シフトする。即ち、　Ｖｎｌ！ｉのレベルが制御可能と
なり、メモリにおいては“１”、“０”のマージンが増
大する。

第２８図（ａ）　（ｂ）に、Ｒ１＝２０ＭΩ、　Ｒ，＝
１．５にΩ　を設けた場合を示す。図に示される様に、
創作用が同時に起ることが判る。

抵抗Ｒユ、Ｒ２としてはポリシリコン抵抗の他、ＭＯＳ
トランジスタ等を用いる事ができる。またメモリの他、
ラッチ回路や基準電位発生回路等に適用することができ
る６更にｎｐｎバイポーラトランジスタの代わりにｐｎ
ｐバイポーラトランジスタを用いる場合にも適用できる
。

第２９図〜第３３図にメモリに適用する場合の他の例を
示す。

第２９図は、メモリセルの回路図である。スイッチング
素子であるＭＯＳトランジスタ（書込みトランジスタ）
Ｑｌのソース又はドレインと上述したバイポーラトラン
ジスタＱ２のベースが接続されている。そしてＱｌのゲ
ートはワード線ＭＬに接続されると共にＭＯＳトランジ
スタ（読出しトランジスタ）Ｑｌのゲートに接続されて
いる。また、このＭＯＳトランジスタＱ３のソースはＭ
ＯＳトランジスタ（読出しトランジスタ）Ｑ、のドレイ
ンに接続され、Ｑ４のゲートはバイポーラトランジスタ
Ｑ２のベースに接続されている。Ｑ、のドレイン又はソ
ースは書込みビット線υＢＬに、またＱｌのドレインは
読出しビット線ＲＢＬに夫々接続されている。

ＭｏＳトランジスタＱ、、Ｑｌ、Ｑ、ハＰチャ＊ル（又
はｎチャネル）であり、バイポーラトランジスタＱ２は
ここではｎｐｎ型である。

ＭＯＳトランジスタＱ、のしきい値電圧ｖＴ、４１は。

Ｑ、のしきい値電圧ＶＴＭ３より低くされ１例えばＶＴ
Ｍ、＝３Ｖ、ＶＴＭａ＝　　ＩＶテアル、Ｑ４（７）Ｌ
！ｕ’ｌ値電圧ＶＴＭ４は例えばＶＴＭＧと同じとする
。（第３１図参照）第３０図は、ｎｐｎバイポーラトラ
ンジスタのＶＲＩ！とＩｃｙ　Ｉｎ特性であり、２つの
安定点をＶＢＩ！Ｏ＋ＶＩＩＦ！１とする・このメモリセルには、バイポーラトランジスタのベース
、エミッタ間容量ＣＢＦ　＋ベース、コレクタ間容量Ｃ
Ｉ３Ｃｌ５ｃ９トランジスタＱ１のゲート。

ソース間容量ＣＯ８があり、セルのストレージノードＳ
に、　Ｃｓ　＝　ＣＢｐ　＋　ＣＲＣ＋　ＣＧｓの蓄積
容量Ｃ８があると見なせる。

書込み動作では、ワード線１１ＬをＶＴＭＩ以下に下げ
、Ｑ□を導通状態とし、書込みビット線からｉｔ　Ｏ＃
データならＶＲＩｌ！Ｏを　　１１１１１データならＶ
ａａｌｔｒ−ストレ−ジノードＳに書込む。

読込み動作では、ワード線ＭＬの電位ＶＩＩＩＬを。

ＶＴＭＩ＜ＶＩＩＩＬ＜ＶＴＭ３　トＬ／、ＭＯＳトラ
ンジスタＱ１を非導通に、Ｑ□を導通状態にする。従っ
て、ノードＳの電位がＶＲＢＯならノードＡの電位は、
ＶＲＩＩ！Ｏ＋ＶＴＭ４＋となる。また、ＶＢＥＩテあ
ればＶａ１！ｘ　＋　Ｉ　ＶＴＭ４　ｌとなる。従って
読出しビット線ＲＢＬにはこの電位が出力されることに
なる。

第３２図はメモリセルアレイと周辺回路のレイアウト図
である。

ワード線（ロウ方向）がＮ本、ビット線１ｔｌＢＬ、Ｒ
ＢＬ（カラム方向）が夫々Ｍ本のＮＸＭ個のメモリセル
アレイであり、ＭＣ１ｊ（ｉ＝１〜Ｎ、ｊ＝１〜Ｍ）は
第２９図のメモリセルを示している。Ｃ３Ｌｊはカラム
選択信号であり、カラム選択時に開くトランスファーゲ
ート、ここではｎチャネルＭＯＳトランジスタを制御し
ている。７１は入力データを書込み線７２に書込むため
の入力バッファ回路、７３は読出し線７４からのデータ
を増幅して出力する出力バッファ回路である。

第３３図は、メモリセルＭｃ１１に“１”を書込み、次
にＭＣ１２に“０”を書込み、次いで肛、□からデータ
を読出し、更にＭＣ１２からデータを読出す場合を例に
取った動作波形である。ノードｓｔｔ＊ｓｔｚ　はメモ
リセルＭＣ１１９ＭＣ１２の夫々ストレージノードＳを
表わす。

先ず、ＭＣよ、に“１”を書込むサイクル１において、
行アドレスによりワード線ＶＬ１を選択してＷＬ。

を−４ｖにする。このとき、データ人力Ｄｉｎは１１　
Ｈ１７の５ｖであり、入力バッファ回路７１から入力信
号線７２にｕ　１　＋を書込みレベルであるＶＢｔ！１
　＝０．８７Ｖを書く。そして列選択アドレスによりビ
ット線ＷＢＬ、を選択する信号Ｃ３Ｌ１が立ち、トラン
スファーゲートＭ４Ｌ　を介して入力信号線７２のレベ
ル０．８７ｖが書込みビット線を通ってメモリセルＭＣ
１１のストレージノードＳｔｉ　に書込まれる６しかる
後。

ワード線υＬ４　を閉じる。

入力信号線７２に書込むレベルはＶＢ［Ｅルベルより高
いレベルであってもよい。これは、ストレージノードＳ
１□へ書込みワード線ｖＬ１をオフした後、ＳＸｔ　の
電位は正のベース電流工８によってＶＢｆ！□に落ち若
くからである。換言すれば書込みレベルはＶＰくであれ
ばよい。

ＭＣ１，に“０″を書込むサイクル２においてはワード
線１ｉ１Ｌ２　が選択される。入力信号線７２には“Ｏ
”書込みレベルであるＯｖが書かれ、Ｃ５Ｌ“１″　が
立つとビット線１ｉ１ＢＬ１．メモリセルＭＣ１□のス
トレージノードＳ１□にＯｖが書き込まれる。そしてワ
ード線ＷＬ２　が閉じる。書込みレベルは必ずしもＯｖ
である必要はなく、Ｖｐ＞であれば良い。これはワード
線を閉じた後、正のベース電流ＩｎによってＶＰ〉であ
ればＳ４２はＯｖに収束するからである。なお読出しビ
ット線および出力信号線７４は書込み時にはＶＨにプリ
チャージ”されたままでフローティングにはならないも
のとする。

ＭＣ工、を読出すサイクル３においては、ワード線ＷＬ
１　が選択され一２ｖになる。このレベルはＶＴＭＩと
ＶＴＨ８の中間値であり、　Ｑ、、　Ｑ、はここではｐ
チャネルであるからＱｌはオフ、Ｑ３はオンとなる。　
ＭＣ，１のストレージノードＳｉｔ　にはＶＢＦ！１が
保持されているため、／−ドＡはＶｌｌ　＋　ｌ　ＶＴ
Ｍ４１のＶＨレベルとなり、読出しビット、％＄ＲＢＬ
、ｉ、：はＶｎｐｚ　＋　Ｉ　ＶＴＭ４１が表われる。

ここでは、サイクル３，４において、アクセス前に読出
しビット線ＲＢＬ及び出力信号線７４をＶＨにプリチャ
ージするようにした。列選択アドレスによりＣ３Ｌ１が
立つと読出しビット線ＲＢＬ、から出力信号線７４にこ
のデータが転送される。このデータは増幅器７３により
センスされＶ、により、出力信号７４はＶｌｌのまま、
読出しビット線ＲＢＬ、はｖＨになる。

そしてこのデータが出力バッファ回路７５で５ｖに増幅
されＤｏｕｔとして出力される。

ＭＣ１□を読出すサイクル４では、ワード線ＶＬ２　が
選択されて一２ｖになり、ＱｌがオフＱ、がオンになる
。ストレージノードＳ１２　の電位はｕ　Ｏ”対応した
ｚＯｖであるからＱ４のしきい値電圧ＶＴＭ４を考慮し
たｖＬ（二〇〜ＩＶ）が読出しビット線ＲＢＬに出力さ
れ、Ｃ５Ｌ、が選択されて出力信号線７４に伝達される
。このデータは増幅器７３によりセンスされｖしになり
、出力信号線７４、読出しビット線ＲＢＬ１は共にｖＬ
になる。そしてこのデータが出力バッフ７回路７３によ
りＯｖとしてＤｏｕｔが出力される６第３４図に、第２
３図の変形例を示す。ここでは、エミッタ５２は、ソー
ス、ドレイン領域４８．４９’とは別にＰ−ベース領域
４９′の中に形成されている。工ミッタ電極５３は、フ
ィールドを介して隣接するもの同志が共通とされ、ワー
ド線配設方向に配設されている。

ソース、ドレイン領域の一方４９′　は、Ｐ−ベース領
域４９′と隣接しており、相互結線の電極を不用として
いる。

第１９図〜第２３図、第３４図では、ＰチャネルＭＯＳ
トランジスタとｎｐｎバイポーラトランジスタの場合に
ついて示したが、ｎチャネルＭｏＳトランジスタとｐｎ
ｐバイポーラトランジスタの場合についても同様に構成
できる。そして、メモリーに限らず、ラッチ回路や基準
電位発生回路等に利用できる。

また、以上説明して来た例は、これらに限るものでなく
、第２４図〜第２８図で説明したエミッタ抵抗、ベース
、エミッタ間抵抗を第２９図〜第３３図の例に適用した
り、また第１９図〜第２３図、第３４図の技術を第２９
図〜第３３図のメモリに応用するなど種々変形が可能で
ある。

第３５図は、メモリセルとセンスアンプのレイアウト図
である。スタティック・ラム（ＳＲＡＭ）のメモリセル
１５１がビット線（ＢＬＩＩ−ＢＬ２ｍ）およびカラム
選択ゲート１５２を介して、センスアンプである差動増
幅器１５３に接続されている。差動増幅器の出力は出力
線ＯＬ、　ＯＬに接続されている。各ビット線（ＩＩＬ
ＬＩ〜ＢＬ２ｍ）にはそれぞれビット線電位Ｖｎ１．を
ＶＰとする基準電位発生回路１５４が接続されている。

また、各ビットＩＩＩＡ（ＢＬ１１〜ＢＬ２ｍ）は書き
込みゲート１５５、カラム選択ゲート１５２を介して入
力線ＩＬ、　ＩＬに接続されている。

第３６図、第３７図に、第３５図の本発明システムの読
出し時、書込み時の主要クロックの動作タイミング図を
示す。

最初に第３６図の読出しサイクルについて説明する。外
部入力信号Ｃ８がアクティブ状態になると、ロウアドレ
スで選ばれたワード！ｓＷＬがオンする。

メモリセルものベース電位Ｖｃｅ１ｌは記憶データが“
１”の時Ｖｃａｌｌ　＝　ＶＩＩＥ□、記憶データが“
Ｏ”の時Ｖｃｅ１ｌ　＝　ＶｎＥｏとなっているが、ワ
ード線ＷＬが選択されると、ビット線に接続されている
基準電位発生回路とのレシオ電位、すなわち１′１”の
場合は、Ｖｐ＜Ｖｃｅ１ｌ＜ＶｎＩ！１に“０”の場合
はＶｎＩ！ｏ＜Ｖｃｅ１ｌ＜Ｖｐになる。この時のビッ
ト線の電位ＶＢＬはＶｃｅ１ｌに等しい。差動増幅器１
５３には、メモリセルを選択しているビット線とメモリ
セルを選択していないビット線が入力している。すなわ
ち、差動増幅器１５３は、ＶＢＬ　＝　ｖｐとＶＰ＜Ｖ
ＢＬ＜ＶＢｌｌｌ　（”　１　”読出し）若しくは、Ｖ
ｎＬ＝　ｖｐとＶａｕｏ＜ＶａＬ＜ＶＰ　（”　Ｏ”読
出シ）の電位差を増幅して、カラム選択信号Ｃ５Ｌで指
定されたビット線の情報を出力１ｆＡＯＬ　ＯＬに出力
して、データアウトＤｏｕｔから、“１”Ｏ”のデータ
が読出される。

次に、第３７図を用いて書込み動作を説明する。

外部入力信号ＣＳの次に、書込み制御信号ＷＥがアクテ
ィブ状態になると、書込み動作が始まる。

最初、ワード線ＭＬがオンすると、読出しサイクルと同
様に、メモリセルの情報がビットｆｉＢＬに伝達される
。次に書込みゲート１５５がオンすると、外部入力のデ
ータインＤＩＮの情報が入力線比を介してビット線ＢＬ
に書込まれる。この時、前もって書込むビット線はカラ
ム選択信号Ｃ３Ｌによって指定されている。第１７図で
は、′１”→“Ｏ”“０″→ＩＩ　１　＃Ｐというよう
に記憶していた情報と逆のデータを書込む場合を示して
いる。Ｉｔ　１１ｊ書込み時のビット線の電位ｖ［］Ｌ
はＶｒｌｌ、＝Ｖｃｃ　　Ｖｔｈ　（Ｖｔｈはカラム選
択ゲート１５２、書込みゲート１５５の閾い値電圧）と
なる。カラム選択信号ＯＳＬ　、書込みゲート制御信号
φすをともに、Ｖｃｃ＋Ｖｔｈ以上に昇圧すれば、この
時のビット線電位ｖｎＬはＶｔｈ落ちせずに、ｖＢＬ＝
ｖｃｃとなる。

第３８図、第３９図はメモリセル１５１の具体的な回路
図であり、メモリセルのバイポーラトランジスタのベー
スとエミッタとの間に第３８．３９図のように抵抗素子
を付加した場合も本発明は有効である。

また、第３９図のように抵抗素子Ｒ工に変えて、ＭＯＳ
トランジスタＴＲ，１にて、そのゲート電圧ＶＳをＴＲ
。

Ｉの閾い値電圧以下にして、すなわち、ＴＲ，１をサブ
スレッシュルド領域で動作させた場合にも本発明は有効
である。

第４０図には、差動増幅器１５３の回路図の一例を示す
。クロックφｓ［！がロウレベルになると、差動増幅器
１５３が活性化される。

第４１図には、基４！！電位発生回路１５４の回路図の
一例を示す。定常状態のビット線８Ｌの電位ｖＢＬがＶ
、Ｌ＝Ｖρとなるように、Ｖよ、φＰ、φＰの電位が設
定される。

第４２図は、第２４図で抵抗Ｒ□を設ける場合の変形例
で、ベース、エミッタ間に並列に抵抗としてＭｏＳトラ
ンジスタを設けた場合のセルの実施例を示す。ど型シリ
コン基板７５表面にコレクタ抵抗を下げるためＮ＋型埋
込み層５８が設けられ、更にその上にＰ−型エピタキシ
ャルシリコン層５９が設けられている。このＰ−型エピ
タキシャルシリコン層５９にはＮ型ウェル６０が形成さ
れ表面には、フィールド酸化膜６１が形成されている。

開口部の１つにはＮ＋型埋込み層５８に達するコレクタ
取り出し層６２とコレクタ電極６３とオーミック性のコ
ンタクトをとるためのｎ＋領域６４が設けられている。

他の開口部には、バイポーラトランジスタのべ一６スＰ
″″領域６５が設けられ、更にゲート電極６７に自己整
合してＰチャネルＭＯＳトランジスタのソース、ドレイ
ンのＰ中領域６６が設けられている。ソース、ドレイン
のＰ中領域６６は同一工程で設けられる。このゲート電
（艇６７はメモリセルアレイのワード線として使う。

さらに、ベースＰ″′領域６５の表面にベースＰ′″の
深さより浅いソース、ドレインのｎ十領域６８が同一工
程でゲート電極６９に自己整合して形成されている。

全体には、ＣＶＤ　５ｉｎ２膜７０が被着され、ベース
Ｐ−領域に接したＰ÷領領域近隣したｎ十領域に接する
ように開口部がつくられ電極７１に接続し、ベースＰ−
領域６５、ｎ十領域６８が同電位にされている。また他
のベースＰ−領域６５−ヒのエミッタとしても作用する
ｎ＋領領域も開口部がつくられ電極７２が設けられてい
る。さらにシリコン酸化膜７３を被着し、ビット線コン
タクトをあけて、電極７４によりビット線が形成されて
いる。ベース領域内に設けられたｎチャネルＭＯＳトラ
ンジスタは、ベース・エミッタに並列に接続された抵抗
の役割をし、ゲート電圧を所望値に設定することによっ
て第２６図と同じ特性を得ることができる。また、ベー
ス領域内にこのｎチャネルＭｏＳトランジスタを形成す
ることによって高集積化に適した構造となる。

また第４２図におけるｎチャネルＭＯＳトランジスタお
よびＰチャネルＭＯＳトランジスタのチャネル領域は、
しきい値を制御するためにチャネルインプラをすること
も可能である。

また、第４３図に示すように第３５図においてベースＰ
−領域上にｎチャネルＭＯ５）−ランジスタのソース、
ドレインと隣接してポリシリコン７６の上からドナー不
純物をドープしてエミッタｎ十領域７７を形成し、Ｍｏ
５ｉｌ訳’Ｊ３によってエミッタ゛工極を設ける構造も
可能である。

さらにポリシリコンゲート電極６７と６９およびエミッ
タポリシリコン７６は、同一のポリシリコンにより形成
することもできる。

第４２図、第４３図では１つのセルを示したが、複数の
セルを構成する際にはＮ十型埋込み層を連続層としてコ
レクタ取り出しＷＪ６２を各セルに対して共有させる。

また、隣接セル間でビット線７４がコンタクトするソー
スのＰ中領域６６に対して折返した構造とし、ソースの
Ｐ中領域６６を共有しても良い。

第５１図（ａ）、　（ｂ）は一実施例のＳＲＡＭの平面
図とそのＡ−Ａ’断面図である。回路は例えば第１３図
に示されたものである。

Ｐ−型シリコン基板１表面には、コレクタ抵抗を下げる
ためのＮ十型埋込み層２が設けられ、更にボロン濃度Ｉ
　Ｘ　１０”　ｃｍ−３濃度、厚さ例えば、２．５μｓ
のＰ−型エピタキシャルシリコン膜に形成されたｎ型ウ
ェル３が設けられている。素子分離には、従来より用い
られているコープシナ法が用いられ、熱酸化膜のフィー
ルド酸化膜４が形成される。

そして、他の素子領域に、メモリセルを構成するＰ型Ｍ
ＯＳトランジスタとＮＰＮ型バイポーラトランジスタが
形成される。

Ｐ型ＭＯＳトランジスタのゲート電極６は、第１層目の
ポリシリコンによって形成され、ゲート電極に自己整合
して、ＭＯＳトランジスタのソース、ドレインとなるＰ
十型層８が設けられている。

ソース、ドレイン領域のうち、ｎｐｎ型バイポーラトラ
ンジスタのベース領域として用いられる領域は別工程で
作り、Ｐ−型層と低濃度に変えてもよい。

また、エミッタは、第２層目のポリシリコン１１からヒ
素拡散によって形成する。

ｎ型エミッタ１２の不純物濃度は２Ｘ　１０”　ａｍ−
’接合深さ０，１５７ｚｍ、　Ｐ−型ベース８の不純物
濃度は３ＸＩＯ”■−３．接合深さ０．３ｐである。エ
ミッタポリシリコン１１には、第１層目のＡＱ電極１５
がパターニングされ、エミッタ電極が形成される。

更に、全面にシリコン酸化膜１６を被着し、ビット線コ
ンタクト１７を開けて、第２層目のＡＱ主電極らなるビ
ット線１８が形成されている。

更に、全面に保護膜１９を堆積させて完成する。

なお、メモリセルアレイ周辺部には、Ｎ÷型埋め込み層
に達するコレクタ取出しＮ十層が設けられている。

第４４図〜第５１図を用いてこのＳＲＡＭの製造工程を
示す。（ａ）は平面図、（ｂ）はそのＡ−Ａ’断面図で
ある。具体的にその製造工程を説明すると、まず、Ｐ−
型シリコン基板ｌに５ｂ２０３　＃　ｆｆ気で１２５０
℃、２５分、Ｓｂを熱拡散して、Ｎ中型埋込み層２を形
成する。

次いで、５ｉｌｌ、　ＣＱ　＋　８２１１Ｇ雰囲気で１
１５０℃、１０分の処理により、Ｐ−型エピタキシャル
シリコン収を成長させた。この後、リンＰ＋を加速電圧
１６０ＫａＶ　、ドーズ量５ＸＬ０１２ａ＋＋’″２で
イオン注入し、Ｎ２雰囲気中で１１００℃、２９０分の
拡散によりＮ型ウェル３を形成した。そして、コーポラ
ナ法による熱酸化膜であるフィールド酸化膜４により、
素子分離を行なう（第４４図）。

次に、ゲート酸化膜５を形成後ＰチャネルＭＯＳトラン
ジスタのゲート６がリンドープポリシリコンにより設け
られている。このゲート電極６はメモリセルアレイのワ
ード線として使う（第４５図）。

ゲート電極６をパターニングする際にＣＶＤ　５ｉ０２
１Ｆ！１７を上に被着させた状態でパターニングする。

ゲート電極６に自己整合して、ＰチャネルＭ○Ｓトラー
ンジスタのソース、ドレインとなるＰ十型層８□、８□
が設けられている（第４６図）。この際、層８１゜８□
は同一工程で作られてもよいが、別工程として、ＮＰＮ
バイポーラトランジスタのベースにもなるＭ８□の濃度
を層８．よりも低くしても良い。

次にビット線Ｐ十領域を保護するためのレジスト１０を
パターニング後、その側壁にＣＶＤ　ＳｉＯ□圀９を残
したＰチャネルＭＯ５）−ランジスタのゲート電極６と
フィールド酸化膜４との間λに、ポリシリコン１１を埋
め込み、ヒ素をポリシリコン１１の上からドープしてマ
スク無しでｎ型エミツタ層１２を形成する（第４７図）
。ｎ型エミッタ１２の不純物濃度は２Ｘ　１０”　ａｎ
−”　、接合深さ０．１５ＪＩＭ、　Ｐ−型ベース８２
の不純物濃度は３Ｘ１０”３−″１．接合深さ０．３ｔ
ｍである。

次にレジスト１０が除去され、全面にＣＶＤ　ＳｉＯ□
臥１３が堆積され、ビット線Ｐ十層８いエミッタポリシ
リコン１１の上にコンタクト孔１４が開けられる（第４
８図）。

次に第１層目のＡＱがパターニングされ１５、エミッタ
電極となる。同時に、ビット線Ｐ＋層上にも第１Ｍ３目
のＡＱがパターニングされ１５、第２層目のＡａとの接
続時の段差を小さくしている（第４９図）６次に全面に
ＣＶＤ　ＳｉＯ□膜１６を堆積させ、ビット線Ｐ十層に
接続している第１層目のＡＱ１５上にコンタクト１７を
開ける（第５０図）。

最後に、第２層目のＡＱをパターニングしてビット線１
８として、全面に保護膜Ｉ９を堆積させて完成する（第
５１図）。

以上までの説明では、Ｐ型ＭｏＳトランジスタとＮＰＮ
型バイポーラトランジスタでＳＲＡＭを構成する例を示
してきたが、全く逆にして、Ｎ型ＭＯＳトランジスタと
ＰＮＰ型バイポーラトランジスタを用いた場合でも本発
明は有効である。

第６１図は一実施例のＳＲＡＭの平面図（ａ）と、その
Ａ−Ａ’断面図（ｂ）、Ｂ−Ｂ’断面図（ｃ）である。

回路図は例えば第１３．３５図に示されたものである。

Ｐ″″型シリコン基板１表面には、コレクタ抵抗を下げ
るためのＮ÷型埋込み層２が設けられ、更にボロン濃度
ｌＸｌ０”ロー３濃度、厚さ例えば、２．５陣のＰ′″
型エピタキシャルシリコン膜に形成されたｎ型ウェル３
が設けられている。素子分離には、ＢＯＸ法が用いられ
、ｎ型ウェル３の表面からＮ中型埋込み層に到達する溝
を掘り、この溝にＣＶＤ　Ｓｉｎ。

膜を堆積させ、素子分１４を形成している。

Ｐ型ＭＯＳトランジスタのゲート電極５は、第１層目の
ポリシリコンによって形成され、ゲート電極に自己整合
してＭｏＳトランジスタのソース。

ドレインとなるＰ十型層７が設けられている。

ソース、ドレイン領域のうち、ｎｐｎバイポーラトラン
ジスタのベース領域をとして用いられる領域は別工程で
作り、Ｐ−型層と低濃度に変えてもよい。

隣接するセルのベース間の分離には、ＣＶＤ　５ｉｎ２
膜の側壁を残したゲート電極５の自己整合で形成した溝
に堆積させたＣＶＤ　Ｓｉｎ、膜を用いる。

また、エミッタは、第２層目のポリシリコン１４からヒ
素拡散によって形成する。

ｎ型エミッタ１５の不純物濃度は２　Ｘ　１０”　ｃｓ
−３接合深さ０．１５μｓ、Ｐ″″型ベース１２の不純
物濃度は３Ｘ　１０”　ａｍ−３，接合深さ０．３μｓ
である。

エミッタポリシリコン１４には、第１層目のＡｆｉ電極
１８がパターニングされ、エミッタ電極が形成される。

更に、全面にシリコン酸化膜１９を被着し、ビット線コ
ンタクト２０を開けて、第２層目のＡ４電極からなるビ
ット線１２が形成されている。

更に、全面に保護膜２２を堆積させて完成する。

なお、メモリセルアレイ周辺部には、Ｎ十型埋め込み層
に達するコレクタ取出しＮ÷層が設けられている。

第５２図〜第６１図にこのＳＲＡＭの製造工程を示す。

（ａ）は平面図、（ｂ）はそのＡ−Ａ’断面図である。

具体的にその製造工程を説明すると、まず、Ｐ−型シリ
コン基板１に５ｂ２０３雰囲気で１２５０℃、２５分、
　ｓｂを熱拡散してＮ十型埋込み層２を形成する。

次いで、５ｉＨ２ＣＱ、　＋　Ｂ、　Ｈ４雰囲気で１１
５０℃、１５分の処理により、Ｐ−型エピタキシャルシ
リコン層を成長させた。この後、リンＰ÷を加速電圧１
６０ＫｅＶ。

ドース量５Ｘ１０”■−２でイオン注入し、Ｎ２雰囲気
中で１１００℃、２９０分の拡散によりＮ型ウェル３を
形成した。そして、素子分離領域にＮ十型埋め込み層に
達する２、５μｍ程度の溝を掘り、この溝にＣＶＤ５ｉ
ｎ２膜４を埋込む（第５２図）。

次にＰチャネルＭｏＳトランジスタのゲート５がリンド
ープポリシリコンにより設けられている。

このゲート電極５はメモリセルアレイのワード線として
使う（第５３図）。ゲート電極５をパターニングする際
にＣＶＤ　５ｉｎ２膜６を乗せたままパターニングする
。

ゲート電極５に自己整合してＰチャネルＭＯＳトランジ
スタのソース、ドレインとなるＰ十型層７１゜７□が設
けられている（第５４図）。この際、層７１．１゜は同
一工程で作ってもよいが、別工程としてＮＰＮバイポー
ラトランジスタのベースにもなる層７□の濃度を層７□
よりも低くしても良い。

次にＣＶＤ　ＳｉＯ□膜に堆積させ、エッチバックによ
り、ＰチャネルＭＯＳトランジスタのゲート電極５の側
壁部のみにＣＶＤ　ＳｉＯ□膜８を残す。そして、ビッ
ト線Ｐ十領域を保護するためのレジスト９をパターニン
グ後、その側壁にＣＶＤ　５ｉｎ２膜８を残したＰチャ
ネルＭＯＳトランジスタのゲート電極５の自己整合によ
り約１．５Ｘｍ程度の溝ＩＯを掘る（第５５図）。

次に溝１０にＣＶＤ　５ｉ０２膜１１を０．５μｓ程度
埋め込む。

さらにＣＶＤ　５ｉｎ２膜１１を埋め込んだ溝１０にボ
ロンを８十により３０ＫｅＶ、　Ｉ　Ｘｌ０１４ａ１１
−”　イオン注入して。

ベースとなるＰ−型層１２を形成する。

次に溝１０にさらにＣＶＤ　ＳｉＯ□膜１３を０．３μ
ｓ程度埋め込み（第５６図）。さらに、この溝１０にポ
リシリコン１４を埋め込みヒ素をポリシリコン１４の上
からドープしてｎ型エミツタ層１５を形成する（第５７
図）。

ｎ型エミッタ１５の不純物濃度は２　Ｘ　１０”　ｃｎ
−”　、接合深さ０．１５岬、Ｐ−型ベース１２の不純
物濃度は３×１０”ａｎ’″３．接合深さ０．３岬であ
る。

次にレジスト９が除去され、全面にＣＶＤ　５ｉｎ２膜
が堆積され、ビット線Ｐ”ＪＭ　７、エミッタポリシリ
コン１４の上にコンタクト孔１７が開けられる（第５８
図）。

次に、第１Ｐ目のＡＱがパターニングされ１８、エミッ
タ電極となる。同時にビット線Ｐ十層上にも第１層目の
ＡＱがパターニングされ１８、第２層目のＡＱとの接続
時の段差を小さくしている（第５９図）。

次に全面にＣＶＤ　５ｉｎ２膜１９を堆積させ、ビット
線Ｐ＋層に接続している第１層目のＡＱ１ｇ上に、コン
タクト２０を開ける（第６０図）。

最後に第２層目のＡＱをパターニングしてビット線２１
として、全面に保護膜２２を堆積させて完成する（第６
１図）。

他の実施例として、第６２図に示したように、溝１０の
深さをＰ中層７の深さ０．３μｓよりも０．３μｓ深い
０．６７ｍ　トＬ、テ、　、：（７）溝１０ニＣＶＤ　
Ｓｉｎ、膜ＩＩを０．５μｓ埋込み、ボロンインプラに
より形成するＰ−型層１２を省略してエミッタポリシリ
コン１４を埋込み、ｎ型エミッタ１５を形成した場合で
も本発明は有効である。

以上までの説明では、Ｐ型ＭＯＳトランジスタとＮＰＮ
型バイポーラトランジスタでＳＲＡＭメモリセルを構成
する例を示してきたが、全く逆にして、Ｎ型ＭＯＳトラ
ンジスタとＰＮＰ型バイポーラトランジスタを用いた場
合でも本発明は有効である。

また、溝１０はＰチャネルＭＯ８）−ランジスタのゲー
ト電極５の自己整合によって形成したが、マスクによっ
て溝を開けた場合でも本発明は有効である。

〔発明の効果〕

本発明によれば、逆方向ベース電流を用いた全く新しい
半導体装置を高集積に提供することができる。

【図面の簡単な説明】

第１図はＮＰＮバイポーラトランジスタを用いた動作回
路図、第２図はバイポーラトランジスタの断面図、第３
図はその不純物プロファイルを示す図、第４図はＶｃＥ
＝６．２５Ｖの場合のベース電流を示す図、第５図はＶ
ｃＨ＝５．７５Ｖ　の場合を示す図。第６図はＶｃａ＝１．Ｏｖの場合を示す図、第７図はそ
の動作を説明する図、第８図は電圧保持回路に適用した
場合を説明する図、第９図はその動作を説明するための
図、第１θ図は他の例を示す図、第１１図、第１２図、
第１３図、第１４図、第１５図、第１６図。第１７図、第１８図はメモリの例を説明する図、第１９
図、第２０図、第２１図、第２２図、第２３図はデバイ
ス構造の例を説明する図、第２４図、第２５図、第２６
図。第２７図、第２８図は抵抗素子を付設した場合の例を示
す図、第２９図、第３０図、第３１図、第３２図、第３
３図はメモリの他の例を説明する図、第３４図はデバイ
ス構造の他の例を説明する図、第３５図、第３６図。第３７図、第３８図、第３９図、第４０図、第４１図は
メモリの他の例を示す図、第４２図、第４３図はデバイ
ス構造の他の例を示す図、第４４図、第４５図、第４６
図。第４７図、第４８図、第４９図、第５０図、第５１図は
デバイス構造の他の実施例を示す図、第５２図、第５３
図。第５４図、第５５図、第５６図、第５７図、第５８図、
第５９図、第６０図、第６１図、第６２図はデバイス構
造の他の実施例を示す図である。第１図代理人　弁理士　則・近　憲　佑同　　松山光之べゝズ、エミ、ｖ７間１１圧、’ＪＢＥ（Ｖ）第４図第図第図第図第１３図第図第図第図Ｖ　ｐｅａｔｅ第図ｊ冗（ぷ勿は第２４図第２２図第２５図第２６悶ぺ・−ス、工三・ンタ”ｈ訂電圧、　Ｖａｚ−（Ｖン第
２６図第２８図第２８図第２７図ＶγＭ！第３０図第３１図第３３図第３６図第３８図第３９図第４０図第４２図第４３図ｕＬ）（ｂ）賭　ＪＪＩＩＩＩＩ（ｂ）第４６図第４７図く（ｂ）（α）（ｂ）第５４図（久）（ｂ）第５５図（ａン（ｂ）第５８図第５７図（Ｃ）第６１図

Claims

【特許請求の範囲】

（１）第１導電型の半導体層と、この第１導電型半導体
層の表面に相互に隣間して設けられた一対の第２導電型
の半導体領域と、この一対の第２導電型の半導体領域間
のチャネル領域上に設けられたゲート電極と、一方の前
記第２導電型の半導体領域の表面に設けられた第１導電
型の半導体領域とを備え、前記ゲート電極と前記一対の
第２の半導体領域により電界効果トランジスタが構成さ
れ、前記一方の第２導電型の半導体領域とその表面に形
成された前記第１導電型の半導体領域及び前記第１導電
型の半導体層により前記一方の第２導電型の半導体領域
をベースとするバイポーラトランジスタが構成され、ベ
ース、エミッタ間電圧が増大するに従いベース電流の極
性が変化する半導体装置。
（２）第１導電型の半導体層をコレクタ、第１導電型の
半導体領域をエミッタとすることを特徴とする請求項１
記載の半導体装置。
（３）第１導電型の半導体領域が形成された前記一方の
第２導電型の半導体領域より、他方の第２導電型の半導
体領域の方が高不純物濃度であることを特徴とする請求
項１記載の半導体装置。
（４）前記半導体層は第２導電型の半導体基体に設けら
れたウェルであり、前記第１導電型の半導体層下面には
高濃度の第１導電型の埋込み層が設けられ、前記半導体
層表面からこの埋込み層に達する第１導電型の電極取出
し領域が設けられ、他方の前記第２導電型の半導体領域
にはこれにコンタクトする配線が設けられ、前記一方の
第２導電型の半導体領域に設けられた前記第１導電型の
半導体領域、及び前記第１導電型の電極取出し領域には
、夫々前記配線の配設方向と直交する方向に、これらと
夫々コンタクトされた配線が各セル共通に配設されてい
ることを特徴とする請求項１記載の半導体装置。
（５）前記電界効果トランジスタと前記バイポーラトラ
ンジスタを有するセルがマトリックス状に配列され、前
記第１導電型の半導体領域にコンタクトする配線は、少
なくとも前記他方の第２導電型の半導体領域にコンタク
トする配線の配設方向に隣接するセルに対して一体に形
成されていることを特徴とする請求項４記載の半導体装
置。
（６）前記他方の第２導電型の半導体領域は、隣接する
セルで共通にされたことを特徴とする請求項１記載の半
導体装置。
（７）第１導電型の半導体層と、この第１導電型の半導
体層の表面に相互に隣間して設けられた一対の半導体領
域と、この一対の半導体領域間のチャネル領域上に設け
られたゲート電極とからなる電界効果トランジスタと、
前記半導体層と、その表面に前記一対の半導体領域の一
方に隣接して設けられたベースとなる他の第２導電型の
半導体領域と、この他の半導体領域の表面に設けられた
第１導電型の半導体領域とからなるバイポーラトランジ
スタとを有し、ベース、エミッタ間電圧が増大するに従
いベース電流の極性が変化する半導体装置。
（８）電界効果トランジスタと、この電界効果トランジ
スタに接続された、ベース、エミッタ間電圧が増大する
に従いベース電流の極性が変化するバイポーラトランジ
スタを有するセルが配列され、この配列領域は、半導体
基体表面に形成されたこれと逆導電型の半導体層に形成
され、この半導体層を各セル共通のコレクタ領域として
用いることを特徴とする半導体装置。
（９）電界効果トランジスタは、ゲート電極と前記半導
体層に形成されたこれと逆導電型の一対の半導体領域か
らなり、その一方の半導体領域は、バイポーラトランジ
スタのベース領域と共通に設けられている請求項８記載
の半導体装置。
（１０）第１導電型の半導体層と、この第１導電型半導
体層の表面に相互に隣間して設けられた一対の第２導電
型の半導体領域、この一対の第２導電型の半導体領域間
のチャネル領域上に設けられた第１のゲート電極により
構成される第１の電界効果トランジスタと、一方の前記
第２導電型の半導体領域の表面に相互に隣間して設けら
れた一対の第１導電型の半導体領域、この一対の第１導
電型の半導体領域間のチャネル領域上に設けられた第２
のゲート電極により構成される第２の電界効果トランジ
スタと、前記第１導電型の半導体層、前記一方の第２導
電型の半導体領域、その表面に形成された前記一方の第
１導電型の半導体領域により構成され前記一方の第２導
電型の半導体領域をベース、他をコレクタ、エミッタと
し、ベース、エミッタ間電圧が増大するに従いベース電
流の極性が変化するようにコレクタ、エミッタ間電圧を
設定したバイポーラトランジスタと、前記一方の第２導
電型の半導体領域と、その表面に形成された前記他方の
第１導電型の半導体領域を同電位にする手段とを備えた
ことを特徴とする半導体装置。
（１１）第１導電型の半導体層をコレクタ、前記一方の
第１の導電型の半導体領域をエミッタとすることを特徴
とする請求項１０記載の半導体装置。
（１２）第２のゲート電極の電位を、ベース、エミッタ
間の電圧が増大するに従いベース電流と第２の電界効果
トランジスタを流れる電流の和の電流の極性が変化する
ように設定したことを特徴とする請求項１０記載の半導
体装置。
（１３）前記一方の第２導電型の半導体領域は他方の第
２導電型の半導体領域と対向する領域にそれと同程度の
不純物濃度及び深さの第２導電型の高不純物濃度領域を
有し、この高不純物濃度領域と前記他方の第１導電型の
半導体領域は互いに隣接して両者上に跨って共通の電極
が配設されていることを特徴とする請求項１０記載の半
導体装置。
（１４）第１導電型の半導体層と、この第１導電型半導
体層の表面に相互に隣間して設けられた一対の第２導電
型の半導体領域と、この一対の第２導電型の半導体領域
間のチャネル領域上に設けられたゲート電極と、一方の
前記第２導電型の半導体領域の表面に設けられた第１導
電型の半導体領域とを備え、前記ゲート電極と前記一対
の第２の半導体領域により電界効果トランジスタが構成
され、前記一方の第２導電型の半導体領域とその表面に
形成された前記第１導電型の半導体領域及び前記第１導
電型の半導体層により前記一方の第２導電型の半導体領
域をベースとするバイポーラトランジスタが構成され、
このバイポーラトランジスタはベース、エミッタ間電圧
が増大するに従い、ベース電流の極性が変化し、このセ
ルのベースである第２導電型の半導体領域と隣接するセ
ルのベースである第２導電型の半導体領域とはフィール
ド絶縁膜によって素子分離されてなることを特徴とする
半導体装置。
（１５）前記バイポーラトランジスタは第１導電型の半
導体層に到達するように掘った溝の側壁領域で形成され
ていることを特徴とする請求項１４記載の半導体装置。
（１６）前記フィールド絶縁膜は熱酸化膜である請求項
１４記載の半導体装置。
（１７）バイポーラトランジスタのベース間には、該領
域を分離する溝か形成され、この溝に絶縁膜を堆積させ
て、ベース間の素子分離領域を形成することを特徴とす
る請求項１４記載の半導体装置。
（１８）ベース、エミッタ間の順方向ベース電流をＩ＿
Ｂ＿Ｅ、コレクタ、ベース間の逆方向ベース電流をＩ＿
Ｃ＿Ｂとした時、ベース電位に応じてＩ＿Ｂ＿Ｅ＜Ｉ＿
Ｃ＿Ｂとなるようにコレクタ、エミッタ間電圧Ｖ＿Ｃ＿
Ｅを設定したバイポーラトランジスタを用いたことを特
徴とする請求項１、７、８、１０又は１３記載の半導体
装置。
（１９）Ｉ＿Ｃ＿Ｂはインパクトイオン化により生ずる
電流である請求項１８記載の半導体装置。