FR2601504A1 - Dispositif semiconducteur comportant un transistor pour logique integree a injection - Google Patents
Dispositif semiconducteur comportant un transistor pour logique integree a injection Download PDFInfo
- Publication number
- FR2601504A1 FR2601504A1 FR8609983A FR8609983A FR2601504A1 FR 2601504 A1 FR2601504 A1 FR 2601504A1 FR 8609983 A FR8609983 A FR 8609983A FR 8609983 A FR8609983 A FR 8609983A FR 2601504 A1 FR2601504 A1 FR 2601504A1
- Authority
- FR
- France
- Prior art keywords
- collectors
- transistor
- collector
- injector
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000002347 injection Methods 0.000 title claims abstract description 11
- 239000007924 injection Substances 0.000 title claims abstract description 11
- 239000002184 metal Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 5
- 238000001465 metallisation Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- VLJQDHDVZJXNQL-UHFFFAOYSA-N 4-methyl-n-(oxomethylidene)benzenesulfonamide Chemical compound CC1=CC=C(S(=O)(=O)N=C=O)C=C1 VLJQDHDVZJXNQL-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910021340 platinum monosilicide Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
L'INVENTION CONCERNE UN DISPOSITIF SEMICONDUCTEUR COMPORTANT UN TRANSISTOR POUR LOGIQUE INTEGREE A INJECTION DU TYPE COMPORTANT UNE PLURALITE DE COLLECTEURS ALIGNES SELON UNE DIRECTION LONGITUDINALE AVEC UN INJECTEUR. SELON L'INVENTION, LA SURFACE DES COLLECTEURS C A C CROIT AVEC LA DISTANCE AVEC L'INJECTEUR 4. CETTE DISPOSITION PERMET DE COMPENSER AU MOINS PARTIELLEMENT LES EFFETS NEGATIFS DUS A LA RESISTANCE DE LA BASE 3. CECI PERMET D'AUGMENTER LE NIVEAU DE COURANT DE FONCTIONNEMENT DU TRANSISTOR, ET DONC SA RAPIDITE.
Description
~DISPOSITIF SEMICONDUCTEUR COMPORTANT UN TRANSISTOR POUR LOGI
QUE INTEGREE A INJECTION".
QUE INTEGREE A INJECTION".
La présente invention a pour objet un dispositif semiconducteur comprenant un transistor pour logique intégrée à injection du type comportant une pluralité de collecteurs alignés selon une direction longitudinale avec un injecteur.
La conception de tels transistors doit concilier divers impératifs, notamment le gain en courant au niveau des collecteurs et le facteur de mérite, qui est le produit du retard à la propagation du signal par la consommation en puissance de la porte. Pour des faibles courants, le gain au niveau des collecteurs dépend essentiellement du rapport entre la surface efficace des collecteurs et celle des émetteurs, le gain étant d'autant plus élevé que ce rapport est élevé. Le facteur de mérite est sensiblement constant à faible courant et ne dépend que des capacités.
A partir d'un certain niveau de courant, le gain au niveau des collecteurs tend à chuter sous l'influence des chutes de tensions produites par la résistance de base. Il suffit en effet pour observer de tels effets que cette chute de tension atteigne seulement quelques millivolts.
Il est cependant intéressant de faire travailler les transistors à des courants élevés, de manière à obtenir des vitesses de commutations élevées. Cependant, si les niveaux de courants désirés sont tels que le gain en courant au niveau des collecteurs est trop faible, et en particulier inférieur à i, il en résulte un non fonctionnement des circuits.
La présente invention a pour objet d'augmenter le niveau de courant pour lequel le gain au niveau des collecteurs reste élevé, de manière a obtenir un transistor relativement rapide ayant un bon facteur de mérite.
Dans ce but le dispositif semiconducteur selon l'invention est caractérisé en ce que la surface des collecteurs du transistor pour logique intégrée à injection croît avec la distance avec l'injecteur.
Selon un mode de réalisation préféré, les rapports entre les surfaces des collecteurs sont choisis de manière telle que, pour un courant de fonctionnement nominal donné, les courants des différents collecteurs soient sensiblement identiques.
Les transistors peuvent être avantageusement du type dit à collecteurs murés, c'est-à-dire dans lequel les collecteurs sont bordés latéralement par une couche isolante.
Les transistors peuvent être avantageusement du type décrit dans la demande de brevet français déposée le 26 mars 1985 par la Demanderesse sous le numéro 85 04472 et dans laquelle le transistor, réalisé dans un corps semi-conducteur, comporte une couche isolante disposée à la surface du semiconducteur, laquelle présente au moins deux fenêtres de contact de collecteur, séparées latéralement par une portion étroite de couche isolante et des électrodes conductrices de collecteur disposés dans lesdites fenêtres de contact, la surface de chacune desdites fenêtres de contact étant entièrement recouverte par une couche de métal combiné avec le matériau du corps semi-conducteur, l'écart entre lesdites électrodes conductrices de collecteur étant supérieur à la largeur de la portion étroite, lesdites électrodes conductrices ne recouvrant de la sorte pas entièrement lesdites fenêtres.
L'invention sera mieux comprise à la lecture de la description qui va suivre donnée à titre d'exemple non limitatif en liaison avec les dessins qui représentent - la figure 1, une vue en coupe d'un transistor pour logique intégrée à injection selon l'art antérieur, - la figure 2, une vue en coupe d'un transistor pour logique intégrée à injection selon l'invention, - la figure 3 étant une coupe AA de la figure 2.
- la figure 4, une variante de l'invention - la figure 5, une courbe illustrant le gain en courant de chacun des quatre collecteurs du transistor de la figure 1 en fonction du courant - la figure 6, une courbe illustrant le gain en courant de chacun des quatre collecteurs du transistor de la figure 2 en fonction du courant.
Selon la figure 1, un transistor pour logique à injection intégrée (I2L) selon l'art antérieur réalisé dans un corps semi-conducteur par exemple en silicium comporte une couche enterrée 1 du type n+ sur laquelle a été réalisée une couche épitaxiale 2 de type n. Cette couche épitaxiale 2 est délimitée sur son pourtour par une couche isolante 5, par exemple en SiO2, qui s'étend jusqu'à la surface supérieure du corps semi-conducteur. Dans la couche épitaxiale 2, a été réalisé par diffusion ou implantation une région de base 3 dans laquelle ont été diffusés ou implantés une pluralité de régions de collecteurs, ici au nombre de 4, à savoir C1, C2, C3 et Cs, ainsi qu'une'région d'injecteur 4 espacée longitudinalement de la région de base.Les contacts électriques Il à 14 respectivement des collecteurs C1 â C4 sont réalisés dans des fenêtres d'une couche isolante 16. Cette couche isolante 16 présente également un contact électrique de base 10 en contact avec la couche de base 3 et un contact électrique d'injecteur 20 en contact avec la couche d'injecteur 4. Dans cette structure, les collecteurs Ci à Cs, tous de même dimension, sont alignés selon une direction longitudinale avec l'injecteur 4.
On a représenté également le contact de#base comme étant disposé entre les contacts d'injecteur et de collecteur, mais on comprendra qu'il peut être disposé de manière différente.
A faible courant (voir figure 5), tous les collecteurs C1 à Ci ont le même gain en courant Go. Par contre, au fur et à mesure que le courant augmente, le gain baisse progressivement dans chacun des collecteurs, et ced'autant plus rapidement que celui-ci est plus éloigné de l'injecteur. Ce phénomène est dû aux chutes de tensions produites dans la base lorsque celle-ci est parcouru par le courant d'injection. Ce phénomène ne dépend pas de la position du contact de base. Le courant nominal Io est choisi de manière telle que la chute de gain dans les collecteurs ne soit pas trop élevée, ce qui conduit à des transistors peu ou moyennement rapides.
La figure 2 représente un transistor selon l'invention dans lequel les mêmes numéros de référence ont été conservés pour les éléments communs 1, 2, 3, 4, 5, 10, 16 et 20.
Le transistor présente quatre collecteurs C'1 à C'-4 comportant des contacts électriques respectivement 11' à 14' ménagés dans des fenêtres de la couche isolante 16.
La surface de ces collecteurs est d'autant plus grande que leur distance avec l'injecteur 4 est plus grande.
Ainsi, le collecteur C'1 qui est le plus proche de l'injecteur, pésente la surface la plus petite, alors que le collecteur C'4, qui est le plus éloigné de l'injecteur présente la surface la plus grande. On notera que ces modifications dimensionnelles n'impliquent pas de modifications dans les profondeurs et les niveaux de dopage.
On obtient dans cette nouvelle configuration un réseau de courbes dont l'allure optimisée est donnée à la figure 6. A faible courant, les collecteurs C'1 à C'4 présentent des gains différents directement proportionnels à la surface des collecteurs. Le collecteur C'1 présente le gain le plus faible G'1, et le collecteur C'4 le gain le plus fort G'4.
Lorsque le courant de fonctionnement augmente, le gain en courant dans chacun des collecteurs diminue, mais comme les collecteurs ont un gain à faible-courant d'autant plus élevé qu'ils sont plus éloignés de l'injecteur, ce surcroît de gain est de nature à compenser la pente plus forte de décroissance de ces collecteurs. Cette compensation est optimisée lorsque les quatre courbes correspondant aux quatre collecteurs C'1 à
C'4 se croisent en un même point pour lequel le gain est voisin de G'1. On en déduit un point de fonctionnement à un courant li relativement élevé permettant d'obtenir un transistor nettement plus rapide que dans l'art antérieur.
C'4 se croisent en un même point pour lequel le gain est voisin de G'1. On en déduit un point de fonctionnement à un courant li relativement élevé permettant d'obtenir un transistor nettement plus rapide que dans l'art antérieur.
Cette structure à collecteurs de surfaces croissantes est particulièrement intéressante dans le cas des transis tors réalisés par la technique des collecteurs murés. Cette technique, est illustrée a la figure 5 et consiste à border latéralement chacun des collecteurs C'1 à C'4 par la couche d'oxyde 5.
Cette structure présente en effet deux propriétés des gains en courant élevés pour les collecteurs dû au bon rapport entre la surface de jonction de collecteur et de la surface d'émetteur, ainsi qu'une résistance de base relativelent élevé car la couche d'oxyde 5 forme un mur empêchant tout effet de shunt.
L'invention est donc particulièrement intéressante dans le cas de transistors à collecteurs murés, car sans dégrader le gain élevé des collecteurs, elle permet de compenser au moins en partie les effets négatifs de la résistance de base.
A titre d'exemple, un transistor de l'art antérieur du type à émetteurs murés présente à faible niveau pour ses quatre collecteurs un gain Go = 3,5 et un courant de fonctionnement Io de 1 microampère.
Un transistor selon l'invention et sensiblement de même surface présente pour-ses quatre collecteurs des gains
G'1 à C'i s'échelonnent entre des valeurs comprises entre 3 et 7 et un courant de fonctionnement I1 de 10 microampères.
G'1 à C'i s'échelonnent entre des valeurs comprises entre 3 et 7 et un courant de fonctionnement I1 de 10 microampères.
L'invention s'applique également de manière avantageuse aux transistors pour logique intégrée # injection du type décrit dans la demande 85 04472 déposée le 26 mars 1985 par la Demanderesse . Un tel transistor est décrit à lafigure 4.
Un tel transistor modifié selon l'invention comporte un émetteur 41 constitué par le substrat proprement dit, une diffusion formant base 42 et des collecteurs C'1 à C's de surfaces croissantes qui peuvent être diffusés ou implantés à travers des fenêtres 43 de la couche isolante 16. Les fenêtres 43 sont séparées par des régions étroites 45 de la couche isolante 16, et recouvertes par une couche de métal combiné 46, par exemple du PtSi.
Pour améliorer le gain des transistors, on veut que le rapport entre la largeur du collecteur et celle de la ré gion isolante étroite soit élevé, et étant donné que la valeur de la résistance de contact collecteur n'a pas besoin d'être optimisée, on peut éventuellement donner aux métallisations 12' à 14' une largeur inférieure à celle de leurs fenêtres correspondantes 63, donc en acceptant un recouvrement seulement partiel des fenêtres 43 par des métallisations 12' à 14' adjacentes.
Si on désigne par A la tolérance de positionnement des métallisations par rapport aux fenêtres et par B l'écart minimal entre deux métallisations permis par le procédé, et pour un procédé dans lequel A > B > 2A, la largeur E d'une région étroite peut être supérieure ou égale à seulement 2A-B , ce qui conduit en pratique à choisir la valeur minimale C permise par les méthodes de photogravure soit environ 2 microns.
L'invention s'applique de manière avantageuse à un tel type de transistor, car la diminution des dimensions des régions étroites 45 permet d'augmenter la surface des collecteurs et donc de mieux tirer parti de leur gain.
L'invention ne se limite pas aux modes de réalisations décrits et représentés. Elle s'applique notamment aux transistors ne présentant pas de couche enterrée, par exemple ceux réalisés sur substrat GaAs.
Claims (4)
1. Dispositif semi-conducteur comprenant un transistor pour logique intégrée à injection du type comportant une pluralité de collecteurs alignés selon une direction longitudinale avec un injecteur caractérisé en ce que la surface des collecteurs croit avec la distance avec l'injecteur.
2. Dispositif semi-conducteur selon la revendication 1, caractérisé en ce que les rapports entre les surfaces des collecteurs sont choisis de manière telle que, pour un courant de fonctionnement nominal donné, les courants des différents collecteurs soient sensiblement identiques.
3. Dispositif selon une des revendications 1 ou 2 caractérisé en ce que les collecteurs sont bordés latéralement par une couche isolante.
4. Dispositif selon une des revendications précédentes caractérisé en ce que le transistor, réalisé dans un corps semi-conducteur, comporte une couche isolante disposée à la surface du semiconducteur, laquelle présente au moins deux fe nêtres de contact de collecteur, séparées latéralement par une portion étroite de couche isolante et des électrodes conductrices de collecteur disposés dans lesdites fenêtres de contact, la surface de chacune desdites fenêtres de contact étant entièrement recouverte par une couche de métal combiné avec le matériau du corps semi-conducteur, l'écart B entre lesdites électrodes conductrices de collecteur étant supérieur à la largeur E de la portion étroite, lesdites électrodes conductrices ne recouvrant de la sorte pas entièrement lesdites fenôtres.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8609983A FR2601504B1 (fr) | 1986-07-09 | 1986-07-09 | Dispositif semiconducteur comportant un transistor pour logique integree a injection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8609983A FR2601504B1 (fr) | 1986-07-09 | 1986-07-09 | Dispositif semiconducteur comportant un transistor pour logique integree a injection |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2601504A1 true FR2601504A1 (fr) | 1988-01-15 |
| FR2601504B1 FR2601504B1 (fr) | 1989-01-20 |
Family
ID=9337246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR8609983A Expired FR2601504B1 (fr) | 1986-07-09 | 1986-07-09 | Dispositif semiconducteur comportant un transistor pour logique integree a injection |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR2601504B1 (fr) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0473407A1 (fr) * | 1990-08-28 | 1992-03-04 | Nec Corporation | Composant semi-conducteur avec une région active divisée |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3982266A (en) * | 1974-12-09 | 1976-09-21 | Texas Instruments Incorporated | Integrated injection logic having high inverse current gain |
| JPS5728354A (en) * | 1980-07-29 | 1982-02-16 | Nec Kyushu Ltd | Semiconductor device |
| US4381215A (en) * | 1980-05-27 | 1983-04-26 | Burroughs Corporation | Method of fabricating a misaligned, composite electrical contact on a semiconductor substrate |
| JPS6148964A (ja) * | 1984-08-16 | 1986-03-10 | Matsushita Electronics Corp | 半導体装置 |
| JPS6197959A (ja) * | 1984-10-19 | 1986-05-16 | Matsushita Electronics Corp | 半導体集積回路装置 |
-
1986
- 1986-07-09 FR FR8609983A patent/FR2601504B1/fr not_active Expired
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3982266A (en) * | 1974-12-09 | 1976-09-21 | Texas Instruments Incorporated | Integrated injection logic having high inverse current gain |
| US4381215A (en) * | 1980-05-27 | 1983-04-26 | Burroughs Corporation | Method of fabricating a misaligned, composite electrical contact on a semiconductor substrate |
| JPS5728354A (en) * | 1980-07-29 | 1982-02-16 | Nec Kyushu Ltd | Semiconductor device |
| JPS6148964A (ja) * | 1984-08-16 | 1986-03-10 | Matsushita Electronics Corp | 半導体装置 |
| JPS6197959A (ja) * | 1984-10-19 | 1986-05-16 | Matsushita Electronics Corp | 半導体集積回路装置 |
Non-Patent Citations (3)
| Title |
|---|
| PATENTS ABSTRACTS OF JAPAN, vol. 10, no. 209 (E-421)[2265], 22 juillet 1986; & JP-A-61 48 964 (MATSUSHITA ELECTRONICS CORP.) 10-03-1986 * |
| PATENTS ABSTRACTS OF JAPAN, vol. 10, no. 275 (E-438)[2331], 18 septembre 1986; & JP-A-61 97 959 (MATSUSHITA ELECTRONICS CORP.) 16-05-1986 * |
| PATENTS ABSTRACTS OF JAPAN, vol. 6, no. 95 (E-110)[973], 3 juin 1982; & JP-A-57 28 354 (KIYUUSHIYUU NIPPON DENKI K.K.) 16-02-1982 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0473407A1 (fr) * | 1990-08-28 | 1992-03-04 | Nec Corporation | Composant semi-conducteur avec une région active divisée |
| US5285101A (en) * | 1990-08-28 | 1994-02-08 | Nec Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2601504B1 (fr) | 1989-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0337870B1 (fr) | Mémoire et cellule mémoire statiques du type MIS, procédé de mémorisation | |
| EP0040125B1 (fr) | Dispositif de protection contre les courants de fuite dans des circuits intégrés | |
| EP0006474A1 (fr) | Procédé de correction du coefficient en tension de résistances semi-conductrices diffusées ou implantées | |
| EP1073110A1 (fr) | Procédé de fabrication de composants unipolaires | |
| FR2490012A1 (fr) | Dispositif semi-conducteur a champ superficiel reduit | |
| WO2009156657A1 (fr) | Transistor supraconducteur a effet de champ et procede de fabrication d'un tel transistor | |
| FR2557729A1 (fr) | Dispositif convertisseur photoelectrique a semi-conducteurs | |
| FR2597262A1 (fr) | Circuit integre a semi-conducteur avec condensateur de derivation associe a son cablage | |
| EP0581625B1 (fr) | Composant életronique multifonctions, notamment élément à résistance dynamique négative, et procédé de fabrication correspondant | |
| EP0518790B1 (fr) | Composant de protection bidirectionnel | |
| FR2514589A1 (fr) | Circuit porte logique bipolaire | |
| FR2458907A1 (fr) | Transistor a effet de champ a tension de seuil ajustable | |
| EP0090686A1 (fr) | Transistor PNP fort courant faisant partie d'un circuit intégré monolithique | |
| FR2546335A1 (fr) | Structure de transistor bipolaire de puissance a resistance compensatrice de base incorporee by-passable | |
| FR2601504A1 (fr) | Dispositif semiconducteur comportant un transistor pour logique integree a injection | |
| FR2496992A1 (fr) | Condensateur variable | |
| CA1296112C (fr) | Dispositif a semiconducteur organique a base de phtalocyanine | |
| FR2490014A1 (fr) | Phototransistor a heterojonction emetteur-base a couche d'emetteur localement de type inverse | |
| FR2980918A1 (fr) | Point memoire ram a un transistor | |
| FR2503933A1 (fr) | Circuit integre comprenant un reseau de transistors | |
| EP0193462B1 (fr) | Diode hyperfréquence de type PIN à transitions abruptes | |
| FR2787637A1 (fr) | Structure peripherique pour dispositif monolithique de puissance | |
| EP0577531B1 (fr) | Diode de protection pour composant semiconducteur vertical | |
| EP0041427A1 (fr) | Dispositif d'échantillonnage et maintien à capacité MOS | |
| FR2640813A1 (fr) | Circuit integre presentant un transistor vertical |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| CD | Change of name or company name | ||
| ST | Notification of lapse |