FR2640813A1 - Circuit integre presentant un transistor vertical - Google Patents
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Abstract
L'invention concerne un circuit intégré présentant un transistor vertical. Selon l'invention, un transistor de gain en courant beta nettement plus élevé que dans l'art antérieur, est obtenu grâce au fait que l'émetteur 5 dudit transistor présente une épaisseur et un niveau de dopage tels que la longueur de diffusion des porteurs minoritaires injectés verticalement dans celui-ci est supérieure ou égale à l'épaisseur de l'émetteur 5 et le rapport entre la surface de l'émetteur 5 et celle de la zone de contact d'émetteur 12 est au moins égal à 10.
Description
CIRCUIT INTEGRE PRESENTANT UN TRANSISTOR VERTICAL".
La présente invention a pour objet un circuit inté-
gré présentant un substrat d'un premier type de conductivité ainsi qu'au moins une première région d'un deuxième type de conductivité opposé au premier et disposée au dessus d'une portion du substrat et affleurant à une surface principale du
circuit, et une deuxième région du premier type de conductivi-
té s'inscrivant dans la première région, les première et deuxième région étant agencées pour former respectivement la
base et l'émetteur d'un transistor vertical dont ladite por-
tion de substrat constitue le collecteur, et comportant des
liaisons électriques d'émetteur et de base dont chacune pré-
sente une zone en contact électrique respectivement avec l'é-
metteur et la base à travers des fenêtres d'une couche isolan-
te disposée sur ladite surface principale.
Dans le but d'obtenir un gain maximum, on considère, jusqu'à présent, qu'on ne peut jouer que, soit sur le profil
de dopage de la base, soit sur le profil de dopage de l'émet-
teur, en maintenant la zone de contact électrique d'émetteur sur la plus grande surface d'émetteur possible. Cette façon de raisonner permet d'optimiser, entre autres, la valeur du gain
en courant, gain en courant qui est proportionnel à l'effica-
cité d'injection de la jonction émetteur-base, définie par le rapport -o entre le courant de porteurs minoritaires injectés
dans la base à celui injecté dans l'émetteur.
L'objet de ce brevet consiste à nettement augmenter, au moins d'un rapport 10, cette efficacité d'injection par, uniquement, la modification de la géométrie de la surface de l'émetteur. La Demanderesse a été à même de mettre en évidence que, dans le cas o l'épaisseur et le niveau de dopage de la région d'émetteur sont tels que la longueur de diffusion des
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porteurs minoritaires injectés verticalement dans l'émetteur est supérieure à ladite épaisseur, les phénomènes d'injection
devraient être considérés de manière complètement différente.
Dans le brevet français FR-2 592 525, la Demande-
resse a déjà envisagé le phénomène d'injection concernant les transistors latéraux. L'idée de base était alors de minimiser l'injection verticale dans la base du transistor au profit de
l'injection latérale en profitant du fait que l'injection ver-
ticale dans l'émetteur est bien plus faible sous l'isolant de surface que sous une zone de contact. Une analyse mettant en oeuvre une modélisation simplifiée du phénomène a alors permis
de déterminer les conditions optimales de dimension de la sur-
face de contact d'émetteur conduisant à un gain optimal.
Par contre, pour un transistor vertical, un gain élevé ne peut être obtenu qu'en favorisant le plus possible
l'injection verticale dans la base, et les remarques précéden-
tes conduisent logiquement à conforter la théorie classique selon laquelle la zone de contact d'émetteur doit occuper la plus grande surface d'émetteur possible, puisque l'injection sous une zone de contact (métal) est bien plus élevée que sous l'isolant.
La Demanderesse a cependant pu établir que le méca-
nisme de l'injection verticale n'était pas du tout celui au-
quel on aurait pu s'attendre et que, dans le cas précité et de manière paradoxale, à surface d'émetteur égale une réduction
de la surface de la zone de contact d'émetteur exerce une in-
fluence très favorable sur l'efficacité d'injection globale de la jonction émetteur-base et, donc, sur le gain en courant du transistor. L'invention concerne ainsi un circuit intégré du
type mentionné ci-dessus caractérisé en ce que l'émetteur pré-
sente une épaisseur et un niveau de dopage tels que la lon-
gueur de diffusion des porteurs minoritaires injectés dans ce-
lui-ci est supérieur ou égale à l'épaisseur dudit émetteur et en ce que le rapport entre la surface de l'émetteur et celle de la zone de contact d'émetteur est au moins égal à 10, et compris de préférence entre 20 et 300. Il en résulte que l'efficacité d'injection globale de la jonction émetteur-base
est multipliée par un facteur important, qui peut dépasser 20.
On obtient ainsi des transistors verticaux dont le gain en courant f est bien meilleur que dans l'art antérieur,
et qui peut même dépasser 1000.
Selon un mode de réalisation préféré, la base et/ou
le collecteur présentant une région de prise de contact annu-
laire très dopée.
L'invention concerne également un procédé de fabri-
cation d'un circuit intégré présentant un transistor vertical et comportant des étapes de réalisation d'une première région d'un premier type de conductivité au dessus d'une portion d'un substrat d'un deuxième type de conductivité opposé au premier,
la première région affleurant à une surface principale du cir-
cuit, ainsi que d'une deuxième région du deuxième type de con-
ductivité incluse dans la première région, la première et la deuxième région étant agencées pour former respectivement la base et l'émetteur d'un transistor vertical dont le collecteur est constitué par ladite portion du substrat, ainsi que de réalisation de liaisons électriques dont chacune présente une zone en contact électrique respectivement avec l'émetteur et la base à travers des fenêtres d'une couche isolante disposée sur la surface principale du circuit caractérisé en ce que l'émetteur présente une épaisseur et un niveau de dopage tels
que la longueur de diffusion des porteurs minoritaires injec-
tés verticalement dans celui-ci est supérieure ou égale à l'é-
paisseur dudit émetteur, en ce que la zone de contact électri-
que d'émetteur présente une dimension sensiblement égale à la
dimension minimale permise par le procédé et en ce que la dis-
tance qui sépare la zone de contact d'émetteur du bord de l'é-
metteur est, au moins sur une partie du pourtour de ladite zo-
ne, au moins égale à trois fois la tolérance d'alignement no-
minale du procédé.
L'invention sera mieux comprise à la lecture de la
description qui va suivre, donnée à titre d'exemple non limi-
tatif, en liaison avec les dessins qui représentent: - les figures la et lb, respectivement en vue de dessus et en
coupe XX, un premier mode de réalisation de l'invention.
- les figures 2a et 2b, respectivement en vue de dessus et en
coupe, un mode de réalisation préféré de l'invention.
- et les figures 3 et 4, les courbes représentant la valeur du gain B respectivement en fonction de SE/SM et du courant
collecteur Ic.
Selon les figures la et lb, le circuit intégré pré-
sente un substrat 1 de type p présentant une portion 21 sur
laquelle a été déposée par épitaxie une région 2 de type n en-
tourée d'un caisson d'isolement en Si02 20 (oxyde profond). Au centre de la région 2 a été implantée une région 5 de type p (épaisseur de la couche 0,6pm) (R = 500Q/) de manière à laisser subsister entre la partie inférieure de celle-ci et la portion 21 de substrat 1, une région 3. Les régions 5, 3 et la
portion 21 du substrat 1 constituent respectivement l'émet-
teur, la base et le collecteur d'un transistor vertical. La partie subsistante de la région 2 sert à la prise de contact de base, à partir de la face supérieure de la région 2, qui
constitue une portion de la surface principale du circuit in-
tégré.
En vue desdites prises de contact, la surface prin-
cipale du circuit intégré est revêtue au moins sur la face su-
périeure de la région 2 (y compris la région 5); d'une couche isolante 6 (oxyde mince) présentant une fenêtre 10 de contact d'émetteur et au moins une fenêtre 14 de contact de base. Dans les fenêtres 14 de contact de base, sont diffusées des régions localisées n+ destinées de manière bien connue à faciliter la
prise de contact.
Une plage de métallisation d'émetteur présente au moins une région 12 située dans la fenêtre 10 de manière à
former un contact électrique d'émetteur seulement dans une ré-
gion localisée de celui-ci. Ainsi qu'on va le montrer par la
suite, cette disposition est paradoxalement favorable à l'ob-
tention d'un gain en courant B élevé pour le transistor verti-
cal.
Au moins une plage de métallisation de base présen-
te au moins une région 16 située dans la fenêtre correspondan-
te 14 de manière à former un contact électrique de base sur une partie notable de la surface disponible. En l'espèce, on a représenté deux plages, situées de part et d'autre de la
région d'émetteur 5.
Soit IM le courant d'injection d'électrons dans l'émetteur 5 sous la zone 12 de contact d'émetteur. Soit Ix le courant d'injection d'électrons dans l'émetteur 5 sous la couche d'oxyde 6. Soit enfin Ic le courant d'injection de trous dans la base. La zone 12 de contact d'émetteur a une surface SM, la couche d'oxyde 6, dans sa partie qui recouvre l'émetteur 5, a une surface Sx et l'émetteur 5 a une surface
SE = Sx + SM-
La Demanderesse a été à même de mettre en évidence que, dans le cas o l'émetteur 5 a un dopage et une épaisseur telle que la longueur de diffusion des porteurs minoritaires injectés dans l'émetteur était supérieure ou égale à l'épaisseur de l'émetteur, les divers courants IM, Ix et Ic pouvaient tous s'exprimer en fonction de la tension baseémetteur VBE du transistor, et ce, indépendamment de
tout facteur géométrique.
Il vient: VBE T IM = 5MM (e -1) e = exponontielle (1) VBE V T Ix = SMJX (e -1) (2) xVE VBú VT Ic SEJ0 (e 1) (3) JM, JX et Jo sont des constantes représentant les densités de courant d'injection respectivement d'électrons sous une couche métallique, d'électrons sous une couche
d'oxyde, et de trous dans la base.
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C'est cette propriété fondamentale de l'injection
verticale qui permet d'obtenir les résultats escomptés.
En effet, le gain B a alors pour expression: SEJO
=
O s MM + (SE - SM) Jx o: JoIJx = O/Jx
(JM/JX 1)5E + 1
- + )E
SE
Il ne dépend que du rapports -E et est d'autant plus élevé que M ce rapport est élevé. L'allure de la courbe de gain est donné à la figure 3. Elle est croissante jusqu'à une valeur
JO JO
Jo 3o
asymptotique -. Le rapport M représente l'efficacité d'in-
Jx JM
jection yo selon la théorie habituelle de la jonction.
A titre d'exemple, les valeurs suivantes ont été relevées: JM= 50 10-21 A/pm2 J0/JM = 58 Jx = 1,3 10-21 A/pm2 JO = 2900 10-21 A/pm2 Jo/Jx = 2230 avec une base de dopage 2x1016atomes/cm3 et une profondeur de 0,8pm. a) pour SE = 2350p2, SM = 16pm2 SE soit - = 146, on mesure un gain B de 1620 (pour un gain SM calculé de 1765) b) pour 5E de l'ordre 5 à 7, on mesure un gain B d'environ M
150.
264081:
La formule donnée ci-dessus néglige l'influence de l'injection latérale dans la base, ce qui explique en partie les écarts entre valeurs calculées et mesurées, écarts qui
restent dans les limites raisonnables.
La figure 4 montre l'allure de la courbe donnant la
valeur du gain a en fonction du courant collecteur Ic à ten-
sion collecteur-base nulle. La légère chute du gain à bas ni-
veau est dûe principalement au courant IX qui serait mieux représenté par l'équation suivante:
VBE
MxVT Ix Sx Jx M (e) (2') MX étant une constante de valeur légèrement plus grande que 1.
On vérifie par contre expérimentalement que le cou-
rant Ic suit bien la relation (3).
La chute du gain à courant élevé est la conséquence
de plusieurs effets entrant successivement en jeu.
Ces effets sont l'influence de la résistance de ba-
se, le niveau de plus en plus élevé de l'injection dans la ba-
se, et l'entrée en saturation dẻ à la résistance de collec-
teur.
Les figures 2a et 2b représentent un mode de réali-
sation préféré de l'invention dans lequel l'émetteur est pour-
vu d'un anneau n+ 24 de prise de contact de base s'étendant sur toute la profondeur de la base et permettant de diminuer
la résistance de base, et d'un anneau p+ 30 de prise de con-
tact de collecteur de manière à diminuer la résistance de col-
lecteur en établissant le contact collecteur par la face prin-
cipale du circuit (métallisation 31). Les anneaux 24 et 30
sont isolés entre eux par un anneau 20' d'oxyde profond réali-
sé en même temps que la couche 20 d'oxyde profond.
Les modes de réalisation représentés concernent le cas de l'isolation par oxyde. Il va de soi que l'invention n'est pas limitée à ce genre de mise en oeuvre et qu'elle s'applique également par exemple au cas de circuits intégrés à isolement par jonction. Bien que l'invention est été décrite dans le cas de transistors de type pnp, on notera qu'elle
s'applique également au cas des transistors de type npn.
Claims (5)
1. Circuit intégré présentant un substrat d'un premier type du conductivité ainsi qu'au moins une première région
d'un deuxième type de conductivité opposé au premier et dispo-
sée au dessus d'une portion du substrat et affleurant à une
surface principale du circuit, et une deuxième région du pre-
mier type de conductivité s'inscrivant dans la première ré-
gion, les première et deuxième régions étant agencées pour former respectivement la base et l'émetteur d'un transistor
vertical dont ladite portion de substrat constitue le collec-
teur, et comportant des liaisons électriques d'émetteur et de
base dont chacune présente une zone en contact électrique res-
pectivement avec l'émetteur et la base à travers des fenêtres d'une couche isolante disposée sur ladite surface principale caractérisé en ce que l'émetteur (5) présente une épaisseur et
un niveau de dopage tels que la longueur de diffusion des por-
teurs r noritaires injectés verticalement dans celui-ci est supérieur ou égale à l'épaisseur dudit émetteur et en ce que le rapport entre la surface de l'émetteur (5) et celle de la
zone de contact d'émetteur (10) est au moins égal à 10.
2. Circuit intégré selon la revendication 1 caractéri-
sé en ce que ledit rapport est compris entre 20 et 300.
3. Circuit intégré selon une des revendication 1 ou 2
caractérisé en ce que la base (3) présente une région très do-
pée (24) du deuxième type de conductivité et s'étendant sur
tout son pourtour.
4. Circuit intégré selon une des revendications 1 à 3,
caractérisé en ce que la région de collecteur présente une ré-
gion de prise de contact très dopée (30) du premier type de
conductivité.
5. Procédé de fabrication d'un circuit intégré présen-
tant un transistor vertical et comportant des étapes de réali-
sation d'une première région d'un premier type de conductivité au dessus d'une portion d'un substrat d'un deuxième type de conductivité opposé au premier, la première région affleurant à une surface principale du circuit, ainsi que d'une deuxième
région du deuxième type de conductivité incluse dans la pre-
mière région, la première et la deuxième région étant agencées
pour former respectivement la base et l'émetteur d'un transis-
tor vertical dont le collecteur est constitué par ladite por-
tion du substrat, ainsi que de réalisation de liaisons élec-
triques dont chacune présente une zone en contact électrique
respectivement avec l'émetteur et la base à travers des fené-
tres d'une couche isolante disposée sur la surface principale du circuit caractérisée en ce que l'émetteur présente une
épaisseur et un niveau de dopage tels que la longueur de dif-
fusion des porteurs minoritaires injectés verticalement dans celui-ci est supérieure ou égale à l'épaisseur dudit émetteur (5), en ce que la zone de contact électrique d'émetteur (10)
présente une dimension sensiblement égale à la dimension mini-
male permise par le procédé et en ce que la distance qui sépa-
re la zone de contact d'émetteur du bord de l'émetteur est, au
moins sur une partie du pourtour de ladite zone, au moins éga-
le à trois fois la tolérance d'alignement nominale du procédé.
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