KR20180061333A - 완전 공핍형 soi 플래시 메모리 설계 - Google Patents

완전 공핍형 soi 플래시 메모리 설계 Download PDF

Info

Publication number
KR20180061333A
KR20180061333A KR1020187012427A KR20187012427A KR20180061333A KR 20180061333 A KR20180061333 A KR 20180061333A KR 1020187012427 A KR1020187012427 A KR 1020187012427A KR 20187012427 A KR20187012427 A KR 20187012427A KR 20180061333 A KR20180061333 A KR 20180061333A
Authority
KR
South Korea
Prior art keywords
flash memory
memory cells
channel
decoder
row
Prior art date
Application number
KR1020187012427A
Other languages
English (en)
Other versions
KR102227962B1 (ko
Inventor
히예우 반 트란
안 리
투안 부
헝 큐옥 구엔
Original Assignee
실리콘 스토리지 테크놀로지 인크
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 실리콘 스토리지 테크놀로지 인크 filed Critical 실리콘 스토리지 테크놀로지 인크
Publication of KR20180061333A publication Critical patent/KR20180061333A/ko
Application granted granted Critical
Publication of KR102227962B1 publication Critical patent/KR102227962B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H01L27/112—
    • H01L27/11582—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/04—Nonvolatile memory cell provided with a separate control gate for erasing the cells, i.e. erase gate, independent of the normal read control gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 플래시 메모리 시스템에 관한 것으로, 여기서 하나 이상의 회로 블록들은 완전 공핍형 SOI 트랜지스터 설계를 활용하여 누설을 최소화한다.

Description

완전 공핍형 SOI 플래시 메모리 설계
본 발명은 플래시 비휘발성 메모리 시스템에 관한 것으로, 여기서 하나 이상의 회로 블록들은 완전 공핍형 SOI(silicon-on-insulator) 트랜지스터 설계를 활용하여 누설을 최소화하고 성능을 최적화시킨다.
종래 기술의 비휘발성 메모리 셀(110)이 도 1에 도시되어 있다. 메모리 셀(110)은 P 타입과 같은 제1 전도성 타입의 반도체 기판(112)을 포함한다. 기판(112)은 N 타입과 같은 제2 전도성 타입의 제1 영역(114)(또한 소스 라인(source line, SL)으로도 알려짐)이 형성된 표면을 갖는다. 또한 N 타입의 제2 영역(116)(또한, 드레인 라인(drain line)으로도 알려짐)이 기판(112)의 표면 상에 형성된다. 제1 영역(114)과 제2 영역(116) 사이에는 채널 영역(118)이 있다. 비트 라인(bit line, BL)(120)이 제2 영역(116)에 접속된다. 워드 라인(word line, WL)(122)이 채널 영역(118)의 제1 부분 위에 위치되면서 그로부터 절연된다. 워드 라인(122)은 제2 영역(116)과 거의 또는 전혀 중첩되지 않는다. 플로팅 게이트(floating gate, FG)(124)가 채널 영역(118)의 다른 부분 위에 있다. 플로팅 게이트(124)는 그로부터 절연되고, 워드 라인(122)에 인접한다. 플로팅 게이트(124)는 또한 제1 영역(114)에 인접한다. 플로팅 게이트(124)는 제1 영역(114)과 중첩되어 그 영역(114)으로부터 플로팅 게이트(124) 내로의 커플링을 제공할 수 있다. 커플링 게이트(coupling gate, CG)(126)(또한 제어 게이트로도 알려짐)가 플로팅 게이트(124) 위에 있고 그로부터 절연된다. 소거 게이트(erase gate, EG)(128)가 제1 영역(114) 위에 있고, 플로팅 게이트(124) 및 커플링 게이트(126)에 인접하면서 그들로부터 절연된다. 플로팅 게이트(124)의 상측 코너는 소거 효율을 향상시키기 위해 T자형 소거 게이트(128)의 내측 코너를 향해 가리킬 수 있다. 소거 게이트(128)는 또한 제1 영역(114)으로부터 절연된다. 셀(110)은 미국 특허 제7,868,175호에 더욱 상세하게 설명되며, 그 개시 내용은 전체적으로 본 명세서에 참고로 포함된다.
종래 기술의 비휘발성 메모리 셀(110)의 소거 및 프로그래밍에 대한 한 가지 예시적인 동작은 다음과 같다. 셀(110)은 다른 단자들이 0 볼트인 상태에서 소거 게이트(128) 상에 고전압을 인가함으로써 파울러-노드하임(Fowler-Nordheim) 터널링 메커니즘을 통해 소거된다. 전자들은 플로팅 게이트(124)로부터 소거 게이트(128) 내로 터널링하여 플로팅 게이트(124)가 포지티브로 대전되게 하여, 셀(110)을 판독 조건에서 턴온시킨다. 생성된 셀 소거 상태는 '1' 상태로 알려져 있다. 셀(110)은, 커플링 게이트(126) 상에 고전압을, 소스 라인(114) 상에 고전압을, 소거 게이트(128) 상에 중간 전압을, 그리고 비트 라인(120) 상에 프로그래밍 전류를 인가함으로써, 소스측 열전자 프로그래밍 메커니즘을 통해 프로그래밍된다. 워드 라인(122)과 플로팅 게이트(124) 사이의 갭을 가로질러서 유동하는 전자들 중 일부는 플로팅 게이트(124) 내에 주입하기에 충분한 에너지를 획득하여 플로팅 게이트(124)가 네거티브로 대전되게 하여, 셀(110)을 판독 조건에서 턴오프시킨다. 생성된 셀 프로그래밍 상태는 '0' 상태로 알려져 있다.
메모리 셀(110)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 예시적인 전압들이 하기의 표 1에 나타나 있다:
[표 1]
Figure pct00001
주석: "FLT"는 플로팅을 의미함
프로그래밍 동작의 경우, EG 전압은 프로그래밍 동작을 향상시키기 위해 SL 전압, 예컨대 5 V보다 훨씬 더 높게, 예컨대 8 V로 인가될 수 있다. 이러한 경우, 비선택된 CG 프로그래밍 전압은 선택된 메모리 셀들의 동일한 EG 게이트를 공유하는 인접 메모리 셀들의 원치 않는 소거 효과를 감소시키기 위해 더 높은 전압(CG 금지 전압), 예컨대 6 V로 인가된다.
메모리 셀(310)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 (판독 및 프로그래밍 동작들을 위해 네거티브 전압이 사용가능한 경우의) 예시적인 전압들의 다른 세트가 하기의 표 2에 나타나 있다:
[표 2]
Figure pct00002
메모리 셀(310)에서 판독, 프로그래밍, 및 소거 동작들을 위해 사용될 수 있는 (판독, 프로그래밍, 및 소거 동작들을 위해 네거티브 전압이 사용가능한 경우의) 예시적인 전압들의 다른 세트가 하기의 표 3에 나타나 있다:
[표 3]
Figure pct00003
프로그래밍 동작의 경우, EG 전압은 프로그래밍 동작을 향상시키기 위해 SL 전압, 예컨대 5 V보다 훨씬 더 높게, 예컨대 8 내지 9 V로 인가된다. 이러한 경우, 비선택된 CG 프로그래밍 전압은 선택된 메모리 셀들의 동일한 EG 게이트를 공유하는 인접 메모리 셀들의 원치 않는 소거 효과들을 감소시키기 위해 더 높은 전압(CG 금지 전압), 예컨대 5 V로 인가된다.
종래 기술에서는, 도 2 내지 도 4에 도시된 바와 같은 완전 공핍형 SOI("FDSOI") 트랜지스터 설계들이 또한 알려져 있다. FDSOI 이점들은 임계 전압(순방향 바디 바이어스 또는 역방향 바디 바이어스)을 변조하기 위한 백게이트(게이트 산화물로서 매립형 산화물을 가짐), 및 더 높은 이동도를 부여하고 어떠한 랜덤 도핑 변동도 부여하지 않는, 도핑되지 않은 초박형 채널(ultrathin un-doped channel)을 포함한다. 그것은 주입을 조절하여 임계 전압을 조절하도록 백게이트 상에 접지 평면을 갖는다. 그것은, 또한, 더 양호한 정전 제어, 더 낮은 DIBL(drain-induced-barrier-lowering), 및 쇼트 채널 효과를 부여하도록 완전히 공핍되는 채널을 갖는다. 그것은 최소 소스-드레인 접합을 갖는다. 금속 게이트 및 채널 길이가 또한 임계 전압을 조절하는 데 사용된다.
도 2는 FDSOI CMOS 회로(210) 단면을 도시한다. FDSOI CMOS 회로(210)는 실리콘 기판(211), 실리콘 절연체들(216), FDSOI NMOS 트랜지스터(230), 및 FDSOI PMOS 트랜지스터(240)를 포함한다.
FDSOI NMOS 트랜지스터(230)는 게이트(218), 및 소스 및 드레인(217)을 포함한다. FDSOI NMOS 트랜지스터(230)는 p-웰(212), 매립형 산화물 층(213)(절연체임), 및 채널(215)을 추가로 포함한다. 채널(215)은 도핑되지 않은 완전 공핍형 채널이다. 동작 동안, 매립형 산화물 층(213)은 채널(214) 외부로의 임의의 누설을 최소화시킨다. FDSOI NMOS 트랜지스터(230)는 p-웰 백게이트 단자(219)를 추가로 포함하는데, 이는 p-웰(212)에 바이어스를 추가하여, 예컨대 NMOS(230)의 임계 전압 Vt를 조절하는 데 사용될 수 있다.
FDSOI PMOS 트랜지스터(240)는 게이트(228), 및 소스 및 드레인(227)을 포함한다. FDSOI PMOS 트랜지스터(240)는 n-웰(222), 매립형 산화물 층(223)(절연체임), 및 채널(225)을 추가로 포함한다. 채널(225)은 도핑되지 않은 완전 공핍형 채널이다. 동작 동안, 매립형 산화물 층(223)은 채널(225) 외부로의 임의의 누설을 최소화시킨다. FDSOI PMOS 트랜지스터(240)는 n-웰 백게이트 단자(229)를 추가로 포함하는데, 이는 n-웰(222)에 바이어스를 추가하여, 예컨대 PMOS(240)의 임계 전압 Vt를 조절하는 데 사용될 수 있다.
도 3는 FDSOI CMOS 회로(310) 단면을 도시한다. FDSOI CMOS 회로(310)는 실리콘 기판(311), 실리콘 절연체들(316), FDSOI NMOS 트랜지스터(330), 및 FDSOI PMOS 트랜지스터(340)를 포함한다.
FDSOI NMOS 트랜지스터(330)는 게이트(318), 및 소스 및 드레인(317)을 포함한다. FDSOI NMOS 트랜지스터(330)는 n-웰(312), 매립형 산화물 층(313)(절연체임), 및 채널(315)을 추가로 포함한다. 채널(315)은 도핑되지 않은 완전 공핍형 채널이다. 동작 동안, 매립형 산화물 층(313)은 채널(315) 외부로의 임의의 누설을 최소화시킨다. FDSOI NMOS 트랜지스터(330)는 n-웰 백게이트 단자(319)를 추가로 포함하는데, 이는 n-웰(312)에 바이어스를 추가하여, 예컨대 NMOS(330)의 임계 전압 Vt를 조절하는 데 사용될 수 있다.
FDSOI PMOS 트랜지스터(340)는 게이트(328), 및 소스 및 드레인(327)을 포함한다. FDSOI PMOS 트랜지스터(340)는 p-웰(312), 매립형 산화물 층(323)(절연체임), 및 채널(325)을 추가로 포함한다. 채널(325)은 도핑되지 않은 완전 공핍형 채널이다. 동작 동안, 매립형 산화물 층(323)은 채널(325) 외부로의 임의의 누설을 최소화시킨다. FDSOI PMOS 트랜지스터(340)는 p-웰 백게이트 단자(329)를 추가로 포함하는데, 이는 p-웰(322)에 바이어스를 추가하여, 예컨대 PMOS(340)의 임계 전압 Vt를 조절하는 데 사용될 수 있다.
도 4는 FDSOI 및 벌크 CMOS 하이브리드 MOS 회로(410) 단면을 도시한다. 벌크 CMOS는 벌크 실리콘 상의 표준 PMOS 및 NMOS 트랜지스터를 지칭한다. 하이브리드 MOS 회로(410)는 실리콘 기판(411), 실리콘 절연체들(416), FDSOI NMOS 트랜지스터(430), 및 NMOS 트랜지스터(440)를 포함한다. NMOS 트랜지스터(440)는 FDSOI NMOS 트랜지스터가 아니라 전통적인 NMOS 트랜지스터이다.
FDSOI NMOS 트랜지스터(430)는 게이트(418), 및 소스 및 드레인(417)을 포함한다. FDSOI NMOS 트랜지스터(430)는 p-웰(412), 매립형 산화물 층(413)(절연체임), 및 채널(415)을 추가로 포함한다. 채널(415)은 도핑되지 않은 완전 공핍형 채널이다. 동작 동안, 매립형 산화물 층(413)은 채널(415) 외부로의 임의의 누설을 최소화시킨다. FDSOI NMOS 트랜지스터(430)는 p-웰 백게이트 단자(419)를 추가로 포함하는데, 이는 p-웰(412)에 바이어스를 추가하여, 예컨대 NMOS(430)의 임계 전압 Vt를 조절하는 데 사용될 수 있다.
NMOS 트랜지스터(440)는 게이트(428), 및 소스 및 드레인(427)을 포함한다. NMOS 트랜지스터(440)는 p-웰 벌크(422) 및 도핑된 채널(423)을 추가로 포함한다. NMOS 트랜지스터(440)는 p-웰 벌크 단자(429)를 추가로 포함하는데, 이는 p-웰 벌크(422)에 바이어스를 추가하는 데 사용될 수 있다.
지금까지, 완전 공핍형 SOI 트랜지스터 설계들은 플래시 메모리 시스템들에서 사용되지 않았다. 완전 공핍형 SOI 트랜지스터 설계들을 활용하는 플래시 메모리 시스템이 필요하다. 면적을 최대화하고 누설을 최소화하도록 벌크 영역 및 FDSOI 영역을 포함하는 구획화된 플래시 메모리 칩이 추가로 필요하다.
후술되는 실시예들에서, 플래시 메모리 디바이스들은 벌크 트랜지스터들을 포함하는 구획 및 FDSOI 트랜지스터들을 포함하는 구획을 활용한다.
도 1은 종래 기술의 비휘발성 메모리 셀의 단면도이다.
도 2는 종래 기술의 FDSOI CMOS 회로의 단면도이다.
도 3은 종래 기술의 FDSOI CMOS 회로의 단면도이다.
도 4는 종래 기술의 FDSOI CMOS 회로의 단면도이다.
도 5는 실시예들에서 사용되는 다양한 타입들의 FDSOI NMOS 및 PMOS 트랜지스터들을 도시한다.
도 6은 실시예들에서 사용되는 다이를 도시한다.
도 7은 실시예들에서 사용되는 어레이의 기본 컴포넌트들을 도시한다.
도 8은 실시예들에 의한 사용을 위해 상이한 전압들을 생성하는 디코더를 도시한다.
도 9는 로우(row) 디코더의 일 실시예를 도시한다.
도 10는 로우 디코더의 다른 실시예를 도시한다.
도 11은 로우 디코더의 다른 실시예를 도시한다.
도 12는 로우 디코더의 다른 실시예를 도시한다.
도 13은 소거 게이트 디코더의 일 실시예를 도시한다.
도 14는 소스 라인 디코더의 일 실시예를 도시한다.
도 15는 고전압 로직 선택기 회로의 일 실시예를 도시한다.
도 16은 커플링 게이트 디코더의 일 실시예를 도시한다.
도 17은 저전압 로직 회로의 일 실시예를 도시한다.
도 18은 실시예들에 사용될 수 있는 감지 시스템을 도시한다.
도 19는 감지 증폭기의 일 실시예를 도시한다.
도 20은 감지 증폭기의 다른 실시예를 도시한다.
도 21은 감지 증폭기의 다른 실시예를 도시한다.
도 22는 감지 증폭기의 다른 실시예를 도시한다.
도 23는 컬럼(column) 디코더의 일 실시예를 도시한다.
도 5는 본 명세서에 기술되는 실시예들에서 사용되는 8개의 FDSOI 트랜지스터 타입들을 도시한다.
표준 고정 바이어스 FDSOI MOS 트랜지스터들은 PMOS 트랜지스터(510) 및 NMOS 트랜지스터(550)를 포함한다. FDSOI PMOS 트랜지스터(510)는 Vdd 파워 서플라이로 그리고 선택적으로 접지로 바이어싱되는 n-웰을 포함하고, 이러한 경우에, 트랜지스터 채널 길이는 유사한 임계 전압 레벨을 갖도록 수정된다. FDSOI NMOS 트랜지스터(550)는 접지로 바이어싱되는 p-웰을 포함한다. PMOS(510) 및 NMOS(550)는 정규 임계 전압 디바이스들이다.
플립형 웰 고정 바이어스 FDSOI MOS 트랜지스터들은 PMOS 트랜지스터(520) 및 NMOS 트랜지스터(560)를 포함한다. FDSOI PMOS 트랜지스터(520)는 접지로 바이어싱되는 p-웰을 포함한다. FDSOI NMOS 트랜지스터(560)는 접지로 바이어싱되는 n-웰을 포함한다. PMOS(520) 및 NMOS(560)는 저임계 전압 디바이스들인데, 즉 그의 임계 전압은 PMOS(510) 및 NMOS(550)의 것보다 더 낮다.
표준 동적 바이어스 FDSOI MOS 트랜지스터들은 PMOS 트랜지스터(530) 및 NMOS 트랜지스터(570)를 포함한다. FDSOI PMOS 트랜지스터(530)는 동적 전압원 Vb_PRW로 바이어싱되는 n-웰을 포함한다. FDSOI NMOS 트랜지스터(570)는 동적 전압원 Vb_NRW로 바이어싱되는 p-웰을 포함한다. 동적 전압원은 성능을 최적화시키기 위해 순방향 바디(웰) 바이어스 FBB 또는 역방향 바디 바이어스 RBB에 사용된다. PMOS(530)의 경우, 동적 전압원 Vb_PRW는 RBB에 대해 포지티브 전압(예컨대, 최대 3 V)으로 변화하고, FBB에 대해 네거티브 전압(예컨대, 최대 -0.5 V)으로 변화한다. NMOS(570)의 경우, 동적 전압원 Vb_PRW는 FBB에 대해 포지티브 전압(예컨대, 0 V 내지 3 V)으로 변화하고, RBB에 대해 네거티브 전압(예컨대, 0 V 내지 -3 V)으로 변화한다. 깊은 n-웰은, p-웰이 높은 레벨, 예컨대 3 V 또는 -3 V로 바이어싱되게 하도록 p-웰을 p-기판으로부터 분리시키는 데 필요하다.
플립형 웰 동적 바이어스 FDSOI MOS 트랜지스터들은 PMOS 트랜지스터(540) 및 NMOS 트랜지스터(580)를 포함한다. FDSOI PMOS 트랜지스터(540)는 동적 전압원 Vb_PLW로 바이어싱되는 p-웰을 포함한다. FDSOI NMOS 트랜지스터(580)는 동적 전압원 Vb_NLW로 바이어싱되는 n-웰을 포함한다. PMOS(540)의 경우, 동적 전압원 Vb_PLW는 RBB에 대해 포지티브 전압(예컨대, 0 V 내지 3 V)으로 변화하고, FBB에 대해 네거티브 전압(예컨대, 0 V 내지 -3 V)으로 변화한다. NMOS(580)의 경우, 동적 전압원 Vb_NLW는 FBB에 대해 포지티브 전압(예컨대, 0 V 내지 3 V)으로 변화하고, RBB에 대해 네거티브 전압(예컨대, 0 V 내지 -0.5 V)으로 변화한다. 깊은 n-웰은, p-웰이 높은 레벨, 예컨대 3 V 또는 -3 V로 바이어싱되게 하도록 p-웰을 p-기판으로부터 분리시키는 데 필요하다.
하기의 실시예들에서, 도 5에 도시된 8개 타입들의 FDSOI 트랜지스터들 중 하나 이상이 플래시 메모리 시스템에서 사용된다.
도 6은 다이(600)를 포함하는 플래시 메모리 시스템에 대한 아키텍처의 일 실시예를 도시한다. 다이(600)는 하기를 포함한다: 도 1의 메모리 셀(110)과 같은 전술된 타입의 메모리 셀들의 로우들 및 컬럼들을 포함하는 플래시 메모리 어레이들(601); 플래시 메모리 어레이들(601)에서 판독되거나 기록될 로우들에 액세스하는 데 사용되는 로우 디코더 회로들(602); 플래시 메모리 어레이들(601)에서 판독되거나 기록될 바이트들에 액세스하는 데 사용되는 컬럼 디코더 회로들(603); 플래시 메모리 어레이들(601)로부터의 데이터를 판독하는 데 사용되는 감지 회로들(604); 플래시 메모리 어레이들(601)에 대한 비휘발성 동작에 필요한 전압들 및 바이어스들을 전달하기 위해 고전압(HV) 디코딩 블록(610) 및 HV 통과 블록들(609, 611)로 이루어진 HV 디코더(620); 다양한 제어 기능들, 예컨대 리던던시 및 빌트인 자가 테스팅을 제공하기 위한 제어 로직(605); 아날로그 회로(606); 트랜지스터들의 벌크(웰) 영역들의 전압을 제어하기 위한 벌크 바이어스 제어부(607); 플래시 메모리 어레이들(601)에 대한 프로그래밍 및 소거 동작들을 위한 증가된 전압들을 제공하는 데 사용되는 고전압 전하 펌프 회로(608). 최적의 성능을 달성하기 위한, FDSOI 대 벌크 CMOS 영역에 대한 블록들의 칩 구획은 하기와 같다.
Figure pct00004
로우 디코더(602): 표준 Vt, 플립형 웰 Vt, 동적 Vt FDSOI
Figure pct00005
컬럼 디코더(603): 표준 Vt, 플립형 웰 Vt, 동적 Vt FDSOI
Figure pct00006
감지 회로들(604): 표준 Vt, 플립형 웰 Vt, 동적 Vt FDSOI
Figure pct00007
제어 로직(605): 표준 Vt, 플립형 웰 Vt FDSOI
Figure pct00008
아날로그 회로(606): 표준 Vt, 플립형 웰 Vt, 동적 Vt FDSOI
Figure pct00009
벌크 바이어스 제어 회로(607): 표준 Vt, 플립형 웰 Vt, 동적 Vt FDSOI
Figure pct00010
HV 전하 펌프 회로(608): 벌크 CMOS 및 FDSOI 하이브리드, FDSOI 영역은 표준 Vt, 플립형 웰 Vt, 동적 Vt FDSOI를 포함한다. HV 디코더 회로(620): 벌크 CMOS 및 FDSOI 하이브리드, FDSOI 영역은 표준 Vt, 플립형 웰 Vt, 동적 Vt FDSOI를 포함한다.
어레이(601)의 일 실시예가 도 7에 도시되어 있다. 어레이(601)는 제1 복수의 서브어레이들(701) 및 제2 복수의 서브어레이들(702)을 포함한다. 여기서, 제1 복수의 서브어레이들(701)은 (더 높은 성능을 달성하도록) 바이어스 전압이 그의 p-웰 및 n-웰 영역들에 인가되게 하고, 제2 복수의 서브어레이들(702)은 (더 적은 누설을 달성하도록) 바이어스 전압이 그의 p-웰 및 n-웰 영역들에 인가되지 않게 한다. 어레이(601)는 로우 디코더(703), 고전압 서브어레이 소스(704), 및 고전압 디코더(705)를 추가로 포함한다.
도 8은 하기의 실시예들에서 사용되는 바이어스 제어 전압들 P1_PW, P2_PW, N1_NW, 및 N2_NW를 생성하기 위한 디코더(800)를 도시한다. 디코더(800)는, 도시된 바와 같이, NAND 게이트(801), 인버터(802), 및 프로그래밍가능 전압원들(803, 804, 805, 806)을 포함한다.
도 9는 로우 디코더(900)를 도시한다. 로우 디코더(900)는 도시된 바와 같이 NAND 게이트(951), 인버터(952)뿐 아니라 PMOS 트랜지스터들(953, 954, 956, 958, 959, 961) 및 NMOS 트랜지스터들(955, 957, 960, 962)을 포함한다. NAND 게이트(951) 및 인버터(952)는 로우 어드레스 디코딩을 위한 디코딩 어드레스 신호 XPA 내지 XPD를 디코딩하는 로우 어드레스 디코더로서의 역할을 한다. PMOS(956) 및 NMOS(957)는 사전결정된 신호 ZVDD를 메모리 셀의 워드 라인들 WL0 내지 WL7로 전달하는 강한 강도를 갖는 로우 드라이버로서의 역할을 한다. PMOS(954), PMOS(953), 및 NMOS(955)는 로우 프리-드라이버(pre-driver) 및 디코딩 어드레스 신호들 XPZB0 내지 XPZB7로서의 이중 기능을 제공한다.
NAND 게이트(951)는 p-웰이 P2_PW로 바이어싱되는 타입 FDSOI PMOS(520)의 트랜지스터들 및 n-웰이 N2_NW로 바이어싱되는 타입 FDSOI NMOS(560)의 트랜지스터들을 포함한다.
인버터(952)는 p-웰이 P1_PW로 바이어싱되는 타입 FDSOI PMOS(520)의 트랜지스터들 및 n-웰이 N1_NW로 바이어싱되는 타입 FDSOI NMOS(560)의 트랜지스터들을 포함한다.
PMOS 트랜지스터들(953, 954, 958, 959)은 p-웰이 P2_PW로 바이어싱되는 타입 FDSOI PMOS(520)의 트랜지스터들이다. PMOS 트랜지스터들(956, 961)은 p-웰이 P1_PW로 바이어싱되는 타입 FDSOI PMOS(520)의 트랜지스터들이다.
NMOS 트랜지스터들(955, 960)은 n-웰이 N2_NW로 바이어싱되는 타입 FDSOI NMOS(560)의 트랜지스터들이다. NMOS 트랜지스터들(957, 962)은 n-웰이 N1_NW로 바이어싱되는 타입 FDSOI NMOS(560)의 트랜지스터들이다. P1_PW/P2_PW/N1_NW/N2_NW에 대한 웰 바이어스 레벨들은 속도 성능을 위한 순방향 바이어스 FBB 및 누설을 감소시키기 위한 역방향 바이어스 RBB를 사용하도록 하는 것이다.
도 10은 로우 디코더(1000)를 도시한다. 로우 디코더(1000)는 모든 트랜지스터들이 p-웰이 P1_PW로 바이어싱되는 타입 FDSOI PMOS(520)의 것이라는 점을 제외하면 로우 디코더(900)와 구조적으로 동일하다. P1_PW에 대한 웰 바이어스 레벨들은 속도 성능을 위한 순방향 바이어스 FBB 및 누설을 감소시키기 위한 역방향 바이어스 RBB를 사용하도록 하는 것이다.
도 11은 로우 디코더(1100)를 도시한다. 로우 디코더(1100)는 모든 트랜지스터들이 n-웰이 P1_NW로 바이어싱되는 타입 FDSOI NMOS(560)의 것이라는 점을 제외하면 로우 디코더(900)와 구조적으로 동일하다. P1_NW에 대한 웰 바이어스 레벨들은 속도 성능을 위한 순방향 바이어스 FBB 및 누설을 감소시키기 위한 역방향 바이어스 RBB를 사용하도록 하는 것이다.
도 12는 로우 디코더(1200)를 도시한다. 로우 디코더(1200)는, 하기를 제외하면 로우 디코더(900)와 구조적으로 동일하다: NAND 게이트(951)가 p-웰이 P2_PW로 바이어싱되는 타입 FDSOI NMOS(550)의 트랜지스터들을 포함하고; 인버터(952)가 n-웰이 P1_NW로 바이어싱되는 타입 FDSOI NMOS(560)의 트랜지스터들을 포함하고; PMOS 트랜지스터들(953, 956, 958, 961)이 p-웰이 P1_NW로 바이어싱되는 타입 FDSOI PMOS(510)의 트랜지스터들이고; PMOS 트랜지스터들(954, 959)이 p-웰이 P2_PW로 바이어싱되는 타입 FDSOI PMOS(520)의 트랜지스터들이고; NMOS 트랜지스터들(955, 960)이 n-웰이 P2_PW로 바이어싱되는 타입 FDSOI NMOS(510)의 트랜지스터들이고; NMOS 트랜지스터들(957, 962)이 n-웰이 P1_NW로 바이어싱되는 타입 FDSOI PMOS(560)의 트랜지스터들이다. P2_PW/P1_NW에 대한 웰 바이어스 레벨들은 속도 성능을 위한 순방향 바이어스 FBB 및 누설을 감소시키기 위한 역방향 바이어스 RBB를 사용하도록 하는 것이다.
도 13은 소거 게이트 디코더(1300)를 도시한다. 이 예에서는 벌크 CMOS 타입들의 것을 제외하고는 어떠한 FDSOI 트랜지스터들도 소거 게이트 디코더(1300)에서 사용되지 않는다. HV PMOS(1301)는 HV 서플라이 VEGSUP로부터의 전류를 제어하고, HV PMOS(1302)는 어드레스 디코딩으로서 사용된다. HV NMOS(1303)는 풀다운 디바이스로서 사용되어 EG(1305)를 낮은 레벨로 끌어당기거나, 또는 통과 트랜지스터로서 사용되어 바이어스 레벨 EG_LOW_BIAS(1304)를 EG 단자 내로 전달한다.
도 14는 소스 라인 디코더(1400)를 도시한다. 이 예에서는 벌크 CMOS 타입들의 것을 제외하고는 어떠한 FDSOI 트랜지스터들도 소스 라인 디코더(1400)에서 사용되지 않는다. NMOS(1401)는 SL 서플라이 VSLSUP를 전달하는 데 사용되고, NMOS(1402)는 SL(1405) 상의 전압을 측정(모니터링)하는 데 사용되고, NMOS(1403)는 판독 또는 대기 시에 낮은 바이어스 레벨 SLRD_LOW_BIAS를 전달하는 데 사용되고, NMOS(1404)는 프로그래밍 시에 낮은 바이어스 레벨 SLP_LOW_BIAS를 전달하는 데 사용된다.
도 15는 고전압 회로 선택기(1500)를 도시하는데, 이 선택기는 일단 인에이블되면, ENHV 상에 포지티브 고전압 레벨을 그리고/또는 ENHVNEG 상에 네거티브 고전압 레벨을 출력할 것이다. 이 예에서는 어떠한 FDSOI 트랜지스터들도 고전압 로직 선택기(1500)에서 사용되지 않는다.
도 16은 커플링 게이트 디코더(1600)를 도시한다. 이 예에서는 벌크 CMOS 타입들의 것을 제외하고는 어떠한 FDSOI 트랜지스터들도 커플링 게이트 디코더(1600, 1400)에서 사용되지 않는다. HV PMOS(1401)는 CG 서플라이를 전달하는 데 사용되고, HV PMOS(1402)는 어드레스 디코딩으로서 사용되고, PMOS(1403)는 CG 판독 서플라이 VCGRSUP로부터의 전류를 제어하는 데 사용되고, HV PMOS(1404)는 CG 판독 서플라이를 전달하는 데 사용된다. PMOS(1405)는 네거티브 전압 레벨을 분리하는 데 사용된다. NMOS(1407)는 어드레스 디코딩으로서 사용되고, NMOS(1408, 1409)는 네거티브 전압 분리에 사용되고, NMOS(1410)는 바이어스 레벨 CG_LOW_BIAS를 CG(1406) 내로 전달하는 데 사용된다. NMOS(1411)는 네거티브 전압 서플라이 VHVNEG를 전달하는 데 사용되고, NMOS(1412)는 네거티브 캐스코딩으로서 사용된다.
도 17은 저전압 섹터 인에이블링 래치 로직(1700)을 도시한다. 저전압 로직(1700)은 래치형 인버터들(1701, 1702), NMOS 트랜지스터(1703)(워드라인 인에이블링), NMOS 트랜지스터(1704)(섹터 인에이블링), 및 NMOS 트랜지스터(1705)(래치형(1701/1702)을 리셋하는 데 사용됨)를 포함하며, 이들 모두는 p-웰을 활용하는 타입의 트랜지스터들로부터 구성된다. 대안으로, 인버터(1701)는 n-웰을 활용하는 트랜지스터들로부터 구성될 수 있다.
도 18은 도 6의 다이(600)의 블록들(601/602/603/604)과 유사한 감지 시스템(1800)을 도시한다. 감지 시스템(1800)은 감지 증폭기들(1801, 1802, 1803, 1804)을 포함한다. 감지 증폭기들(1801, 1802, 1803, 1804)의 실시예들이 도 19 내지 도 22에 도시되어 있다. 기준 섹터(1810)가 감지를 위해 기준 메모리 셀로부터의 기준 바이어스를 생성하는 데 사용된다. 감지 증폭기의 2개의 입력들은 2개의 어레이 평면들의 2개의 비트 라인들에 커플링되는데, 예를 들어 감지 증폭기(1801)는 상부 어레이 평면(1820) 및 저부 어레이 평면(1821)에 커플링된다. 대칭적인 비트 라인 감지를 위한 감지를 위해, 어레이 평면들 중 하나는 선택된 비트 라인을 제공하고(따라서, 하나의 워드 라인을 통해서 선택된 메모리 셀이 인에이블되고), 다른 어레이 평면은 비선택 비트 라인을 제공한다(모든 워드 라인들이 이 어레이 평면에 대해 디스에이블된다).
도 19는 감지 증폭기(1900)를 도시한다. 감지 증폭기(1900)는 (p-웰이 접지에 커플링되는 타입 FDSOI PMOS(520)의) PMOS 트랜지스터들(1901, 1906, 1907, 1903), (n-웰이 Vbias에 커플링되는 타입 FDSOI PMOS(510)의) PMOS 트랜지스터들(1905, 1908, 1909, 1912), (n-웰이 접지에 커플링되는 타입 FDSOI NMOS(560)의) NMOS 트랜지스터들(1902, 1904, 1910, 1911, 1913, 1914), 및 (p-웰이 접지에 커플링되는 타입 FDSOI NMOS(550)의) NMOS 트랜지스터(1915)를 포함한다. PMOS(1901) 및 NMOS(1902)(그리고 PMOS(1903) 및 NMOS(1904))는 감지 증폭기의 제1 (독출, read-out) 스테이지이다. PMOS(1901)는 (예컨대, 감지 시스템(1800) 또는 저항기에서 기준 섹터(1810) 내의 기준 셀로부터의) 기준 전류 Iref로부터 미러링된다. NMOS(1902)는 선택된 메모리 셀의 비트 라인을 통해 셀 전류 Icell에 커플링된다. NMOS(1902)의 드레인은 감지용 출력 노드(1999)인데, 이는 Iref와 Icell 사이의 차이에 노드(1999)에서의 출력 임피던스를 곱한 것, 즉 Vsensed=Ro*(Icell-Iref)과 동일하다. NMOS(1904)의 드레인은 기준 노드(1998)이다. PMOS(1903)는 Ileakpmos를 갖는 디스에이블 상태에 있고(PMOS(1901)의 오프 상태 누설을 복제함), NMOS(1904)는 메모리 셀의 비선택된 비트 라인(모든 워드 라인들이 디스에이블된 선택된 비트 라인)을 통해 셀 전류 누설 Icellleak에 커플링된다. NMOS(1904)의 드레인은 감지용 출력 노드(1999)인데, 이는 Ileakpmos와 Icellleak 사이의 차이에 노드(1998)에서의 출력 임피던스를 곱한 것, 즉 Vrefsen=Ro*(Icellleak-Ileakpmos)과 동일하다. 감지 노드(1999) 및 기준 노드(1998)는 감지의 시작 시에 각각 기준 전압 레벨(1920, 1921)로 사전충전된다. 트랜지스터들(1905 내지 1915)은 감지 증폭기의 제2 (비교)스테이지이다. 그것은 입력들로서의 감지용 출력 노드(1999) 및 기준 노드(1998)를 갖는 입력 쌍으로서 트랜지스터 NMOS(1913, 1914)를 갖는 동적 래치형 차동 증폭기이다. 트랜지스터들(1906, 1907, 1910, 1911)은 감지용 출력 노드(1999)와 기준 노드(1998) 사이의 차이를 감지한 후에 전체 전압 레벨(Vdd/gnd) 감지 출력들로서 출력들 ON 및 OP를 갖는 래치형 인버터들이다. PMOS 트랜지스터들(1905, 1908, 1909, 1912)은 래치형 인버터들의 노드들을 높은 서플라이 레벨로 사전충전하기 위한 것이다. NMOS(1913, 1914)는 풋형(footed) 입력 쌍들이다(래치형 인버터들의 NMOS 트랜지스터들에 직렬로 접속함을 의미함). NMOS(1915)는 입력 쌍들에 대한 바이어스 트랜지스터를 인에이블하는 것이다.
도 20은 감지 증폭기(2000)를 도시한다. 감지 증폭기(2000)는 NMOS 트랜지스터(1913)의 n-웰이 가변 전압원 NL5_NWB에 커플링되고 NMOS 트랜지스터(1914)의 n-웰이 가변 전압원 NL5_NWB에 커플링된다는 점을 제외하면, 감지 증폭기(1900)와 구조적으로 동일하다. 가변 전압원은 활성(순방향 바디 바이어스) 시에 속도를 최적화하도록 그리고 대기(역방향 바디 바이어스) 시에 누설을 감소시키도록 웰을 동적으로 바이어싱하는 데 사용된다. 그것은 또한, 감지 증폭기의 임계 전압 오프셋을 무효화하는 데 사용될 수 있다.
도 21은 감지 증폭기(2100)를 도시한다. 감지 증폭기(2100)는 PMOS 트랜지스터(1901, 1903, 1906, 1907)의 p-웰이 가변 전압원 PL1_PW에 커플링되고 NMOS 트랜지스터(1902, 1904, 1910, 1911, 1913, 1914)의 n-웰이 가변 전압원 NL1_NW에 커플링된다는 점을 제외하면, 감지 증폭기(1900)와 구조적으로 동일하다. 가변 전압원은 활성(웰의 순방향 바이어스) 시에 속도를 최적화하고 대기(웰의 역방향 바이어스) 시에 누설을 감소시키는 데 사용된다.
도 22는 FDSOI 및 벌크 CMOS 하이브리드 영역 구획을 갖는 감지 증폭기(2200)을 도시한다. 감지 증폭기(2200)는 PMOS 트랜지스터(1906, 1907)의 p-웰이 가변 전압원 PL1_PW에 커플링되고 NMOS 트랜지스터(1910, 1912)의 n-웰이 가변 전압원 NL1_NW에 커플링되고 PMOS 트랜지스터(2201, 2202) 및 NMOS 트랜지스터들(2202, 2204)이 벌크 CMOS 트랜지스터들이라는 점을 제외하면, 감지 증폭기(1900)와 구조적으로 동일하다. PMOS(2201) 및 NMOS(2202) 그리고 PMOS(2203) 및 NMOS(2204)는 증폭기의 벌크 CMOS 독출 스테이지이다. 이러한 독출 스테이지은 넓은 감지 범위를 위해 로직 서플라이 레벨, 예를 들어 Vdd 1.2 V 대신, (벌크 CMOS 트랜지스터로 인한) 높은 서플라이 레벨, 예를 들어 1.8 V에 커플링된다.
도 23은 컬럼 디코더(2300)를 도시한다. 컬럼 디코더(2300)는 컬럼 선택을 위해 속도를 향상시키도록 (n-웰이 N1_NW에 커플링되는 타입 FDSOI NMOS(560)의) NMOS 트랜지스터들(2301, 2303, 2305, 2307, 2309)을 그리고 컬럼 선택해제를 위해 누설을 감소시키도록 (p-웰이 N1_PW에 커플링되는 타입 FDSOI NMOS(550)의) NMOS 트랜지스터들(2302, 2304, 2306, 2308, 2310)을 포함한다.

Claims (40)

  1. 플래시 메모리 시스템으로서,
    로우(row)들 및 컬럼(column)들로 배열되는 플래시 메모리 셀들의 어레이; 및
    판독 또는 기록 동작을 위해 상기 어레이 내의 플래시 메모리 셀들의 로우를 선택하기 위한 로우 디코더를 포함하고,
    상기 로우 디코더는 하나 이상의 완전 공핍형 SOI(silicon-on-insulator) NMOS 트랜지스터들 및 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들을 포함하는, 플래시 메모리 시스템.
  2. 청구항 1에 있어서,
    상기 플래시 메모리 셀들은 소스측 주입 플래시 메모리 셀들을 포함하는, 플래시 메모리 시스템.
  3. 청구항 2에 있어서,
    각각의 소스측 주입 플래시 메모리 셀은,
    소거를 제공하기 위한 소거 게이트;
    커플링 게이트; 및
    프로그래밍 전류를 제공하기 위한 소스 라인을 포함하는, 플래시 메모리 시스템.
  4. 청구항 1에 있어서,
    상기 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들 각각은 매립형 산화물 층 아래에 n-웰을 포함하고, 상기 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들 각각은 매립형 산화물 층 아래에 p-웰을 포함하는, 플래시 메모리 시스템.
  5. 청구항 1에 있어서,
    상기 로우 디코더는 채널 밑에 p-웰을 포함하는 PMOS 트랜지스터 및 채널 밑에 n-웰을 갖는 NMOS 트랜지스터를 포함하는 로우 드라이버를 포함하는, 플래시 메모리 시스템.
  6. 청구항 2에 있어서,
    상기 로우 디코더는 채널 밑에 p-웰을 포함하는 PMOS 트랜지스터 및 채널 밑에 n-웰을 포함하는 NMOS 트랜지스터를 포함하는 로우 프리-드라이버(pre-driver)를 추가로 포함하는, 플래시 메모리 시스템.
  7. 청구항 6에 있어서,
    상기 로우 프리-드라이버는 채널 밑에 p-웰을 갖는 디코딩 PMOS 트랜지스터를 추가로 포함하는, 플래시 메모리 시스템.
  8. 청구항 4에 있어서,
    상기 로우 디코더는 채널 밑에 p-웰을 포함하는 PMOS 트랜지스터 및 채널 밑에 n-웰을 포함하는 NMOS 트랜지스터를 포함하는 NAND 게이트 및 INVERTER 게이트를 추가로 포함하는, 플래시 메모리 시스템.
  9. 청구항 1에 있어서,
    상기 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들 각각은 매립형 산화물 층 아래에 p-웰을 포함하고, 상기 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들 각각은 매립형 산화물 층 아래에 p-웰을 포함하는, 플래시 메모리 시스템.
  10. 청구항 1에 있어서,
    상기 로우 디코더는,
    채널 밑에 p-웰을 포함하는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 로우 드라이버; 및
    채널 밑에 p-웰을 포함하는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 로우 프리-드라이버를 포함하는, 플래시 메모리 시스템.
  11. 청구항 1에 있어서,
    상기 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들 각각은 매립형 산화물 층 아래에 n-웰을 포함하고, 상기 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들 각각은 매립형 산화물 층 아래에 n-웰을 포함하는, 플래시 메모리 시스템.
  12. 청구항 1에 있어서,
    상기 로우 디코더는,
    채널 밑에 n-웰을 포함하는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 로우 드라이버; 및
    채널 밑에 n-웰을 포함하는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 로우 프리-드라이버를 포함하는, 플래시 메모리 시스템.
  13. 청구항 12에 있어서,
    상기 로우 디코더는 채널 밑에 p-웰을 포함하는 로우 어드레스 디코더를 추가로 포함하는, 플래시 메모리 시스템.
  14. 청구항 12에 있어서,
    상기 로우 디코더는 채널 밑에 n-웰을 포함하는 로우 어드레스 디코더를 추가로 포함하는, 플래시 메모리 시스템.
  15. 청구항 1에 있어서,
    상기 로우 디코더는,
    매립형 산화물 층 아래에 n-웰을 포함하는 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들;
    매립형 산화물 층 아래에 p-웰을 포함하는 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들;
    매립형 산화물 층 아래에 n-웰을 포함하는 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들; 및
    매립형 산화물 층 아래에 p-웰을 포함하는 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들을 포함하는, 플래시 메모리 시스템.
  16. 청구항 1에 있어서,
    상기 로우 디코더는 채널 밑에 n-웰을 포함하는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 로우 드라이버를 포함하는, 플래시 메모리 시스템.
  17. 청구항 16에 있어서,
    채널 밑에 p-웰을 포함하는 NAND 게이트 및 채널 밑에 n-웰을 포함하는 INVERTER 게이트를 포함하는 로우 어드레스 디코더를 포함하는 로우 프리-드라이버를 추가로 포함하는, 플래시 메모리 시스템.
  18. 청구항 16에 있어서,
    상기 로우 디코더는 채널 밑에 p-웰을 포함하는 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하는 로우 프리-드라이버를 추가로 포함하는, 플래시 메모리 시스템.
  19. 청구항 16에 있어서,
    상기 로우 프리-드라이버는 채널 밑에 n-웰을 갖는 디코딩 PMOS 트랜지스터를 추가로 포함하는, 플래시 메모리 시스템.
  20. 청구항 16에 있어서,
    상기 로우 프리-드라이버는 채널 밑에 p-웰을 갖는 NAND 게이트 및 채널 밑에 n-웰을 포함하는 INVERTER 게이트를 포함하는 로우 어드레스 디코더를 추가로 포함하는, 플래시 메모리 시스템.
  21. 플래시 메모리 시스템으로서,
    로우들 및 컬럼들로 배열되는 플래시 메모리 셀들의 어레이; 및
    판독 또는 기록 동작을 위해 상기 어레이 내의 플래시 메모리 셀들의 컬럼을 선택하기 위한 컬럼 디코더를 포함하고, 상기 컬럼 디코더는,
    컬럼 선택해제를 위해 매립형 산화물 층 아래에 각각이 p-웰을 포함하는 복수의 완전 공핍형 SOI NMOS 트랜지스터들; 및
    컬럼 선택을 위해 매립형 산화물 층 아래에 각각이 n-웰을 포함하는 복수의 완전 공핍형 SOI NMOS 트랜지스터들을 포함하는, 플래시 메모리 시스템.
  22. 청구항 21에 있어서,
    상기 메모리 셀들은 소스측 주입 플래시 메모리 셀들을 포함하고, 각각의 메모리 셀은,
    소거를 제공하기 위한 소거 게이트;
    커플링 게이트; 및
    프로그래밍 전류를 제공하기 위한 소스 라인을 포함하는, 플래시 메모리 시스템.
  23. 플래시 메모리 시스템으로서,
    플래시 메모리 셀들의 어레이; 및
    상기 플래시 메모리 셀들의 어레이 내의 선택된 메모리 셀을 판독하기 위한 감지 증폭기를 포함하고,
    상기 감지 증폭기는 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들 및 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들을 포함하는, 플래시 메모리 시스템.
  24. 청구항 23에 있어서,
    상기 감지 증폭기는 상기 어레이의 제1 평면에 커플링되는 제1 입력 및 상기 어레이의 제2 평면에 커플링되는 제2 입력을 포함하는, 플래시 메모리 시스템.
  25. 청구항 24에 있어서,
    상기 제1 평면은 선택된 메모리 셀을 갖는 선택된 비트 라인을 제공하고, 상기 제2 평면은 비선택된 메로리 셀들을 갖는 다른 선택된 비트 라인을 제공하는, 플래시 메모리 시스템.
  26. 청구항 24에 있어서,
    상기 완전 공핍형 SOI MOS에 대해, 순방향 바디 바이어스가 활성 모드에서 사용되고, 역방향 바디 바이어스가 대기 모드에서 사용되는, 플래시 메모리 시스템.
  27. 청구항 26에 있어서,
    상기 바디 바이어스는 상기 감지 증폭기의 오프셋을 감소시키는 데 사용되는, 플래시 메모리 시스템.
  28. 청구항 23에 있어서,
    상기 감지 증폭기는,
    매립형 산화물 층 아래에 n-웰을 포함하는 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들;
    매립형 산화물 층 아래에 p-웰을 포함하는 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들;
    매립형 산화물 층 아래에 n-웰을 포함하는 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들; 및
    매립형 산화물 층 아래에 p-웰을 포함하는 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들을 포함하는, 플래시 메모리 시스템.
  29. 청구항 23에 있어서,
    상기 메모리 셀들은 소스측 주입 플래시 메모리 셀들을 포함하고, 각각의 메모리 셀은,
    소거를 제공하기 위한 소거 게이트;
    커플링 게이트; 및
    프로그래밍 전류를 제공하기 위한 소스 라인을 포함하는, 플래시 메모리 시스템.
  30. 플래시 메모리 감지 시스템으로서,
    플래시 메모리 셀들의 어레이; 및
    상기 플래시 메모리 셀들의 어레이 내의 선택된 메모리 셀을 판독하기 위한 감지 증폭기를 포함하고,
    상기 감지 증폭기는 벌크 CMOS 트랜지스터들을 포함하는 제1 독출 스테이지(read out stage), 및 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들 및 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들을 포함하는 제2 비교 스테이지(comparison stage)를 포함하는, 플래시 메모리 감지 시스템.
  31. 청구항 30에 있어서,
    상기 제1 독출 스테이지는 상기 제2 스테이지에 커플링된 파워 서플라이보다 더 높은 전압을 갖는 파워 서플라이에 커플링되는, 플래시 메모리 감지 시스템.
  32. 청구항 30에 있어서,
    상기 제1 독출 스테이지는 기준 전류에 커플링되는 PMOS 트랜지스터, 및 선택된 메모리 셀 전류에 커플링되는 NMOS 트랜지스터를 포함하는, 플래시 메모리 감지 시스템.
  33. 청구항 30에 있어서,
    상기 제2 스테이지는 래치형 인버터(latched inverter)들을 포함하는, 플래시 메모리 감지 시스템.
  34. 청구항 33에 있어서,
    상기 래치형 인버터들은 상기 제1 독출 스테이지의 출력에 커플링되는 NMOS 입력 쌍들에 커플링되는, 플래시 메모리 감지 시스템.
  35. 플래시 메모리 시스템으로서,
    로우들 및 컬럼들로 배열되는 플래시 메모리 셀들의 어레이;
    판독 또는 기록 동작을 위해 상기 어레이 내의 플래시 메모리 셀들의 로우를 선택하기 위한 로우 디코더 - 상기 로우 디코더는 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들 및 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들을 포함함 -;
    판독 또는 기록 동작을 위해 상기 어레이 내의 플래시 메모리 셀들의 컬럼을 선택하기 위한 컬럼 디코더 - 상기 컬럼 디코더는 매립형 산화물 층 아래에 각각이 p-웰을 포함하는 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들, 및 매립형 산화물 층 아래에 각각이 n-웰을 포함하는 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들을 포함함 -; 및
    상기 플래시 메모리 셀들의 어레이 내의 선택된 메모리 셀을 판독하기 위한 감지 증폭기를 포함하고,
    상기 감지 증폭기는 하나 이상의 완전 공핍형 SOI NMOS 트랜지스터들 및 하나 이상의 완전 공핍형 SOI PMOS 트랜지스터들을 포함하는, 플래시 메모리 시스템.
  36. 청구항 35에 있어서,
    상기 플래시 메모리 시스템은 고전압 디코더를 추가로 포함하고,
    상기 고전압 디코더는,
    소거 게이트 디코더;
    커플링 게이트 디코더; 및
    소스 라인 디코더를 포함하는, 플래시 메모리 시스템.
  37. 청구항 36에 있어서,
    상기 고전압 디코더는 완전 공핍형 SOI 트랜지스터들을 포함하는 인에이블링 래치를 추가로 포함하는, 플래시 메모리 시스템.
  38. 청구항 36에 있어서,
    상기 소거 게이트 디코더, 상기 커플링 게이트 디코더, 및 상기 소스 라인 디코더는 각각이 벌크 CMOS 트랜지스터들을 포함하는, 플래시 메모리 시스템.
  39. 청구항 35에 있어서,
    각각의 플래시 메모리 셀은,
    소거를 제공하기 위한 소거 게이트;
    커플링 게이트; 및
    프로그래밍 전류를 제공하기 위한 소스 라인을 포함하는, 플래시 메모리 시스템.
  40. 청구항 35에 있어서,
    상기 어레이는 복수의 플래시 서브어레이들을 포함하고, 각각의 플래시 서브어레이들은 그 밑에 개별 p-웰들을 포함하는, 플래시 메모리 시스템.
KR1020187012427A 2015-10-05 2016-09-14 완전 공핍형 soi 플래시 메모리 설계 KR102227962B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/875,533 2015-10-05
US14/875,533 US9972395B2 (en) 2015-10-05 2015-10-05 Row and column decoders comprising fully depleted silicon-on-insulator transistors for use in flash memory systems
PCT/US2016/051783 WO2017062144A1 (en) 2015-10-05 2016-09-14 Fully depleted silicon on insulator flash memory design

Publications (2)

Publication Number Publication Date
KR20180061333A true KR20180061333A (ko) 2018-06-07
KR102227962B1 KR102227962B1 (ko) 2021-03-12

Family

ID=58447990

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187012427A KR102227962B1 (ko) 2015-10-05 2016-09-14 완전 공핍형 soi 플래시 메모리 설계

Country Status (6)

Country Link
US (2) US9972395B2 (ko)
JP (1) JP6937747B2 (ko)
KR (1) KR102227962B1 (ko)
CN (2) CN113674789A (ko)
TW (2) TWI711042B (ko)
WO (1) WO2017062144A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210024639A (ko) * 2018-08-21 2021-03-05 실리콘 스토리지 테크놀로지 인크 다수의 벡터 매트릭스 승산 어레이들 및 공유 컴포넌트들을 포함한 딥 러닝 신경 네트워크를 위한 아날로그 신경 메모리 시스템
KR20210146995A (ko) * 2019-04-29 2021-12-06 실리콘 스토리지 테크놀로지 인크 딥 러닝 인공 신경 네트워크 내의 아날로그 신경 메모리를 위한 디코딩 시스템 및 물리적 레이아웃

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK3343763T3 (da) * 2016-12-29 2020-01-27 Gn Hearing As Udgangsdriver, der omfatter mos-kontakter med justerbar back gate-forspænding
US10096602B1 (en) * 2017-03-15 2018-10-09 Globalfoundries Singapore Pte. Ltd. MTP memory for SOI process
US10236768B2 (en) 2017-05-19 2019-03-19 Globalfoundaries Inc. Switched-capacitor charge pump with reduced diode threshold voltage and on state resistance
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US10291183B1 (en) * 2018-02-28 2019-05-14 Globalfoundries Inc. Method and apparatus for using back gate biasing for power amplifiers for millimeter wave devices
US11309008B2 (en) * 2018-07-11 2022-04-19 Bar-Ilan University Gain cell embedded DRAM in fully depleted silicon-on-insulator technology
US11062745B2 (en) * 2018-09-27 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. FDSOI sense amplifier configuration in a memory device
US10819331B1 (en) * 2019-05-07 2020-10-27 Nxp B.V. Self-regulating body-biasing techniques for process, voltage, and temperature (PVT) fluctuation compensation in fully-depleted silicon-on-insulator (FDSOI) semiconductors
CN110620577B (zh) * 2019-10-12 2023-06-02 上海华力微电子有限公司 基于fdsoi结构的电平转换单元电路及版图设计方法
WO2021084372A1 (ja) * 2019-11-01 2021-05-06 株式会社半導体エネルギー研究所 半導体装置
US11296190B2 (en) * 2020-01-15 2022-04-05 Globalfoundries U.S. Inc. Field effect transistors with back gate contact and buried high resistivity layer
US11610612B2 (en) * 2020-07-20 2023-03-21 Stmicroelectronics International N.V. High speed SRAM using enhance wordline/global buffer drive
KR20220030487A (ko) 2020-09-02 2022-03-11 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
KR20220034561A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 멀티 레벨 신호 생성을 위한 송신기 및 이를 포함하는 메모리 시스템
WO2022245383A1 (en) * 2021-05-18 2022-11-24 Silicon Storage Technology, Inc. Non-volatile memory cell array formed in a p-well in a deep n-well in a p-substrate
US11984165B2 (en) * 2022-05-24 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with reduced area

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010082518A (ko) * 1999-08-31 2001-08-30 가나이 쓰토무 불휘발성 반도체 기억 장치
KR20070022763A (ko) * 2004-06-15 2007-02-27 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 장치, 비휘발성 메모리 및 반도체 제조 방법
US20080203403A1 (en) * 2007-02-22 2008-08-28 Takayuki Kawahara Semiconductor integrated circuit
US20130242672A1 (en) * 2012-03-13 2013-09-19 Silicon Storage Technology, Inc. Non-volatile Memory Device And A Method Of Operating Same

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4724531A (en) * 1984-07-18 1988-02-09 Hughes Aircraft Company Gate array with bidirectional symmetry
US5506803A (en) * 1992-04-01 1996-04-09 Intel Corporation Apparatus and method for minimizing verify time in a semiconductor memory by constantly charging n-well capacitance
US6260103B1 (en) 1998-01-05 2001-07-10 Intel Corporation Read-while-write memory including fewer verify sense amplifiers than read sense amplifiers
US6876031B1 (en) * 1999-02-23 2005-04-05 Winbond Electronics Corporation Method and apparatus for split gate source side injection flash memory cell and array with dedicated erase gates
JP2001036037A (ja) * 1999-07-21 2001-02-09 Nec Corp 半導体装置及び半導体装置の製造方法
JP4796238B2 (ja) * 2001-04-27 2011-10-19 Ｏｋｉセミコンダクタ株式会社 ワード線駆動回路
JP4131910B2 (ja) * 2001-07-27 2008-08-13 株式会社東芝 半導体集積回路
US6798688B2 (en) * 2002-11-29 2004-09-28 International Business Machines Corp. Storage array such as a SRAM with reduced power requirements
JP4850387B2 (ja) * 2002-12-09 2012-01-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4967264B2 (ja) * 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
US7567458B2 (en) 2005-09-26 2009-07-28 Silicon Storage Technology, Inc. Flash memory array having control/decode circuitry for disabling top gates of defective memory cells
JP2007207380A (ja) * 2006-02-03 2007-08-16 Renesas Technology Corp 不揮発性半導体記憶装置
US7285480B1 (en) 2006-04-07 2007-10-23 International Business Machines Corporation Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof
US7542340B2 (en) * 2006-07-11 2009-06-02 Innovative Silicon Isi Sa Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same
US7447071B2 (en) * 2006-11-08 2008-11-04 Atmel Corporation Low voltage column decoder sharing a memory array p-well
US8085594B2 (en) * 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
JP5528667B2 (ja) * 2007-11-28 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
WO2009151581A1 (en) * 2008-06-09 2009-12-17 Aplus Flash Technology, Inc. Nor nonvolatile memory devices and structures
JP5266085B2 (ja) * 2009-02-17 2013-08-21 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US8295111B2 (en) * 2009-09-30 2012-10-23 Samsung Electronics Co., Ltd. Semiconductor memory device comprising sensing circuits with adjacent column selectors
US7995398B2 (en) * 2009-11-06 2011-08-09 Flashsilicon, Inc. Structures and methods for reading out non-volatile memories
FR2958441B1 (fr) * 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
FR2972838B1 (fr) * 2011-03-18 2013-04-12 Soitec Silicon On Insulator Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local
US8415743B2 (en) * 2011-05-24 2013-04-09 International Business Machines Corporation ETSOI CMOS with back gates
US8723592B2 (en) 2011-08-12 2014-05-13 Nxp B.V. Adjustable body bias circuit
US8848419B2 (en) * 2012-08-09 2014-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Sensing memory element logic states from bit line discharge rate that varies with resistance
FR2996386A1 (fr) * 2012-10-01 2014-04-04 St Microelectronics Sa Comparateur integre a hysteresis, en particulier realise dans une technologie fd soi
US9268899B2 (en) * 2013-03-14 2016-02-23 Silicon Storage Technology, Inc. Transistor design for use in advanced nanometer flash memory devices
FR3003996B1 (fr) * 2013-03-28 2015-04-24 Commissariat Energie Atomique Procede de commande d'un circuit integre
WO2015042049A1 (en) * 2013-09-17 2015-03-26 Wave Semiconductor, Inc. Multi-threshold circuitry based on silicon-on-insulator technology
US9355734B2 (en) * 2014-03-04 2016-05-31 Silicon Storage Technology, Inc. Sensing circuits for use in low power nanometer flash memory devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010082518A (ko) * 1999-08-31 2001-08-30 가나이 쓰토무 불휘발성 반도체 기억 장치
KR20070022763A (ko) * 2004-06-15 2007-02-27 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 장치, 비휘발성 메모리 및 반도체 제조 방법
US20080203403A1 (en) * 2007-02-22 2008-08-28 Takayuki Kawahara Semiconductor integrated circuit
US20130242672A1 (en) * 2012-03-13 2013-09-19 Silicon Storage Technology, Inc. Non-volatile Memory Device And A Method Of Operating Same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210024639A (ko) * 2018-08-21 2021-03-05 실리콘 스토리지 테크놀로지 인크 다수의 벡터 매트릭스 승산 어레이들 및 공유 컴포넌트들을 포함한 딥 러닝 신경 네트워크를 위한 아날로그 신경 메모리 시스템
KR20210146995A (ko) * 2019-04-29 2021-12-06 실리콘 스토리지 테크놀로지 인크 딥 러닝 인공 신경 네트워크 내의 아날로그 신경 메모리를 위한 디코딩 시스템 및 물리적 레이아웃

Also Published As

Publication number Publication date
US20170098474A1 (en) 2017-04-06
CN113674789A (zh) 2021-11-19
JP2018531477A (ja) 2018-10-25
US20180233203A1 (en) 2018-08-16
EP3341937A4 (en) 2019-03-27
TW201818413A (zh) 2018-05-16
TW201729203A (zh) 2017-08-16
KR102227962B1 (ko) 2021-03-12
US9972395B2 (en) 2018-05-15
WO2017062144A1 (en) 2017-04-13
CN108140404B (zh) 2021-09-07
EP3341937A1 (en) 2018-07-04
TWI711042B (zh) 2020-11-21
JP6937747B2 (ja) 2021-09-22
US10297327B2 (en) 2019-05-21
TWI618069B (zh) 2018-03-11
CN108140404A (zh) 2018-06-08

Similar Documents

Publication Publication Date Title
KR102227962B1 (ko) 완전 공핍형 soi 플래시 메모리 설계
JP2018531477A6 (ja) 完全空乏型シリコン・オン・インシュレータ・フラッシュメモリ設計
JP6911075B2 (ja) 相補的電圧源を使用した分割ゲートフラッシュメモリシステム
US5796656A (en) Row decoder circuit for PMOS non-volatile memory cell which uses electron tunneling for programming and erasing
KR101982948B1 (ko) 비휘발성 분리형 게이트 메모리 디바이스 및 그의 동작 방법
JP6208895B2 (ja) 低電力ナノメートルフラッシュメモリ装置において使用される改良型感知回路
JP5908645B2 (ja) 不揮発性メモリ装置及びその動作方法
US5157281A (en) Level-shifter circuit for integrated circuits
US9633735B2 (en) System and method to inhibit erasing of portion of sector of split gate flash memory cells
TW201447892A (zh) 具有分離式基板選擇閘極和階層式位元線結構的非揮發性記憶體
US10216242B2 (en) Power sequencing for embedded flash memory devices
KR20190002711A (ko) 개선된 플래시 메모리 셀 및 연관된 디코더들
KR20190009380A (ko) 플래시 메모리 디바이스들을 위한 비대칭 감지 증폭기 및 관련 방법
JP2006018946A (ja) 半導体記憶装置
KR20190130465A (ko) 불휘발성 반도체 기억 장치
TW201810264A (zh) 組態用於存取快閃記憶體單元之陣列行及列的方法與設備
EP3341937B1 (en) Fully depleted silicon on insulator flash memory design
KR20010013737A (ko) 비휘발성 반도체 저장 장치용 구동 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant