CN113674789A - 全耗尽型绝缘体上硅闪存存储器设计 - Google Patents

全耗尽型绝缘体上硅闪存存储器设计 Download PDF

Info

Publication number
CN113674789A
CN113674789A CN202110971342.8A CN202110971342A CN113674789A CN 113674789 A CN113674789 A CN 113674789A CN 202110971342 A CN202110971342 A CN 202110971342A CN 113674789 A CN113674789 A CN 113674789A
Authority
CN
China
Prior art keywords
flash memory
insulator
fully depleted
depleted silicon
decoder
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110971342.8A
Other languages
English (en)
Inventor
H·V·陈
A·李
T·武
H·Q·阮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of CN113674789A publication Critical patent/CN113674789A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/04—Nonvolatile memory cell provided with a separate control gate for erasing the cells, i.e. erase gate, independent of the normal read control gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及一种闪存存储器系统，其中一个或多个电路区块利用全耗尽型绝缘体上硅晶体管设计来使泄漏最小化。

Description

全耗尽型绝缘体上硅闪存存储器设计
技术领域
本发明涉及闪存非易失性存储器系统，其中一个或多个电路区块利用全耗尽型绝缘体上硅晶体管设计来使泄漏最小化并优化性能。
背景技术
图1中示出现有技术的非易失性存储器单元110。存储器单元110包括第一导电类型，诸如P型的半导体衬底112。衬底112具有表面，在该表面上形成第二导电类型，诸如N型的第一区114（也称为源极线SL）。也为N型的第二区116（也称为漏极线）形成在衬底112的该表面上。第一区114和第二区116之间是沟道区118。位线BL 120连接至第二区116。字线WL122被定位在沟道区118的第一部分上方并与其绝缘。字线122几乎不与或完全不与第二区116重叠。浮栅FG 124在沟道区118的另一部分上方。浮栅124与该另一部分绝缘，并与字线122相邻。浮栅124还与第一区114相邻。浮栅124可与第一区114重叠以提供该区114到浮栅124的耦合。耦合栅CG（也称为控制栅）126位于浮栅124上方并与其绝缘。擦除栅EG 128在第一区114上方并与浮栅124和耦合栅126相邻，且与该浮栅和该耦合栅绝缘。浮栅124的顶部拐角可指向T形擦除栅128的内侧拐角以提高擦除效率。擦除栅128也与第一区114绝缘。单元110在USP 7,868,175中进行更为具体的描述，该专利的公开内容全文以引用方式并入本文中。
现有技术的非易失性存储器单元110的擦除和编程的一个示例性操作如下。通过福勒-诺德海姆隧穿机制对单元110进行擦除，方法是在擦除栅128上施加高电压，同时其他端子等于零伏。电子从浮栅124隧穿到擦除栅128中，使得浮栅124带正电，从而在读取条件下打开单元110。所得的单元擦除状态被称为‘1’状态。通过源极侧热电子编程机制对单元110进行编程，方法是在耦合栅126上施加高电压，在源极线114上施加高电压，在擦除栅128上施加中电压，以及在位线120上施加编程电流。流过字线122与浮栅124之间的间隙的电子的一部分获得足够的能量以注入到浮栅124中，使得浮栅124带负电，从而在读取条件下关断单元110。所得的单元编程状态被称为‘0’状态。
可用于存储器单元110中的读取、编程和擦除操作的示例性电压在下表1中示出：
Figure DEST_PATH_IMAGE002
注意：“FLT”意指浮动。
对于编程操作，EG电压可被施加得比SL电压（例如5V）高得多（例如8V）以加强编程操作。在这种情况下，以较高电压（CG抑制电压）（例如6V）施加未经选择CG编程电压，以减少共享所选择存储器单元的相同EG栅极的相邻存储器单元的不期望擦除效果。
可用于存储器单元310中的读取、编程和擦除操作的另一组示例性电压（当负电压可用于读取和编程操作时）在下表2中示出：
Figure DEST_PATH_IMAGE004
可用于存储器单元310中的读取、编程和擦除操作的另一组示例性电压（当负电压可用于读取、编程和擦除操作时）在下表3中示出：
Figure DEST_PATH_IMAGE006
对于编程操作，EG电压被施加得比SL电压（例如5V）高得多（例如8-9V）以加强编程操作。在这种情况下，以较高电压（CG抑制电压）（例如5V）施加未经选择的CG编程电压，以减少共享所选择存储器单元的相同EG栅极的相邻存储器单元的不期望擦除效果。
现有技术中还已知的是全耗尽型绝缘体上硅（“FDSOI”）晶体管设计，如图2至图4所示。FDSOI优点包括用以调制阈值电压（正向体偏置或反向体偏置）的背栅（具有作为栅极氧化物的隐埋氧化物），产生较高迁移率的超薄未掺杂沟道，以及没有随机掺杂波动。其具有背栅上的接地平面以调节注入，从而调节阈值电压。其还具有全耗尽型的沟道以提供更好的静电控制、更低的漏致势垒降低DIBL和短沟道效应。其具有最少的源漏结。还使用金属栅和沟道长度来调节阈值电压。
图2示出了FDSOI CMOS电路横截面210。FDSOI CMOS电路210包括硅衬底211、硅绝缘体216、FDSOI NMOS晶体管230以及FDSOI PMOS晶体管240。
FDSOI NMOS晶体管230包括栅极218以及源极和漏极217。FDSOI NMOS晶体管230还包括p阱212、隐埋氧化物层213（其为绝缘体）和沟道215。沟道215是未掺杂的全耗尽型沟道。在操作期间，隐埋氧化物层213使从沟道214的任何泄漏最小化。FDSOI NMOS晶体管230还包括p阱背栅端子219，该p阱背栅端子可用于将偏置加到p阱212，以便调节NMOS 230的阈值电压Vt。
FDSOI PMOS晶体管240包括栅极228以及源极和漏极227。FDSOI PMOS晶体管240还包括n阱222、隐埋氧化物层223（其为绝缘体）和沟道225。沟道225是未掺杂的全耗尽型沟道。在操作期间，隐埋氧化物层223使从沟道225的任何泄漏最小化。FDSOI PMOS晶体管240还包括n阱背栅端子229，该n阱背栅端子可用于将偏置加到n阱222，以便调节PMOS 240的阈值电压Vt。
图3示出了FDSOI CMOS电路横截面310。FDSOI CMOS 310电路包括硅衬底311、硅绝缘体316、FDSOI NMOS晶体管330以及FDSOI PMOS晶体管340。
FDSOI NMOS晶体管330包括栅极318以及源极和漏极317。FDSOI NMOS晶体管330还包括n阱312、隐埋氧化物层313（其为绝缘体）和沟道315。沟道315是未掺杂的全耗尽型沟道。在操作期间，隐埋氧化物层313使从沟道315的任何泄漏最小化。FDSOI NMOS晶体管330还包括n阱背栅端子319，该n阱背栅端子可用于将偏置加到n阱312，以便调节NMOS 330的阈值电压Vt。
FDSOI PMOS晶体管340包括栅极328以及源极和漏极327。FDSOI PMOS晶体管340还包括p阱312、隐埋氧化物层323（其为绝缘体）和沟道325。沟道325是未掺杂的全耗尽型沟道。在操作期间，隐埋氧化物层323使从沟道325的任何泄漏最小化。FDSOI PMOS晶体管340还包括p阱背栅端子329，该p阱背栅端子可用于将偏置加到p阱322，以便调节PMOS 340的阈值电压Vt。
图4示出了FDSOI和本体CMOS混合MOS电路横截面410。本体CMOS是指本体硅上的标准PMOS和NMOS晶体管。混合MOS电路410包括硅衬底411、硅绝缘体416、FDSOI NMOS晶体管430以及NMOS晶体管440。NMOS晶体管440是传统NMOS晶体管，不是FDSOI NMOS晶体管。
FDSOI NMOS晶体管430包括栅极418以及源极和漏极417。FDSOI NMOS晶体管430还包括p阱412、隐埋氧化物层413（其为绝缘体）和沟道415。沟道415是未掺杂的全耗尽型沟道。在操作期间，隐埋氧化物层413使从沟道415的任何泄漏最小化。FDSOI NMOS晶体管430还包括p阱背栅端子419，该p阱背栅端子可用于将偏置加到p阱412，以便调节NMOS 430的阈值电压Vt。
NMOS晶体管440包括栅极428以及源极和漏极427。NMOS晶体管440还包括p阱本体422和掺杂沟道423。NMOS晶体管440还包括p阱本体端子429，该p阱本体端子可用于将偏置加到p阱本体422。
迄今为止，全耗尽型绝缘体上硅晶体管设计尚未用于闪存存储器系统。需要的是利用全耗尽型绝缘体上硅晶体管设计的闪存存储器系统。还需要的是分区的闪存存储器芯片，该分区的闪存存储器芯片包括本体区和FDSOI区以使面积最大化并使泄漏最小化。
发明内容
在下述实施方案中，闪存存储器设备利用包括本体晶体管的分区，并且分区包括FDSOI晶体管。
附图说明
图1是现有技术的非易失性存储器单元的剖视图。
图2是现有技术的FDSOI CMOS电路的剖视图。
图3是现有技术的FDSOI CMOS电路的剖视图。
图4是现有技术的FDSOI CMOS电路的剖视图。
图5示出了实施方案中使用的各种类型的FDSOI NMOS和PMOS晶体管。
图6示出了实施方案中使用的管芯。
图7示出了实施方案中使用的阵列的基本部件。
图8示出了用于生成供实施方案使用的不同电压的解码器。
图9示出了行解码器的实施方案。
图10示出了行解码器的另一个实施方案。
图11示出了行解码器的另一个实施方案。
图12示出了行解码器的另一个实施方案。
图13示出了擦除栅解码器的实施方案。
图14示出了源极线解码器的实施方案。
图15示出了高电压逻辑选择器电路的实施方案。
图16示出了耦合栅解码器的实施方案。
图17示出了低逻辑电压电路的实施方案。
图18示出了可用于实施方案的感测系统。
图19示出了感测放大器的实施方案。
图20示出了感测放大器的另一个实施方案。
图21示出了感测放大器的另一个实施方案。
图22示出了感测放大器的另一个实施方案。
图23示出了列解码器的实施方案。
具体实施方式
图5示出了本文所述实施方案中使用的八种FDSOI晶体管类型。
标准固定偏置FDSOI MOS晶体管包括PMOS晶体管510和NMOS晶体管550。FDSOIPMOS晶体管510包括被偏置到Vdd电源并且任选地被偏置到接地电位的n阱，在这种情况下，晶体管沟道长度被修改为具有类似的阈值电压电平。FDSOI NMOS晶体管550包括被偏置到接地电位的p阱。PMOS 510和NMOS 550是正常阈值电压设备。
翻转阱固定偏置FDSOI MOS晶体管包括PMOS晶体管520和NMOS晶体管560。FDSOIPMOS晶体管520包括被偏置到接地电位的p阱。FDSOI NMOS晶体管560包括被偏置到接地电位的n阱。PMOS 520和NMOS 560是低阈值电压设备，即，其阈值电压低于PMOS 510和NMOS550的阈值电压。
标准动态偏置FDSOI MOS晶体管包括PMOS晶体管530和NMOS晶体管570。FDSOIPMOS晶体管530包括被偏置到动态电压源Vb_PRW的n阱。FDSOI NMOS晶体管570包括被偏置到动态电压源Vb_NRW的p阱。动态电压源用于正向体（阱）偏置FBB或反向体偏置RBB以优化性能。对于PMOS 530而言，动态电压源Vb_PRW变化到RBB的正电压（例如，直到3V）并且变化到FBB的负电压（例如，直到-0.5V）。对于NMOS 570而言，动态电压源Vb_NRW变化到FBB的正电压（例如，0V至3V）并且变化到RBB的负电压（例如，0V至-3V）。需要深n阱将p阱与p衬底隔离，从而允许p阱在高电平（例如，3V或-3V）下偏置。
翻转阱动态偏置FDSOI MOS晶体管包括PMOS晶体管540和NMOS晶体管580。FDSOIPMOS晶体管540包括被偏置到动态电压源Vb_PLW的p阱。FDSOI NMOS晶体管580包括被偏置到动态电压源Vb_NLW的n阱。对于PMOS 540而言，动态电压源Vb_PLW变化到RBB的正电压（例如，0V至3V）并且变化到FBB的负电压（例如，0V至-3V）。对于NMOS 580而言，动态电压源Vb_NLW变化到FBB的正电压（例如，0V至3V）并且变化到RBB的负电压（例如，0V至-0.5V）。需要深n阱将p阱与p衬底隔离，从而允许p阱在高电平（例如，3V或-3V）下偏置。
在下面的实施方案中，图5所示的八种类型的FDSOI晶体管中的一种或多种用于闪存存储器系统。
图6示出了包括管芯600的闪存存储器系统的架构的实施方案。管芯600包括：闪存存储器阵列601，这些闪存存储器阵列包括此前在图1中描述为存储器单元110的类型的存储器单元的行和列；行解码器电路602，这些行解码器电路用于存取闪存存储器阵列601中的行以便读取或写入；列解码器电路603，这些列解码器电路用于存取闪存存储器阵列601中的字节以便读取或写入；感测电路604，这些感测电路用于从闪存存储器阵列601读取数据；高电压(HV)解码器620，该高电压(HV)解码器由HV解码区块610及HV传输区块609和611组成，以便输送闪存存储器阵列601的非易失性操作所需的电压和偏置；控制逻辑605，该控制逻辑用于提供诸如冗余和内建自测试的各种控制功能；模拟电路606；本体偏置控制607，该本体偏置控制用于控制晶体管的本体（阱）区的电压；高电压电荷泵电路608，该高电压电荷泵电路用于为闪存存储器阵列601的编程和擦除操作提供升高的电压。为实现最佳性能而对FDSOI与本体CMOS区的区块进行的芯片分区如下。
● 行解码器602：标准Vt、翻转阱Vt、动态Vt FDSOI
● 列解码器603：标准Vt、翻转阱Vt、动态Vt FDSOI
● 感测电路604：标准Vt、翻转阱Vt、动态Vt FDSOI
● 控制逻辑605：标准Vt、翻转阱Vt FDSOI
● 模拟电路606：标准Vt、翻转阱Vt、动态Vt FDSOI
● 本体偏置控制电路607：标准Vt、翻转阱Vt、动态Vt FDSOI
● HV电荷泵电路608：本体CMOS和FDSOI混合，FDSOI区包括标准Vt、翻转阱Vt、动态Vt FDSOIHV解码器电路620：本体CMOS和FDSOI混合，FDSOI区包括标准Vt、翻转阱Vt、动态Vt FDSOI。
图7中示出了阵列601的实施方案。阵列601包括第一多个子阵列701和第二多个子阵列702。此处，第一多个子阵列701具有施加到其p阱和n阱区域的偏置电压（以实现更高性能），并且第二多个子阵列702不具有施加到其p阱和n阱区域的偏置电压（以实现更少泄漏）。阵列601还包括行解码器703、高电压子阵列源704和高电压解码器705。
图8示出了用于生成偏置控制电压P1_PW、P2_PW、N1_NW和N2_NW的解码器800，这些偏置控制电压在下面的实施方案中使用。解码器800包括NAND栅极801、反相器802以及可编程电压源803、804、805和806，如图所示。
图9示出了行解码器900。行解码器900包括NAND栅极951、反相器952以及PMOS晶体管953、954、956、958、959和961及NMOS晶体管955、957、960和962，如图所示。NAND栅极951和反相器952充当行地址解码器以对地址信号XPA-D进行解码，从而实现行地址解码。PMOS956和NMOS 957充当具有较强强度的行驱动器以将预定信号ZVDD驱动到存储器单元的字线WL0-7中。PMOS 954、PMOS 953和NMOS 955具有双重功能，既可作为行前置驱动器，又可对地址信号XPZB0-7进行解码。
NAND栅极951包括p阱被偏置到P2_PW的类型FDSOI PMOS 520的晶体管，以及n阱被偏置到N2_NW的类型FDSOI NMOS 560的晶体管。
反相器952包括p阱被偏置到P1_PW的类型FDSOI PMOS 520的晶体管，以及n阱被偏置到N1_NW的类型FDSOI NMOS 560的晶体管。
PMOS晶体管953、954、958和959是p阱被偏置到P2_PW的类型FDSOI PMOS 520的晶体管。PMOS晶体管956和961是p阱被偏置到P1_PW的类型FDSOI PMOS 520的晶体管。
NMOS晶体管955和960是n阱被偏置到N2_NW的类型FDSOI NMOS 560的晶体管。NMOS晶体管957和962是n阱被偏置到N1_NW的类型FDSOI NMOS 560的晶体管。P1_PW/P2_PW/N1_NW/N2_NW的阱偏置电平使得使用正向偏置FBB实现速度性能并且使用反向偏置RBB减少泄漏。
图10示出了行解码器1000。行解码器1000在结构上与行解码器900相同，不同的是所有晶体管都是p阱被偏置到P1_PW的类型FDSOI PMOS 520。P1_PW的阱偏置电平使得使用正向偏置FBB实现速度性能并且使用反向偏置RBB减少泄漏。
图11示出了行解码器1100。行解码器1100在结构上与行解码器900相同，不同的是所有晶体管都是n阱被偏置到P1_NW的类型FDSOI NMOS 560。P1_NW的阱偏置电平使得使用正向偏置FBB实现速度性能并且使用反向偏置RBB减少泄漏。
图12示出了行解码器1200。行解码器1200在结构上与行解码器900相同，不同的是：NAND栅极951包括p阱被偏置到P2_PW的类型FDSOI NMOS 550的晶体管；反相器952包括n阱被偏置到P1_NW的类型FDSOI NMOS 560的晶体管；PMOS晶体管953、956、958和961是p阱被偏置到P1_NW的类型FDSOI PMOS 510的晶体管；PMOS晶体管954和959是p阱被偏置到P2_PW的类型FDSOI PMOS 520的晶体管；NMOS晶体管955和960是n阱被偏置到P2_PW的类型FDSOINMOS 510的晶体管；并且NMOS晶体管957和962是n阱被偏置到P1_NW的类型FDSOI NMOS 560的晶体管。P2_PW/P1_NW的阱偏置电平使得使用正向偏置FBB实现速度性能并且使用反向偏置RBB减少泄漏。
图13示出了擦除栅解码器1300。在该示例中擦除栅解码器1300中并未使用FDSOI晶体管，而是本体CMOS类型。HV PMOS 1301控制来自HV电源VEGSUP的电流，HV PMOS 1302用作地址解码。HV NMOS 1303用作将EG 1305拉至低电平的下拉设备，或用作将偏置电平EG_LOW_BIAS 1304传输到EG端子中的传输晶体管。
图14示出了源极线解码器1400。在该示例中源极线解码器1400中并未使用FDSOI晶体管，而是本体CMOS类型。NMOS 1401用于传输SL电源VSLSUP，NMOS 1402用于测量（监测）SL 1405上的电压，NMOS 1403用于在读取或待机时传输低偏置电平SLRD_LOW_BIAS，NMOS1404用于在编程时传输低偏置电平SLP_LOW_BIAS。
图15示出了高电压电路选择器1500，该高电压电路选择器一旦被启用就会输出ENHV上的正高电压电平和/或ENHVNEG上的负高电压电平。在该示例中高电压逻辑选择器1500中并未使用FDSOI晶体管。
图16示出了耦合栅解码器1600。在该示例中耦合栅解码器1600 1400中并未使用FDSOI晶体管，而是本体CMOS类型。HV PMOS 1401用于传输CG电源，HV PMOS 1402作为地址解码，PMOS 1403用于控制来自CG读取电源VCGRSUP的电流，HV PMOS 1404用于传输CG读取电源。PMOS 1405用于隔离负电压电平。NMOS 1407用作地址解码，NMOS 1408和1409用作负电压隔离，NMOS 1410用于将偏置电平CG_LOW_BIAS传输到CG 1406中。NMOS 1411用于传输负电压电源VHVNEG，NMOS 1412用作负共源共栅布置。
图17示出了低电压扇区启用锁存逻辑1700。低电压逻辑1700包括锁存的反相器1701和1702以及NMOS晶体管1703（字线启用）、1704（扇区启用）和1705（用于重置锁存的1701/1702），它们全部由利用p阱的类型的晶体管构造而成。或者，反相器1701可由利用n阱的晶体管构造而成。
图18示出了感测系统1800，其类似于图6的管芯600的区块601/602/603/604。感测系统1800包括感测放大器1801、1802、1803和1804。图19至图22中示出了感测放大器1801、1802、1803和1804的实施方案。基准扇区1810用于生成来自基准存储器单元的基准偏置以便进行感测。感测放大器的两个输入端耦合到两个阵列平面的两个位线，例如，感测放大器1801耦合到顶部阵列平面1820和底部阵列平面1821。一个阵列平面提供所选择位线（因此提供经过启用的一个字线的所选择的存储器单元），并且另一个阵列平面提供用于感测的未经选择的位线（对于该阵列平面而言，所有字线都被禁用）以便进行对称位线感测。
图19示出了感测放大器1900。感测放大器1900包括PMOS晶体管1901、1906、1907和1903（为p阱耦合到接地电位的类型FDSOI PMOS 520），PMOS晶体管1905、1908、1909和1912（为n阱耦合到Vbias的类型FDSOI PMOS 510），NMOS晶体管1902、1904、1910、1911、1913和1914（为n阱耦合到接地电位的类型FDSOI NMOS 560），以及NMOS晶体管1915（为p阱耦合到接地电位的类型FDSOI NMOS 550）。PMOS 1901和NMOS 1902（以及PMOS 1903和NMOS 1904）为感测放大器的第一（读出）级。PMOS 1901镜射自基准电流Iref（诸如来自感测系统1800的基准扇区1810中的基准单元或电阻器）。NMOS 1902通过所选择的存储器单元的位线耦合到单元电流Icell。NMOS 1902的漏极是感测输出节点1999，其等于Iref与Icell之间的差值乘以节点1999处的输出阻抗，即，Vsensed=Ro*(Icell-Iref)。NMOS 1904的漏极是基准节点1998。PMOS 1903处于具有Ileakpmos的禁用状态（复制PMOS 1901的关断状态泄漏），NMOS1904耦合到经过存储器单元的未经选择位线（所有字线被禁用的所选择位线）的单元电流泄漏Icellleak。NMOS 1904的漏极是感测输出节点1999，其等于Ileakpmos与Icellleak之间的差值乘以节点1998处的输出阻抗，即，Vrefsen=Ro*(Icellleak-Ileakpmos)。感测节点1999和基准节点1998在感测开始时分别被预充电到基准电压电平1920和1921。晶体管1905-1915是感测放大器的第二（比较）级。其是动态锁存的差分放大器，其中晶体管NMOS1913和1914作为输入对，并且感测输出节点1999和基准节点1998作为输入端。晶体管1906、1907、1910和1911是锁存的反相器，其中输出ON和OP作为在对感测输出节点1999与基准节点1998之间的差值进行感测之后的完整电压电平(Vdd/gnd)感测输出。PMOS晶体管1905,1908,1909,1912用于将锁存的反相器的节点预充电到高电源电平。NMOS 1913和1914是有足(footed)输入对（意指串联连接到锁存的反相器的NMOS晶体管）。NMOS 1915是输入对的启用偏置晶体管。
图20示出了感测放大器2000。感测放大器2000在结构上与感测放大器1900相同，不同的是NMOS晶体管1913的n阱耦合到可变电压源NL5_NWB，并且NMOS晶体管1914的n阱耦合到可变电压源NL5_NWB。可变电压源用于动态地偏置该阱以在活动时优化速度（正向体偏置）并且在待机时减少泄漏（反向体偏置）。其还可用于消除感测放大器的阈值电压偏移。
图21示出了感测放大器2100。感测放大器2100在结构上与感测放大器1900相同，不同的是PMOS晶体管1901、1903、1906和1907的p阱耦合到可变电压源PL1_PW，并且NMOS晶体管1902、1904、1910、1911、1913和1914的n阱耦合到可变电压源NL1_NW。可变电压源用于在活动时优化速度（正向偏置该阱）并且在待机时减少泄漏（反向偏置该阱）。
图22示出了具有FDSOI和本体CMOS混合区分区的感测放大器2200。感测放大器2200在结构上与感测放大器1900相同，不同的是PMOS晶体管1906和1907的p阱耦合到可变电压源PL1_PW，且NMOS晶体管1910和1912的n阱耦合到可变电压源NL1_NW，并且PMOS晶体管2201和2202以及NMOS晶体管2202和2204是本体CMOS晶体管。PMOS 2201和NMOS 2202以及PMOS 2203和NMOS 2204是放大器的本体cmos读出级。该读出级耦合到高电源电平（因本体CMOS晶体管引起），例如1.8v，而不是逻辑电源电平，例如Vdd1.2v，以便实现宽感测范围。
图23示出了列解码器2300。列解码器2300包括用于增强列选择时的速度的NMOS晶体管2301、2303、2305、2307和2309（为n阱耦合到N1_NW的类型FDSOI NMOS 560），以及用于减少列取消选择时的泄漏的NMOS晶体管2302、2304、2306、2308和2310（为p阱耦合到N1_PW的类型FDSOI NMOS 550）。

Claims (18)

1.一种闪存存储器系统，包括：
闪存存储器单元阵列；和
感测放大器，所述感测放大器用于读取所述闪存存储器单元阵列中所选择的存储器单元，所述感测放大器包括一个或多个全耗尽型绝缘体上硅NMOS晶体管和一个或多个全耗尽型绝缘体上硅PMOS晶体管。
2.根据权利要求1所述的闪存存储器系统，其中所述感测放大器包括耦合到所述阵列的第一平面的第一输入端以及耦合到所述阵列的第二平面的第二输入端。
3.根据权利要求2所述的闪存存储器系统，其中所述第一平面提供具有所选择的存储器单元的所选择位线，并且所述第二平面提供具有未经选择的存储器单元的另一个所选择位线。
4.根据权利要求2所述的闪存存储器系统，其中对于所述全耗尽型绝缘体上硅MOS，正向体偏置在活动模式下使用并且反向体偏置在待机模式下使用。
5.根据权利要求4所述的闪存存储器系统，其中所述体偏置用于减少所述感测放大器的偏移。
6.根据权利要求1所述的闪存存储器系统，其中所述感测放大器包括：
具有隐埋氧化物层下方的n阱的一个或多个全耗尽型绝缘体上硅NMOS晶体管；
具有隐埋氧化物层下方的p阱的一个或多个全耗尽型绝缘体上硅NMOS晶体管；
具有隐埋氧化物层下方的n阱的一个或多个全耗尽型绝缘体上硅PMOS晶体管；和
具有隐埋氧化物层下方的p阱的一个或多个全耗尽型绝缘体上硅NPMOS晶体管。
7.根据权利要求1所述的闪存存储器系统，其中所述存储器单元包括源极侧注入闪存存储器单元，每个源极侧注入闪存存储器单元包括：
擦除栅，所述擦除栅用于提供擦除；
耦合栅；和
源极线，所述源极线用于提供编程电流。
8.一种闪存存储器感测系统，包括：
闪存存储器单元阵列；和
感测放大器，所述感测放大器用于读取所述闪存存储器单元阵列中所选择的存储器单元，所述感测放大器包括第一读出级和第二比较级，所述第一读出级具有本体CMOS晶体管，所述第二比较级具有一个或多个全耗尽型绝缘体上硅NMOS晶体管和一个或多个全耗尽型绝缘体上硅PMOS晶体管。
9.根据权利要求8所述的闪存存储器感测系统，其中所述第一读出级耦合到电源，所述电源具有比耦合到所述第二级的电源高的电压。
10.根据权利要求8所述的闪存存储器感测系统，其中所述第一读出级包括耦合到基准电流的PMOS晶体管以及耦合到所选择的存储器单元电流的NMOS晶体管。
11.根据权利要求8所述的闪存存储器感测系统，其中所述第二级包括锁存的反相器。
12.根据权利要求11所述的闪存存储器感测系统，其中所述锁存的反相器耦合到NMOS输入对，所述NMOS输入对耦合到所述第一读出级的输出端。
13.一种闪存存储器系统，包括：
闪存存储器单元阵列，所述闪存存储器单元阵列布置成行和列；和
行解码器，所述行解码器用于选择所述阵列中的闪存存储器单元行以便进行读取或写入操作，所述行解码器包括一个或多个全耗尽型绝缘体上硅NMOS晶体管和一个或多个全耗尽型绝缘体上硅PMOS晶体管；
列解码器，所述列解码器用于选择所述阵列中的闪存存储器单元列以便进行读取或写入操作，所述列解码器包括各自具有隐埋氧化物层下方的p阱的一个或多个全耗尽型绝缘体上硅NMOS晶体管，以及各自具有隐埋氧化物层下方的n阱的一个或多个全耗尽型绝缘体上硅NMOS晶体管；和
感测放大器，所述感测放大器用于读取所述闪存存储器单元阵列中所选择的存储器单元，所述感测放大器包括一个或多个全耗尽型绝缘体上硅NMOS晶体管和一个或多个全耗尽型绝缘体上硅PMOS晶体管。
14.根据权利要求13所述的闪存存储器系统，其中所述闪存存储器系统还包括高电压解码器，所述高电压解码器包括：
擦除栅解码器；
耦合栅解码器；和
源极线解码器。
15.根据权利要求14所述的闪存存储器系统，其中所述高电压解码器还包括启用锁存器，所述启用锁存器包括全耗尽型绝缘体上硅晶体管。
16.根据权利要求14所述的闪存存储器系统，其中所述擦除栅解码器、所述耦合栅解码器和所述源极线解码器各自包括本体CMOS晶体管。
17.根据权利要求13所述的闪存存储器系统，其中每个闪存存储器单元包括：
擦除栅，所述擦除栅用于提供擦除；
耦合栅；和
源极线，所述源极线用于提供编程电流。
18.根据权利要求13所述的闪存存储器系统，其中所述阵列包括多个闪存子阵列，每个所述闪存子阵列包括位于下面的单独p阱。
CN202110971342.8A 2015-10-05 2016-09-14 全耗尽型绝缘体上硅闪存存储器设计 Pending CN113674789A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/875533 2015-10-05
US14/875,533 US9972395B2 (en) 2015-10-05 2015-10-05 Row and column decoders comprising fully depleted silicon-on-insulator transistors for use in flash memory systems
CN201680059275.XA CN108140404B (zh) 2015-10-05 2016-09-14 全耗尽型绝缘体上硅闪存存储器设计

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201680059275.XA Division CN108140404B (zh) 2015-10-05 2016-09-14 全耗尽型绝缘体上硅闪存存储器设计

Publications (1)

Publication Number Publication Date
CN113674789A true CN113674789A (zh) 2021-11-19

Family

ID=58447990

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110971342.8A Pending CN113674789A (zh) 2015-10-05 2016-09-14 全耗尽型绝缘体上硅闪存存储器设计
CN201680059275.XA Active CN108140404B (zh) 2015-10-05 2016-09-14 全耗尽型绝缘体上硅闪存存储器设计

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201680059275.XA Active CN108140404B (zh) 2015-10-05 2016-09-14 全耗尽型绝缘体上硅闪存存储器设计

Country Status (6)

Country Link
US (2) US9972395B2 (zh)
JP (1) JP6937747B2 (zh)
KR (1) KR102227962B1 (zh)
CN (2) CN113674789A (zh)
TW (2) TWI711042B (zh)
WO (1) WO2017062144A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DK3343763T3 (da) * 2016-12-29 2020-01-27 Gn Hearing As Udgangsdriver, der omfatter mos-kontakter med justerbar back gate-forspænding
US10096602B1 (en) * 2017-03-15 2018-10-09 Globalfoundries Singapore Pte. Ltd. MTP memory for SOI process
US10236768B2 (en) 2017-05-19 2019-03-19 Globalfoundaries Inc. Switched-capacitor charge pump with reduced diode threshold voltage and on state resistance
US10534554B2 (en) * 2017-10-13 2020-01-14 Silicon Storage Technology, Inc. Anti-hacking mechanisms for flash memory device
US10291183B1 (en) * 2018-02-28 2019-05-14 Globalfoundries Inc. Method and apparatus for using back gate biasing for power amplifiers for millimeter wave devices
US11309008B2 (en) * 2018-07-11 2022-04-19 Bar-Ilan University Gain cell embedded DRAM in fully depleted silicon-on-insulator technology
US10860918B2 (en) * 2018-08-21 2020-12-08 Silicon Storage Technology, Inc. Analog neural memory system for deep learning neural network comprising multiple vector-by-matrix multiplication arrays and shared components
US11062745B2 (en) * 2018-09-27 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. FDSOI sense amplifier configuration in a memory device
US11423979B2 (en) * 2019-04-29 2022-08-23 Silicon Storage Technology, Inc. Decoding system and physical layout for analog neural memory in deep learning artificial neural network
US10819331B1 (en) * 2019-05-07 2020-10-27 Nxp B.V. Self-regulating body-biasing techniques for process, voltage, and temperature (PVT) fluctuation compensation in fully-depleted silicon-on-insulator (FDSOI) semiconductors
CN110620577B (zh) * 2019-10-12 2023-06-02 上海华力微电子有限公司 基于fdsoi结构的电平转换单元电路及版图设计方法
WO2021084372A1 (ja) * 2019-11-01 2021-05-06 株式会社半導体エネルギー研究所 半導体装置
US11296190B2 (en) * 2020-01-15 2022-04-05 Globalfoundries U.S. Inc. Field effect transistors with back gate contact and buried high resistivity layer
US11610612B2 (en) * 2020-07-20 2023-03-21 Stmicroelectronics International N.V. High speed SRAM using enhance wordline/global buffer drive
KR20220030487A (ko) 2020-09-02 2022-03-11 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
KR20220034561A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 멀티 레벨 신호 생성을 위한 송신기 및 이를 포함하는 메모리 시스템
WO2022245383A1 (en) * 2021-05-18 2022-11-24 Silicon Storage Technology, Inc. Non-volatile memory cell array formed in a p-well in a deep n-well in a p-substrate
US11984165B2 (en) * 2022-05-24 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with reduced area

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010044174A1 (en) * 1999-07-21 2001-11-22 Nec Corporation Semiconductor device and method of fabricating the same
US20040105299A1 (en) * 2002-11-29 2004-06-03 International Business Machines Corporation Storage array such as a SRAM with reduced power requirements
CN101454839A (zh) * 2006-07-11 2009-06-10 矽利康创新Isi有限公司 具有分段位线结构的存储器阵列
WO2009151581A1 (en) * 2008-06-09 2009-12-17 Aplus Flash Technology, Inc. Nor nonvolatile memory devices and structures
US20100208525A1 (en) * 2009-02-17 2010-08-19 Nec Electronics Corporation Non-volatile semiconductor memory device
US20110075499A1 (en) * 2009-09-30 2011-03-31 Samsung Electronics Co., Ltd. Semiconductor memory device comprising sensing circuits with adjacent column selectors
US20150076564A1 (en) * 2013-09-17 2015-03-19 Wave Semiconductor, Inc. Multi-threshold circuitry based on silicon-on-insulator technology
CN104969297A (zh) * 2013-03-14 2015-10-07 硅存储技术公司 用在先进纳米闪速存储器装置中的改进的晶体管设计

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4724531A (en) * 1984-07-18 1988-02-09 Hughes Aircraft Company Gate array with bidirectional symmetry
US5506803A (en) * 1992-04-01 1996-04-09 Intel Corporation Apparatus and method for minimizing verify time in a semiconductor memory by constantly charging n-well capacitance
US6260103B1 (en) 1998-01-05 2001-07-10 Intel Corporation Read-while-write memory including fewer verify sense amplifiers than read sense amplifiers
US6876031B1 (en) * 1999-02-23 2005-04-05 Winbond Electronics Corporation Method and apparatus for split gate source side injection flash memory cell and array with dedicated erase gates
JP2001067884A (ja) * 1999-08-31 2001-03-16 Hitachi Ltd 不揮発性半導体記憶装置
JP4796238B2 (ja) * 2001-04-27 2011-10-19 Ｏｋｉセミコンダクタ株式会社 ワード線駆動回路
JP4131910B2 (ja) * 2001-07-27 2008-08-13 株式会社東芝 半導体集積回路
JP4850387B2 (ja) * 2002-12-09 2012-01-11 ルネサスエレクトロニクス株式会社 半導体装置
KR20070022763A (ko) * 2004-06-15 2007-02-27 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 반도체 장치, 비휘발성 메모리 및 반도체 제조 방법
JP4967264B2 (ja) * 2005-07-11 2012-07-04 株式会社日立製作所 半導体装置
US7567458B2 (en) 2005-09-26 2009-07-28 Silicon Storage Technology, Inc. Flash memory array having control/decode circuitry for disabling top gates of defective memory cells
JP2007207380A (ja) * 2006-02-03 2007-08-16 Renesas Technology Corp 不揮発性半導体記憶装置
US7285480B1 (en) 2006-04-07 2007-10-23 International Business Machines Corporation Integrated circuit chip with FETs having mixed body thicknesses and method of manufacture thereof
US7447071B2 (en) * 2006-11-08 2008-11-04 Atmel Corporation Low voltage column decoder sharing a memory array p-well
JP5019436B2 (ja) * 2007-02-22 2012-09-05 ルネサスエレクトロニクス株式会社 半導体集積回路
US8085594B2 (en) * 2007-06-01 2011-12-27 Micron Technology, Inc. Reading technique for memory cell with electrically floating body transistor
JP5528667B2 (ja) * 2007-11-28 2014-06-25 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の制御方法
US7995398B2 (en) * 2009-11-06 2011-08-09 Flashsilicon, Inc. Structures and methods for reading out non-volatile memories
FR2958441B1 (fr) * 2010-04-02 2012-07-13 Soitec Silicon On Insulator Circuit pseudo-inverseur sur seoi
FR2972838B1 (fr) * 2011-03-18 2013-04-12 Soitec Silicon On Insulator Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local
US8415743B2 (en) * 2011-05-24 2013-04-09 International Business Machines Corporation ETSOI CMOS with back gates
US8723592B2 (en) 2011-08-12 2014-05-13 Nxp B.V. Adjustable body bias circuit
US8811093B2 (en) * 2012-03-13 2014-08-19 Silicon Storage Technology, Inc. Non-volatile memory device and a method of operating same
US8848419B2 (en) * 2012-08-09 2014-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Sensing memory element logic states from bit line discharge rate that varies with resistance
FR2996386A1 (fr) * 2012-10-01 2014-04-04 St Microelectronics Sa Comparateur integre a hysteresis, en particulier realise dans une technologie fd soi
FR3003996B1 (fr) * 2013-03-28 2015-04-24 Commissariat Energie Atomique Procede de commande d'un circuit integre
US9355734B2 (en) * 2014-03-04 2016-05-31 Silicon Storage Technology, Inc. Sensing circuits for use in low power nanometer flash memory devices

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010044174A1 (en) * 1999-07-21 2001-11-22 Nec Corporation Semiconductor device and method of fabricating the same
US20040105299A1 (en) * 2002-11-29 2004-06-03 International Business Machines Corporation Storage array such as a SRAM with reduced power requirements
CN101454839A (zh) * 2006-07-11 2009-06-10 矽利康创新Isi有限公司 具有分段位线结构的存储器阵列
WO2009151581A1 (en) * 2008-06-09 2009-12-17 Aplus Flash Technology, Inc. Nor nonvolatile memory devices and structures
US20100208525A1 (en) * 2009-02-17 2010-08-19 Nec Electronics Corporation Non-volatile semiconductor memory device
US20110075499A1 (en) * 2009-09-30 2011-03-31 Samsung Electronics Co., Ltd. Semiconductor memory device comprising sensing circuits with adjacent column selectors
CN104969297A (zh) * 2013-03-14 2015-10-07 硅存储技术公司 用在先进纳米闪速存储器装置中的改进的晶体管设计
US20150076564A1 (en) * 2013-09-17 2015-03-19 Wave Semiconductor, Inc. Multi-threshold circuitry based on silicon-on-insulator technology

Also Published As

Publication number Publication date
US20170098474A1 (en) 2017-04-06
JP2018531477A (ja) 2018-10-25
US20180233203A1 (en) 2018-08-16
EP3341937A4 (en) 2019-03-27
TW201818413A (zh) 2018-05-16
KR20180061333A (ko) 2018-06-07
TW201729203A (zh) 2017-08-16
KR102227962B1 (ko) 2021-03-12
US9972395B2 (en) 2018-05-15
WO2017062144A1 (en) 2017-04-13
CN108140404B (zh) 2021-09-07
EP3341937A1 (en) 2018-07-04
TWI711042B (zh) 2020-11-21
JP6937747B2 (ja) 2021-09-22
US10297327B2 (en) 2019-05-21
TWI618069B (zh) 2018-03-11
CN108140404A (zh) 2018-06-08

Similar Documents

Publication Publication Date Title
CN108140404B (zh) 全耗尽型绝缘体上硅闪存存储器设计
JP2018531477A6 (ja) 完全空乏型シリコン・オン・インシュレータ・フラッシュメモリ設計
US9508443B2 (en) Flash memory system using complementary voltage supplies
US6307781B1 (en) Two transistor flash memory cell
EP3459079B1 (en) Improved flash memory cell associated decoders
EP2826036B1 (en) A non-volatile memory device and a method of operating same
CN107077891B (zh) 非易失性分裂栅存储器装置及其操作方法
TW201447892A (zh) 具有分離式基板選擇閘極和階層式位元線結構的非揮發性記憶體
US20160027517A1 (en) System And Method To Inhibit Erasing Of Portion Of Sector Of Split Gate Flash Memory Cells
TWI691971B (zh) 組態用於存取快閃記憶體單元之陣列行及列的方法與設備
KR20010075543A (ko) 반도체 장치
US20210327512A1 (en) Non-volatile Memory System Using Strap Cells In Source Line Pull Down Circuits
EP3341937B1 (en) Fully depleted silicon on insulator flash memory design
KR101146820B1 (ko) 불휘발성 메모리 장치 및 그 동작 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination