TWI711042B - 全空乏絕緣體上覆矽快閃記憶體設計 - Google Patents

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Abstract

本發明係關於一快閃記憶體系統，其中一或多個電路方塊利用全空乏絕緣體上覆矽電晶體設計來最小化洩漏。

Description

全空乏絕緣體上覆矽快閃記憶體設計
本發明係關於一快閃非揮發性記憶體系統，其中一或多個電路方塊利用全空乏絕緣體上覆矽電晶體設計來最小化洩漏以及最佳化性能。
一先前技術非揮發性記憶體單元110係顯示於圖1。記憶體單元110包含一第一導電性類型(諸如P類型)之一半導體基材112。基材112具有一表面，其上形成有一第二導電類型的第一區域114(亦已知為源極線(SL))，如N型。在基材112的表面上形成有第二區域116(亦已知為汲極線)，其亦為N型。第一區域114與第二區域116之間係一通道區域118。位元線BL 120連接至第二區域116。字線WL 122定位於通道區域118之一第一部分上方且與該第一部分絕緣。字線122幾乎沒有或完全沒有與第二區域116重疊。浮閘FG 124係在通道區域118的另一部分上方。浮閘124係與其絕緣，且與字線122相鄰。浮閘124亦與第一區域114相鄰。浮閘124可與第一區域114重疊以提供自區域114至浮閘124中之耦合。耦合閘CG(亦已知為控制閘)126在浮閘124上方且與其絕 緣。一抹除閘EG 128係在第一區域114上方，並與浮閘124及耦合閘126相鄰且與浮閘24及耦合閘26絕緣。浮閘124之頂隅角可指向T形抹除閘128之內側隅角以增強抹除效率。抹除閘128亦與第一區域114絕緣。USP 7,868,175中更具體描述單元110，其揭露全文以引用之方式併入本文。
下文說明先前技術之非揮發性記憶體單元110之抹除及程式化的一例示性操作。透過Fowler-Nordheim穿隧機制，藉由在其他端子等於零伏特的情況下在抹除閘128上施加高電壓來抹除單元110。從浮閘124穿隧至抹除閘128的電子致使浮閘124帶正電，使單元110在讀取狀況中為接通狀態。所得的單元抹除狀態係已知為「1」狀態。透過源極側熱電子程式化機制，藉由在耦合閘126上施加高電壓、在源極線114上施加高電壓、在抹除閘128施加中電壓、及在位元線120上施加程式化電流來程式化單元110。流過字線122與浮閘124間之間隙的一部分電子獲得足夠的能量以注入浮閘124，致使浮閘124帶負電，使單元110在讀取狀況中為斷開狀態。所得的單元程式化狀態係已知為「0」狀態。
下表1顯示可用於記憶體單元110中之讀取、程式化及抹除操作的例示性電壓：
對程式化操作而言，可施加遠大於SL電壓(如5V)的EG電壓(如8V)來增強程式化操作。在此情況下，以一較高電壓(CG抑制電壓，如6V)施加經取消選取CG程式化電壓，以降低共用經選取之記憶體單元的相同EG閘之相鄰記憶體單元之不需要的抹除效應。
下表2顯示可用於記憶體單元310中之讀取、程式化及抹除操作的另一組例示性電壓(當負電壓可用於讀取及程式化操作時)：
下表3顯示可用於記憶體單元310中之讀取、程式化及抹除操作的另一組例示性電壓(當負電壓可用於讀取、程式化及抹除操作時)：
對於程式化操作，施加比SL電壓(例如5V)高很多之EG電壓(例如8至9V)，以增強程式化操作。在此情況下，以一較高電壓(CG抑制電壓，如5V)施加經取消選取CG程式化電壓，以降低共用經選取之記憶體單元的相同EG閘之相鄰記憶體單元之不需要的抹除效應。
在先前技術中同樣已知的是如圖2至圖4所示之全空乏絕緣體上覆矽(「FDSOI」)電晶體設計。FDSOI的優點包括一背閘(具有作為一閘氧化物的埋藏氧化物)，其用以調變臨限電壓(順向本體偏壓或反向本體偏壓)；一超薄未經摻雜通道，其給予較高可動性且無隨機摻雜波動。其在該背閘上具有一接地面以調整植入物來調整該臨限電壓。其亦具有一全空乏通道以給予較佳的靜電控 制、較低的汲極感應能障降低DIBL與短通道效應。其具有最小源極與汲極接面。亦使用金屬閘與通道長度來調整臨限電壓。
圖2繪示FDSOI CMOS電路截面210。FDSOI CMOS電路210包含矽基材211、矽絕緣體216、FDSOI NMOS電晶體230、及FDSOI PMOS電晶體240。
FDSOI NMOS電晶體230包含閘218、以及源極與汲極217。FDSOI NMOS電晶體230進一步包含p井212、埋藏氧化物層213(其係一絕緣體)、及通道215。通道215係一未經摻雜、全空乏通道。在操作期間，埋藏氧化物層213最小化任何出自通道214的洩漏。FDSOI NMOS電晶體230進一步包含p井背閘端子219，其可用於加一偏壓至p井212，諸如用以調整NMOS 230的臨限電壓Vt。
FDSOI PMOS電晶體240包含閘228、及源極與汲極227。FDSOI PMOS電晶體240進一步包含n井222、埋藏氧化物層223(其係一絕緣體)、及通道225。通道225係一未經摻雜、全空乏通道。在操作期間，埋藏氧化物層223最小化任何出自通道225的洩漏。FDSOI PMOS電晶體240進一步包含n井背閘端子229，其可用於加一偏壓至n井222，諸如用以調整PMOS 240的臨限電壓Vt。
圖3繪示FDSOI CMOS電路截面310。FDSOI CMOS 310電路包含矽基材311、矽絕緣體316、FDSOI NMOS電晶體330、及FDSOI PMOS電晶體340。
FDSOI NMOS電晶體330包含閘318、及源極與汲極317。FDSOI NMOS電晶體330進一步包含n井312、埋藏氧化物層313(其係一絕緣體)、及通道315。通道315係一未經摻雜、全空乏通道。在操作期間，埋藏氧化物層313最小化任何出自通道315的洩漏。FDSOI NMOS電晶體330進一步包含n井背閘端子319，其可用於加一偏壓至n井312，諸如用以調整NMOS 330的臨限電壓Vt。
FDSOI PMOS電晶體340包含閘328、及源極與汲極327。FDSOI PMOS電晶體340進一步包含p井312、埋藏氧化物層323(其係一絕緣體)、及通道325。通道325係一未經摻雜、全空乏通道。在操作期間，埋藏氧化物層323最小化任何出自通道325的洩漏。FDSOI PMOS電晶體340進一步包含p井背閘端子329，其可用於加一偏壓至p井322，諸如用以調整PMOS 340的臨限電壓Vt。
圖4繪示FDSOI及體塊CMOS混合式MOS電路截面410。體塊(bulk)CMOS指的是體塊矽上的標準PMOS及NMOS電晶體。混合式MOS電路410包含矽基材411、矽絕緣體416、FDSOI NMOS電晶體430、及NMOS電晶體440。NMOS電晶體440係一傳統NMOS電晶體而非一FDSOI NMOS電晶體。
FDSOI NMOS電晶體430包含閘418、及源極與汲極417。FDSOI NMOS電晶體430進一步包含p井412、埋藏氧化物層413(其係一絕緣體)、及通道415。通道415係一未經摻雜、全空 乏通道。在操作期間，埋藏氧化物層413最小化任何出自通道415的洩漏。FDSOI NMOS電晶體430進一步包含p井背閘端子419，其可用於加一偏壓至p井412，諸如用以調整NMOS 430的臨限電壓Vt。
NMOS電晶體440包含閘428、及源極與汲極427。NMOS電晶體440進一步包含p井體塊422及經摻雜之通道423。NMOS電晶體440進一步包含p井體塊端子429，其可用於加一偏壓至p井體塊422。
迄今，快閃記憶體系統中未曾使用全空乏絕緣體上覆矽電晶體設計。所需要的是一快閃記憶體系統，其利用全空乏絕緣體上覆矽電晶體設計。進一步所需的是一分區快閃記憶體晶片，其包含一體塊區及一FDSOI區以最大化面積並最小化洩漏。
在下文所述的實施例中，快閃記憶體裝置利用一包含體塊電晶體的分區及一包含FDSIO電晶體的分區。
24‧‧‧浮閘
26‧‧‧耦合閘
110‧‧‧非揮發性記憶體單元
112‧‧‧半導體基材
114‧‧‧第一區域
116‧‧‧第二區域
118‧‧‧通道區域
120‧‧‧位元線
122‧‧‧字線
124‧‧‧浮閘
126‧‧‧耦合閘；控制閘
128‧‧‧抹除閘
210‧‧‧FDSOI CMOS電路截面；FDSOI CMOS電路
211、311、411‧‧‧矽基材
212、322、412‧‧‧p井
213‧‧‧埋藏氧化物層
214、215、225、315、325、415‧‧‧通道
216、316、416‧‧‧矽絕緣體
217、417、427‧‧‧源極與汲極
218、318、418、428‧‧‧閘
219、329、419‧‧‧p井背閘端子
222、312‧‧‧n井
223、323、313、413‧‧‧埋藏氧化物層
227、317、327‧‧‧源極與汲極
228、328‧‧‧閘
229、319‧‧‧n井背閘端子
230、430、330‧‧‧FDSOI NMOS電晶體
240、340‧‧‧FDSOI PMOS電晶體
310‧‧‧FDSOI CMOS電路
410‧‧‧混合式MOS電路
422‧‧‧p井體塊
423‧‧‧經摻雜之通道
429‧‧‧p井體塊端子
440‧‧‧NMOS電晶體
510、520、530、540‧‧‧PMOS電晶體
550、560、570、580‧‧‧NMOS電晶體
600‧‧‧晶粒
601‧‧‧快閃記憶體陣列
602‧‧‧列解碼器電路
603‧‧‧行解碼器電路
604‧‧‧感測電路
605‧‧‧控制邏輯
606‧‧‧類比電路
607‧‧‧體塊偏壓控制
608‧‧‧高電壓充電泵電路；HV充電泵電路
609、611‧‧‧HV傳遞方塊
610‧‧‧HV解碼方塊
620‧‧‧高電壓(HV)解碼器；HV解碼器電路
701‧‧‧第一複數個子陣列
702‧‧‧第二複數個子陣列
703、900‧‧‧列解碼器
704‧‧‧高電壓子陣列源
705‧‧‧高電壓解碼器
800‧‧‧解碼器
801‧‧‧NAND閘
802、952、1701、1702‧‧‧反相器
803、804、805、806‧‧‧可程式化電壓源
951‧‧‧NAND閘
953、954、956、958、959、961‧‧‧PMOS電晶體
955、957、960、962‧‧‧NMOS電晶體
1000、1100、1200‧‧‧列解碼器
1300‧‧‧抹除閘解碼器
1301、1302‧‧‧HV PMOS
1303‧‧‧HV NMOS
1304‧‧‧偏壓位準EG_LOW_BIAS
1305‧‧‧EG
1400‧‧‧源極線解碼器
1401、1402‧‧‧NMOS；HV PMOS
1403‧‧‧NMOS；PMOS
1404‧‧‧NMOS；HV PMOS
1405‧‧‧SL；PMOS
1406‧‧‧CG
1407、1408、1409、1410、1411、1412‧‧‧NMOS
1500‧‧‧高電壓電路選擇器/高電壓邏輯選擇器
1600‧‧‧耦合閘解碼器
1700‧‧‧低壓區段致能閂鎖邏輯；低電壓邏輯
1703、1704、1705‧‧‧NMOS電晶體
1800‧‧‧感測系統
1801、1802、1803、1804、1900‧‧‧感測放大器
1810‧‧‧參考區段
1820‧‧‧頂部陣列平面
1821‧‧‧底部陣列平面
1901、1903、1905、1906、1907、1908、1909、1912‧‧‧PMOS電晶體
1902、1904、1910、1911、1913、1914、1915‧‧‧NMOS電晶體
1920、1921‧‧‧參考電壓位準
1998‧‧‧參考節點
1999‧‧‧感出節點
2000、2100、2200‧‧‧感測放大器
2201、2203‧‧‧PMOS電晶體
2202‧‧‧NMOS電晶體；PMOS電晶體
2204、2301、2302、2303、2304、2305、2306、2307、2308、2309、2310‧‧‧NMOS電晶體
2300‧‧‧行解碼器
Vt‧‧‧臨限電壓
Vb‧‧‧動態電壓源
SL‧‧‧源極線
圖1為先前技術之一非揮發性記憶體單元的截面圖。
圖2為先前技術之一FDSOI CMOS電路的截面圖。
圖3為先前技術之一FDSOI CMOS電路的截面圖。
圖4為先前技術之一FDSOI CMOS電路的截面圖。
圖5繪示實施例中所用之各種類型的FDSOI NMOS及PMOS電晶體。
圖6繪示實施例中所用之一晶粒。
圖7繪示實施例中所用之一陣列的基本組件。
圖8繪示一解碼器，其用以產生供實施例使用的不同電壓。
圖9繪示一列解碼器之一實施例。
圖10繪示一列解碼器之另一實施例。
圖11繪示一列解碼器之另一實施例。
圖12繪示一列解碼器之另一實施例。
圖13繪示一抹除閘解碼器之一實施例。
圖14繪示一源極線解碼器之一實施例。
圖15繪示一高電壓邏輯選擇器電路之一實施例。
圖16繪示一耦合閘解碼器之一實施例。
圖17繪示一低邏輯電壓電路之一實施例。
圖18繪示一可用於實施例的感測系統。
圖19繪示一感測放大器之一實施例。
圖20繪示一感測放大器之另一實施例。
圖21繪示一感測放大器之另一實施例。
圖22繪示一感測放大器之另一實施例。
圖23繪示一行解碼器之一實施例。
圖5繪示用於本文所述之實施例中的八個FDSOI電晶體類型。
標準固定偏壓FDSOI MOS電晶體包括PMOS電晶體510及NMOS電晶體550。FDSOI PMOS電晶體510包含一n井，其係經偏壓至Vdd電源供應以及可選地經偏壓至接地，在此情況下，電晶體通道長度係經修改以具有類似的臨限電壓位準。FDSOI NMOS電晶體550包含一經偏壓至接地的p井。PMOS 510及NMOS 550係正規臨限電壓(regular threshold voltage)裝置。
翻轉式井固定偏壓FDSOI MOS電晶體包括PMOS電晶體520及NMOS電晶體560。FDSOI PMOS電晶體520包含一經偏壓至接地的p井。FDSOI NMOS電晶體560包含一經偏壓至接地的n井。PMOS 520及NMOS 560係低臨限電壓裝置，亦即，其臨限電壓低於PMOS 510及NMOS 550之臨限電壓。
標準動態偏壓FDSOI MOS電晶體包括PMOS電晶體530及NMOS電晶體570。FDSOI PMOS電晶體530包含一經偏壓至一動態電壓源Vb_PRW的n井。FDSOI NMOS電晶體570包含一經偏壓至一動態電壓源Vb_NRW的p井。該動態電壓源係用於順向本體(井)偏壓FBB及反向本體偏壓RBB，以最佳化性能。對PMOS 530而言，動態電壓源Vb_PRW變化至正電壓(例如，高達3V)以用於RBB，並變化至負電壓(例如，高達-0.5V)以用於FBB。對NMOS 570而言，動態電壓源Vb_NRW變化至正電壓(例如，0V至3V)以用於FBB，並變化至負電壓(例如，0V至-3V)以用於RBB。需要一深n井來隔離p井與p基材，以允許p井被偏壓在一高位準(例如，3V或-3V)。
翻轉式井動態偏壓FDSOI MOS電晶體包括PMOS電晶體540及NMOS電晶體580。FDSOI PMOS電晶體540包含一經偏壓至一動態電壓源Vb_PLW的p井。FDSOI NMOS電晶體580包含一經偏壓至一動態電壓源Vb_NLW的n井。對PMOS 540而言，動態電壓源Vb_PLW變化至正電壓(例如，0V至3V)以用於RBB，並變化至負電壓(例如，0V至-3V)以用於FBB。對NMOS 580而言，動態電壓源Vb_NLW變化至正電壓(例如，0V至3V)以用於FBB，並變化至負電壓(例如，0V至-0.5V)以用於RBB。需要一深n井來隔離p井與p基材，以允許p井被偏壓在一高位準(例如，3V或-3V)。
在隨後的實施例中，圖5所示之八個類型FDSOI電晶體的一或多者係用在一快閃記憶體系統中。
圖6描繪用於一快閃記憶體系統之一架構的一實施例，該快閃記憶體系統包含晶粒600。晶粒600包含：快閃記憶體陣列601，其包含先前所述如圖1之記憶體單元110之類型的記憶體單元的列與行；列解碼器電路602，其係用於存取快閃記憶體陣列601中欲讀取或欲寫入的列；行解碼器電路603，其係用於存取快閃記憶體陣列601中欲讀取或欲寫入的位元組；感測電路604，其係用於自快閃記憶體陣列601讀取資料；高電壓(HV)解碼器620，其由HV解碼方塊610與HV傳遞方塊609及611構成，用於為快閃記憶體陣列601之非揮發性操作輸送所需的電壓及偏壓；用於提供如冗餘及內建自我測試之各種控制功能的控制邏輯605；類比電 路606；體塊偏壓控制607，其用於控制電晶體之體塊(井)區的電壓；高電壓充電泵電路608，其係用於為快閃記憶體陣列601之程式化及抹除操作提供增加的電壓。用以達成最佳性能之用於FDSOI對體塊CMOS區之方塊的晶片分區如下。
‧列解碼器602：標準Vt、翻轉式井Vt、動態Vt FDSOI
‧行解碼器603：標準Vt、翻轉式井Vt、動態Vt FDSOI
‧感測電路604：標準Vt、翻轉式井Vt、動態Vt FDSOI
‧控制邏輯605：標準Vt、翻轉式井Vt FDSOI
‧類比電路606：標準Vt、翻轉式井Vt、動態Vt FDSOI
‧體塊偏壓控制電路607：標準Vt、翻轉式井Vt、動態Vt FDSOI
‧HV充電泵電路608：體塊CMOS及FDSOI混合，FDSOI區包括標準Vt、翻轉式井Vt、動態Vt FDSOI HV解碼器電路620：體塊CMOS及FDSOI混合，FDSOI區包括標準Vt、翻轉式井Vt、動態Vt FDSOI
陣列601之一實施例係顯示於圖7。陣列601包含一第一複數個子陣列701及一第二複數個子陣列702。此處，第一複數個子陣列701具有一施加至其p井與n井區域的偏壓電壓(以達成較高性能)，且第二複數個子陣列702不具有一施加至其p井與n井區域的偏壓電壓(以達成較少洩漏)。陣列601進一步包含列解碼器703、高電壓子陣列源704、及高電壓解碼器705。
圖8繪示解碼器800，其用於產生偏壓控制電壓P1_PW、P2_PW、N1_NW、及N2_NW，其等係在隨後的實施例中 使用。解碼器800包含NAND閘801、反相器802、及可程式化電壓源803、804、805、及806，如所示。
圖9繪示列解碼器900。列解碼器900包含NAND閘951、反相器952、以及PMOS電晶體953、954、956、958、959、及961與NMOS電晶體955、957、960、及962，如所示。NAND閘951與反相器952作為列位址解碼器以解碼位址信號XPA-D，以供列位址解碼。PMOS 956與NMOS 957作為列驅動器，其等具有強力的強度來將預定信號ZVDD驅動至記憶體單元的字線WL0-7中。PMOS 954、PMOS 953、及NMOS 955提供雙重功能，作為一列前置驅動器以及解碼位址信號XPZB0-7。
NAND閘951包含：FDSOI PMOS 520類型的電晶體，其等具有經偏壓至P2_PW的p井；以及FDSOI NMOS 560類型的電晶體，其等具有經偏壓至N2_NW的n井。
反相器952包含：FDSOI PMOS 520類型的電晶體，其等具有經偏壓至P1_PW的p井；以及FDSOI NMOS 560類型的電晶體，其等具有經偏壓至N1_NW的n井。
PMOS電晶體953、954、958、及959係FDSOI PMOS 520類型的電晶體，其等具有經偏壓至P2_PW的p井。PMOS電晶體956及961係FDSOI PMOS 520類型的電晶體，其等具有經偏壓至P1_PW的p井。
NMOS電晶體955及960係FDSOI NMOS 560類型的電晶體，其等具有經偏壓至N2_NW的n井。NMOS電晶體957及 962係FDSOI NMOS 560類型的電晶體，其等具有經偏壓至N1_NW的n井。用於P1_PW/P2_PW/N1_NW/N2_NW的井偏壓位準係使得順向偏壓FBB用於速度性能且反向偏壓用於減少洩漏。
圖10繪示列解碼器1000。列解碼器1000結構上與列解碼器900完全相同，除了所有電晶體均係具有經偏壓至P1_PW之p井的FDSOI PMOS 520類型。用於P1_PW的井偏壓位準使得順向偏壓FBB用於速度性能且反向偏壓RBB用於減少洩漏。
圖11繪示列解碼器1100。列解碼器1100結構上與列解碼器900完全相同，除了所有電晶體均係具有經偏壓至P1_NW之n井的FDSOI NMOS 560類型。用於P1_NW的井偏壓位準使得順向偏壓FBB用於速度性能且反向偏壓RBB用於減少洩漏。
圖12繪示列解碼器1200。列解碼器1200結構上與列解碼器900完全相同，除了：NAND閘951包含FDSOI NMOS 550類型的電晶體，其等具有經偏壓至P2_PW的p井；反相器952包含FDSOI NMOS 560類型的電晶體，其等具有經偏壓至P1_NW的n井；PMOS電晶體953、956、958、及961係FDSOI PMOS 510類型的電晶體，其等具有經偏壓至P1_NW的p井；PMOS電晶體954及959係FDSOI PMOS 520類型的電晶體，其等具有經偏壓至P2_PW的p井；NMOS電晶體955及960係FDSOI NMOS 510類型的電晶體，其等具有經偏壓至P2_PW的n井；且NMOS電晶體957及962係FDSOI NMOS 560類型的電晶體，其等具有經偏壓至 P1_NW的n井。用於P2_PW/P1_NW的井偏壓位準使得順向偏壓FBB用於速度性能且反向偏壓RBB用於減少洩漏。
圖13繪示抹除閘解碼器1300。在此實例中，抹除閘解碼器1300中並未使用FDSOI電晶體而是使用體塊CMOS類型。HV PMOS 1301用以控制來自HV供應VEGSUP的電流，HV PMOS 1302係用作位址解碼。HV NMOS 1303係用作下拉裝置以將EG 1305拉至一低位準，或者作為一傳遞電晶體(passing transistor)以將偏壓位準EG_LOW_BIAS 1304傳遞至EG端子中。
圖14繪示源極線解碼器1400。在此實例中，源極線解碼器1400中並未使用FDSOI電晶體而是使用體塊CMOS類型。NMOS 1401係用於傳遞SL供應VSLSUP，NMOS 1402係用於測量(監測)SL 1405上的電壓，NMOS 1403係用於在讀取或待機時傳遞一低偏壓位準SLRD_LOW_BIAS，NMOS 1404係用於在程式化中傳遞一低偏壓位準SLP_LOW_BIAS。
圖15繪示高電壓電路選擇器1500，其一旦被致能將在ENHV上輸出正高電壓位準及/或在ENHVNEG上輸出負高電壓位準。在此實例中，高電壓邏輯選擇器1500中並未使用FDSOI電晶體。
圖16繪示耦合閘解碼器1600。在此實例中，耦合閘解碼器1600 1400中並未使用FDSOI電晶體而是使用體塊CMOS類型。HV PMOS 1401係用於傳遞CG供應，HV PMOS 1402係作為位址解碼，PMOS 1403係用於控制來自CG讀取供應VCGRSUP的電 流，HV PMOS 1404係用於傳遞CG讀取供應。PMOS 1405係用於隔離負電壓位準。NMOS 1407係用作位址解碼，NMOS 1408及1409係用在負電壓隔離，NMOS 1410係用於傳遞一偏壓位準CG_LOW_BIAS至CG 1406中。NMOS 1411係用於傳遞負電壓供應VHVNEG，NMOS 1412係用作負疊接(cascoding)。
圖17繪示低電壓區段致能閂鎖邏輯1700。低電壓邏輯1700包含經閂鎖的反相器1701與1702以及NMOS電晶體1703(字線致能)、1704(區段致能)、及1705(用於重設經閂鎖的1701/1702)，其等全部係由利用一p井的電晶體類型構成。或者，反相器1701可由採用n井的電晶體構成。
圖18繪示感測系統1800，其類似於圖6之晶粒600的方塊601/602/603/604。感測系統1800包含感測放大器1801、1802、1803、及1804。感測放大器1801、1802、1803、及1804的實施例係顯示於圖19至圖22。一參考區段1810係用於自參考記憶體單元產生參考偏壓以供感測。一感測放大器的兩輸入耦合至兩陣列平面的兩位元線，例如，感測放大器1801耦合至頂部陣列平面1820及底部陣列平面1821。陣列平面的一者提供一經選取的位元線(從而透過一經致能的字線提供一經選取的記憶體單元)，且另一陣列平面提供一經取消選取位元線(對此陣列平面禁用所有字線)，以供針對對稱位元線感測的感測。
圖19繪示感測放大器1900。感測放大器1900包含PMOS電晶體1901、1906、1907、及1903(係FDSOI PMOS 520類 型，具有經耦合至接地的p井)；PMOS電晶體1905、1908、1909、及1912(係FDSOI PMOS 510類型，具有經耦合至Vbias的n井)；NMOS電晶體1902、1904、1910、1911、1913、及1914(係FDSOI NMOS 560類型，具有經耦合至接地的n井)；以及NMOS電晶體1915(係FDSOI NMOS 550類型，具有經耦合至接地的p井)。PMOS 1901及NMOS 1902(以及PMOS 1903和NMOS 1904)係感測放大器的第一級(讀出)。PMOS 1901係來自一參考電流Iref的鏡像(例如，來自感測系統1800之參考區段1810中之一參考單元或一電阻器)。NMOS 1902透過該經選取的記憶體單元的位元線耦合至一單元電流Icell。NMOS 1902的汲極係感出(sensing out)節點1999，其係等於Iref與Icell之間的差乘上節點1999處的輸出阻抗，亦即，Vsensed=Ro*(Icell-Iref)。NMOS 1904的汲極係一參考節點1998。PMOS 1903處於具有Ileakpmos的禁用狀態(複製PMOS 1901的斷路狀態洩漏)。NMOS 1904透過記憶體單元之一經取消選取位元線(在禁用所有字線下透過經選取位元線)耦合至單元電流洩漏Icellleak。NMOS 1904的汲極係感出節點1999，其係等於Ileakpmos與Icellleak之間的差乘上節點1998處的輸出阻抗，亦即，Vrefsen=Ro*(Icellleak-Ileakpmos)。感測節點1999及參考節點1998係在感測開始時分別經預充電至參考電壓位準1920及1921。電晶體1905至1915係感測放大器的第二(比較)級。其係一經動態閂鎖之差動放大器，具有電晶體NMOS 1913及1914作為輸入對，且感出節點1999及參考節點1998作為輸入。在感測感出節點1999 與參考節點1998之間的差值後，電晶體1906、1907、1910、及1911係經閂鎖的反相器，具有輸出ON及OP作為全電壓位準(Vdd/gnd)感測輸出。PMOS電晶體1905、1908、1909、1912係用於將該等經閂鎖的反相器的節點預充電至高供應位準。NMOS 1913及1914係有腳位(footed)的輸入對(意指串聯連接至經閂鎖的反相器之NMOS電晶體)。NMOS 1915係用於輸入對之致能偏壓電晶體。
圖20繪示感測放大器2000。感測放大器2000在結構上與感測放大器1900完全相同，除了NMOS電晶體1913的n井係耦合至一可變電壓源NL5_NWB，且NMOS電晶體1914的n井係耦合至一可變電壓源NL5_NWB。該可變電壓源係用於動態偏壓該井，以在作用時最佳化速度(順向本體偏壓)並在待機時減少洩漏(反向本體偏壓)。其亦可用於使感測放大器的臨限電壓偏移無效。
圖21繪示感測放大器2100。感測放大器2100在結構上與感測放大器1900完全相同，除了PMOS電晶體1901、1903、1906、及1907的p井係耦合至一可變電壓源PL1_PW，且NMOS電晶體1902、1904、1910、1911、1913、及1914的n井係耦合至一可變電壓源NL1_NW。該可變電壓源係用於在作用時最佳化速度(順向偏壓該井)並在待機時減少洩漏(反向偏壓該井)。
圖22繪示感測放大器2200，其具有FDSOI及體塊CMOS混合區分區。感測放大器2200在結構上與感測放大器1900完全相同，除了PMOS電晶體1906及1907的p井係耦合至一可變電壓源PL1_PW，且NMOS電晶體1910及1912的n井係耦合至一 可變電壓源NL1_NW，且PMOS電晶體2201及2202與NMOS電晶體2202及2204係體塊CMOS電晶體。PMOS 2201及NMOS 2202與PMOS 2203及NMOS 2204係放大器的體塊CMOS讀出級。此讀出級耦合至一諸如1.8V的高供應位準(歸因於體塊CMOS電晶體)而非一諸如Vdd 1.2V的邏輯供應位準，以用於廣感測範圍。
圖23繪示行解碼器2300。行解碼器2300包含：NMOS電晶體2301、2303、2305、2307、及2309(係FDSOI NMOS 560類型，具有經耦合至N1_NW的n井)以針對行選取增強加速；及NMOS電晶體2302、2304、2306、2308、及2310(係FDSOI NMOS 550類型，具有經耦合至N1_PW的p井)以針對行取消選取減少洩漏。
110‧‧‧非揮發性記憶體單元
112‧‧‧半導體基材
114‧‧‧第一區域
116‧‧‧第二區域
118‧‧‧通道區域
120‧‧‧位元線
122‧‧‧字線
124‧‧‧浮閘
126‧‧‧耦合閘；控制閘
128‧‧‧抹除閘

Claims (18)

  1. 一種快閃記憶體系統，其包含：一快閃記憶體單元陣列；以及一感測放大器，其用於讀取該快閃記憶體單元陣列中之一經選取的記憶體單元，該感測放大器包含：一第一級，其包含用於提供一參考電流至一感測節點之一第一全空乏絕緣體上覆矽PMOS電晶體、耦合于該感測節點與該陣列中一經選取的快閃記憶體單元之間的一第一全空乏絕緣體上覆矽NMOS電晶體；一第二級，其包含用於提供一參考電流至一參考節點之一第二全空乏絕緣體上覆矽PMOS電晶體、耦合在該參考節點與一參考快閃記憶體單元之間的一第二全空乏絕緣體上覆矽NMOS電晶體；以及一差動放大器，其用於接收該感測節點及該參考節點來作為輸入且產生一輸出，該輸出指出儲存在該經選取的快閃記憶體單元中的一數值。
  2. 如請求項1之快閃記憶體系統，其中該經選取的快閃記憶體單元係在該陣列之一第一平面中；及該參考記憶體單元係在該陣列之一第二平面中。
  3. 如請求項2之快閃記憶體系統，其中該第一平面提供耦合至該經選取的記憶體單元之一經選取的位元線，且該第二平面提供耦合至該參考記憶體單元之另一經選取的位元線。
  4. 如請求項2之快閃記憶體系統，其中針對該第一全空乏絕緣體上覆矽PMOS電晶體及該第二全空乏絕緣體上覆矽PMOS電晶體與該第一全空乏絕緣體上覆矽NMOS電晶體及該第二全空乏絕緣體上覆矽NMOS電晶體，一順向本體偏壓係在作用模式中使用，且一反向本體偏壓係在一待機模式中使用。
  5. 如請求項4之快閃記憶體系統，其中該順向本體偏壓或反向本體偏壓係用於減少該感測放大器之一偏移。
  6. 如請求項1之快閃記憶體系統，其中該第一全空乏絕緣體上覆矽PMOS電晶體及該第二全空乏絕緣體上覆矽PMOS電晶體各包含經偏壓至接地的一p井；以及該第一全空乏絕緣體上覆矽NMOS電晶體及該第二全空乏絕緣體上覆矽NMOS電晶體各包含經偏壓至接地的一n井。
  7. 如請求項1之快閃記憶體系統，其中該等記憶體單元包含源極側注入快閃記憶體單元，其等各包含：一抹除閘，其提供抹除；一耦合閘；以及一源極線，其提供程式化電流。
  8. 如請求項1之快閃記憶體系統，其中該第一全空乏絕緣體上覆矽PMOS電晶體及該第二全空乏絕緣體上覆矽PMOS電晶體各包含耦合至一第一可變電壓源的一p井；以及該第一全空乏絕緣體上覆矽NMOS電晶體及該第二全空乏絕緣體上覆矽NMOS電晶體各包含耦合至一第二可變電壓源的一n井。
  9. 一種快閃記憶體感測系統，其包含：一快閃記憶體單元陣列；以及一感測放大器，其用於讀取該快閃記憶體單元陣列中之一經選取的記憶體單元，該感測放大器包含：一第一級，該第一級包含一第一體塊CMOS電晶體，其包含一第一全空乏絕緣體上覆矽PMOS電晶體以及一第一全空乏絕緣體上覆矽NMOS電晶體，其中於該第一全空乏絕緣體上覆矽PMOS電晶體及該第一全空乏絕緣體上覆矽NMOS電晶體之間形成一感測節點，且該第一全空乏絕緣體上覆矽NMOS電晶體係耦合至該陣列中之一經選取的記憶體單元，一第二級，該第二級包含一第二體塊CMOS電晶體，其包含一第二全空乏絕緣體上覆矽PMOS電晶體以及一第二全空乏絕緣體上覆矽NMOS電晶體，其中於該第二全空乏絕緣體上覆矽PMOS電晶體以及該第二全空乏絕緣體上覆矽NMOS電晶體之間形成一參考節點，且該第二全空乏絕緣體上覆矽NMOS電晶體係耦合至一參考記憶體單元，以及 一差動放大器，其用於接收該感測節點及該參考節點作為輸入且產生一輸出，該輸出指出儲存在該經選取的快閃記憶體單元中的一數值。
  10. 如請求項9之快閃記憶體感測系統，其中該第一全空乏絕緣體上覆矽PMOS電晶體係耦合至一第一電源供應器，且該第二全空乏絕緣體上覆矽PMOS電晶體係耦合至一第二電源供應器，其中該第一電源供應器具有一高於該第二電源供應器的電壓。
  11. 如請求項9之快閃記憶體感測系統，其中該差動放大器包含經閂鎖的反相器。
  12. 如請求項11之快閃記憶體感測系統，其中該等經閂鎖的反相器係耦合至NMOS輸入對，該等NMOS輸入對係耦合至該感測節點。
  13. 一種快閃記憶體系統，其包含：一快閃記憶體單元陣列，其配置成多列與多行；以及一列解碼器，其用於選取該陣列中的一列快閃記憶體單元以用於一讀取或寫入操作，該列解碼器包含一或多個全空乏絕緣體上覆矽NMOS電晶體與一或多個全空乏絕緣體上覆矽PMOS電晶體；一行解碼器，其用於選取該陣列中的一行快閃記憶體單元以用於一讀取或寫入操作，該行解碼器包含一或多個全空乏絕緣體上覆矽NMOS電晶體，其等各在一埋藏氧化物層下方包含一p 井；及一或多個全空乏絕緣體上覆矽NMOS電晶體，其等各在一埋藏氧化物層下方包含一n井；以及一感測放大器，其包含：一第一級，其包含用於提供一參考電流至一感測節點之一第一全空乏絕緣體上覆矽PMOS電晶體、耦合在該感測節點與該陣列中一經選取的快閃記憶體單元之間的一第一全空乏絕緣體上覆矽NMOS電晶體；一第二級，其包含用於提供一參考電流至一參考節點之一第二全空乏絕緣體上覆矽PMOS電晶體、耦合在該參考節點與一參考快閃記憶體單元之間的一第二全空乏絕緣體上覆矽NMOS電晶體；以及一差動放大器，其用於接收該感測節點及該參考節點作為輸入且產生一輸出，該輸出指出儲存在該經選取的快閃記憶體單元中的一數值。
  14. 如請求項13之快閃記憶體系統，其中各快閃記憶體單元包含：一抹除閘，其提供抹除；一耦合閘；以及一源極線，其提供程式化電流。
  15. 如請求項13之快閃記憶體系統，其中該陣列包含複數個快閃子陣列，其等各在下面包含分開的p井。
  16. 一種快閃記憶體系統，其包含： 一快閃記憶體單元陣列，其配置成多列與多行；以及一列解碼器，其用於選取該陣列中的一列快閃記憶體單元以用於一讀取或寫入操作，該列解碼器包含一或多個全空乏絕緣體上覆矽NMOS電晶體與一或多個全空乏絕緣體上覆矽PMOS電晶體；一行解碼器，其用於選取該陣列中的一行快閃記憶體單元以用於一讀取或寫入操作，該行解碼器包含一或多個全空乏絕緣體上覆矽NMOS電晶體，其等各在一埋藏氧化物層下方包含一p井；及一或多個全空乏絕緣體上覆矽NMOS電晶體，其等各在一埋藏氧化物層下方包含一n井；以及一感測放大器，其用於讀取該快閃記憶體單元陣列中之一經選取的記憶體單元，該感測放大器包含一或多個全空乏絕緣體上覆矽NMOS電晶體及一或多個全空乏絕緣體上覆矽PMOS電晶體：以及一高電壓解碼器，其包含：一抹除閘解碼器，其用於提供一高電壓至一經選取的記憶體單元之一抹除閘端子；一耦合閘解碼器，其用於提供一高電壓至一經選取的記憶體單元之一耦合閘端子；以及一源極線解碼器，其用於提供一高電壓至一經選取的記憶體單元之一源極線端子。
  17. 如請求項16之快閃記憶體系統，其中該高電壓解碼器進一步包含一致能閂鎖，該致能閂鎖包含全空乏絕緣體上覆矽電晶體。
  18. 如請求項16之快閃記憶體系統，其中該抹除閘解碼器、該耦合閘解碼器、及該源極線解碼器各包含體塊CMOS電晶體。
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