JP2022535519A - フラッシュメモリデバイスにおけるセンス回路および検知動作方法 - Google Patents

Abstract

メモリセルのセンス回路は、第１のスイッチと、センスノードと、第３のスイッチと、接続ノードと、第４のスイッチと、直列に結合されたメモリセルとを含む。センスノードに昇圧ドライバが結合される。第２のスイッチと接続ノードが直列に結合される。昇圧ドライバは、第１、第２、第３、および第４のスイッチがオンにされたときに第１の電圧を出力する。次いで、第３のスイッチがオフにされ、昇圧ドライバが、センスノードの電圧レベルがシステム電圧よりも高くならないように第１の電圧よりも高い第２の電圧を出力する。第３のスイッチがオンにされ、次いでオフにされ、昇圧ドライバが、第１の電圧と第２の電圧との間の中間電圧を出力する。中間電圧を出力する間のメモリセルの状態が判定される。

Description

本発明は、フラッシュメモリデバイスに関し、詳細には、フラッシュメモリデバイスにおけるセンス回路および検知動作に関する。

不揮発性メモリは、それに記憶されたデータを電力を印加せずに長期間にわたって保持することのできるメモリである。フラッシュメモリデバイスは、広範囲の用途のための一般的な種類の不揮発性メモリとして発展している。フラッシュメモリデバイスは、パーソナルコンピュータ、デジタルカメラ、デジタルメディアプレーヤー、デジタルレコーダ、車両、無線デバイス、携帯電話、および取り外し可能メモリモジュールなどの電子システムに広く使用され、フラッシュメモリの用途は引き続き拡張している。

フラッシュメモリは、ＮＯＲフラッシュおよびＮＡＮＤフラッシュと呼ばれる２つの基本アーキテクチャの一方を使用する。一般に、ＮＡＮＤフラッシュメモリデバイス用のメモリセルのアレイは、ストリングのメモリセルが互いにソースからドレインに直列に接続されるように配置される。フラッシュメモリは、メモリアレイを備え、メモリアレイは、多数の浮遊ゲートトランジスタを含む。ＮＡＮＤアーキテクチャアレイは、そのフラッシュメモリセルのアレイを従来のＮＯＲアレイと同様に行および列のマトリックスとして配置し、それによって、アレイの各フラッシュメモリセルのゲートが行ごとにワード線に結合される。しかし、ＮＯＲとは異なり、各メモリセルがソース線および列ビット線に直接結合されることはない。その代わり、アレイのメモリセルは、一般には８個、１６個、３２個、またはそれよりも多くのストリングとして共に配置される。ストリング内のメモリセルは、共通ソース線と列ビット線との間で、互いにソースからドレインに直列に結合される。

フラッシュメモリは、被選択メモリセルに対して、読み取り動作および検証動作などの検知動作の少なくとも一部を実行するためのセンス回路を必要とする。検知動作における昇圧方式は、より高い精度でより確実な検知を実現するために使用される。しかし、広く適用されている昇圧方式は、漏れ電流などの問題を有し、漏れ電流は誤検知を生じさせることがある。このような問題を解決するために新規の昇圧方式が必要である。

一実施形態は、メモリセルのセンス回路を動作させる方法を提供する。センス回路は、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチとを含む。第１のスイッチの第１の端部は、システム電圧を出力するシステム電圧源に結合される。第１のスイッチの第２の端部は、センスノード、第３のスイッチの第１の端部、および昇圧ドライバに結合される。第２のスイッチの第２の端部は、第３のスイッチの第２の端部および第４のスイッチの第１の端部に結合される。この方法は、昇圧ドライバを制御して第１の電圧を出力し、第１のスイッチ、第２のスイッチ、および第４のスイッチがオンにされる間第３のスイッチをオンにするステップと、昇圧ドライバを制御して第１の電力を出力し、第３のスイッチをオンにした後、第３のスイッチをオフにするステップと、第３のスイッチがオフにされる間、昇圧ドライバを制御して、センスノードの電圧レベルがシステム電圧よりも高くならないように第１の電圧よりも高い第２の電圧を出力するステップと、昇圧ドライバが第２の電圧を出力する間、第３のスイッチをオンにするステップと、昇圧ドライバが高電圧を出力する間第３のスイッチをオンにした後、第３のスイッチをオフにし、昇圧ドライバを制御して第１の電圧と第２の電圧との間の中間電圧を出力するステップと、昇圧ドライバが中間電圧を出力する間のメモリセルの状態を判定するステップとを含む。

一実施形態は、昇圧ドライバと、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチとを含むセンス回路を提供する。センスノードに結合された昇圧ドライバは、昇圧電圧を供給するように構成される。第１のスイッチは、システム電圧源に結合された第１の端部と、センスノードに結合された第２の端部とを含む。第２のスイッチは、システム電圧源に結合された第１の端部と、第２の端部とを含む。第３のスイッチは、センスノードに結合された第１の端部と、第２のスイッチの第２の端部に結合された第２の端部とを含む。第４のスイッチは、第２のスイッチの第２の端部に結合された第１の端部と、メモリセルのストリングに結合された第２の端部とを含む。

一実施形態は、メモリセルのセンス回路を動作させる方法を提供する。センス回路は、センスノードと、スイッチと、直列に結合されたメモリセルと、センスノードに結合された昇圧ドライバとを含む。この方法は、昇圧ドライバを制御して第１の電圧を出力し、第１のスイッチ、第２のスイッチ、および第４のスイッチがオンにされる間第３のスイッチをオンにするステップと、昇圧ドライバを制御して第１の電圧を出力し、第３のスイッチをオンにした後、第３のスイッチをオフにするステップと、第３のスイッチがオフにされる間、昇圧ドライバを制御して、センスノードの電圧レベルがシステム電圧よりも高くならないように第１の電圧よりも高い第２の電圧を出力するステップと、昇圧ドライバが第２の電圧を出力する間、第３のスイッチをオンにするステップと、昇圧ドライバが高電圧を出力する間第３のスイッチをオンにした後、第３のスイッチをオフにし、昇圧ドライバを制御して、第１の電圧と第２の電圧との間の中間電圧を出力するステップと、昇圧ドライバが中間電圧を出力する間のメモリセルの状態を判定するステップとを含む。

複数のメモリセルと、各々が複数のメモリセルの対応する列の一方の端部に結合された複数のビット線トランジスタと、
各々が複数のメモリセルの対応する列の別の端部に結合された複数のソース線トランジスタと、
複数のメモリセルの各列に結合されたセンス回路とを備えるメモリデバイスを提供する。センス回路は、昇圧ドライバと、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチとを含む。センスノードに結合された昇圧ドライバは、昇圧電圧を供給するように構成される。第１のスイッチは、システム電圧源に結合された第１の端部と、センスノードに結合された第２の端部とを含む。第２のスイッチは、システム電圧源に結合された第１の端部と、第２の端部とを含む。第３のスイッチは、センスノードに結合された第１の端部と、第２のスイッチの第２の端部に結合された第２の端部とを含む。第４のスイッチは、第２のスイッチの第２の端部に結合された第１の端部と、第２の端部とを含む。

本発明のこれらの目的および他の目的は、当業者には、様々な図および図面に示された好ましい実施形態についての以下の詳細な説明を読んだ後で明らかになることが間違いない。

一実施形態のフラッシュメモリデバイスの図である。 ２ビットＭＬＣメモリセルのしきい値電圧範囲の例の図である。 本発明の一実施形態における検知動作のために実装されるセンス回路の図である。 本発明の一実施形態の検知動作のための昇圧方式の波形図である。 本発明の一実施形態の検知動作のための昇圧方式の波形図である。 本発明の一実施形態の検知動作の方法の図である。

以下の詳細な説明では、特定の実施形態の一部を形成する添付の図面を参照する。

図１は、本発明の一実施形態のフラッシュメモリデバイス１００を示す。不揮発性メモリデバイス１００は、複数のメモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）を含み、ここでＭおよびＮは正の整数である。各メモリセルは、浮遊ゲートトランジスタを含む。本発明のいくつかの実施形態では、不揮発性メモリデバイス１００は、ＮＡＮＤ型フラッシュメモリとすることができる。Ｎ個のメモリセルを同じワード線に結合することができ、Ｍ個のメモリセルを同じビット線に結合することができる。たとえば、メモリセルＣ（１，１）～Ｃ（１，Ｎ）の行をワード線ＷＬ１に結合することができ、メモリセルＣ（Ｍ，１）～Ｃ（Ｍ，Ｎ）の行をワード線ＷＬＭに結合することができる。メモリセルＣ（１，１）～Ｃ（Ｍ，１）の列をビット線ＢＬ１に結合することができ、メモリセルＣ（Ｍ，１）～Ｃ（Ｍ，Ｎ）の列をビット線ＢＬＮに結合することができる。メモリ列の一方の端子は、そのメモリ列に対応するビット線トランジスタＴｂを介してビット線に結合され、他方の端子は、ソース線トランジスタＴｓを介してソース線に結合される。ビット線ＢＬ１～ＢＬＮは、被選択ビット線ＢＬｎ上の電圧または電流を検知することによって目標メモリセルの状態を検出するセンス回路（たとえば、センス増幅器）３００に結合され、ここでｎは１からＮの間（両端を含む）の正の整数である。フラッシュメモリデバイス１００は、メモリセルアレイへのプログラミングパルスを実現するための制御回路をさらに含む。

メモリセルＣ（１，１）～Ｃ（Ｍ，Ｎ）は、シングルレベルメモリセル（ＳＬＣ）またはマルチレベルメモリセル（ＭＬＣ）として構成することができる。メモリセルに記憶された特定の範囲のしきい値電圧を含むメモリセルにデータ状態が割り当てられる。ＳＬＣは、１つのメモリセル内の単一の２進数のデータを許容し、一方、ＭＬＣは、しきい値電圧の範囲および緊密性に応じて２つ以上の２進数を１つのメモリセルに記憶するのを可能にする。たとえば、１ビットは、２つのしきい値電圧範囲によって表されてもよく、２ビットは、４つのしきい値電圧範囲によって表されてもよく、３ビットは、８つのしきい値電圧範囲によって表されてもよく、以下同様である。ＳＬＣメモリは２つのしきい値電圧範囲を使用して、０または１を表す単一ビットのデータを記憶する（２つの範囲）。ＭＬＣメモリは、２ビットのデータ（４つの範囲）、３ビットのデータ（８つの範囲）、またはそれよりも多くのデータを記憶するように構成することができる。

図２は、２ビットＭＬＣメモリセルのしきい値電圧範囲の一例の図である。メモリセルは、４つの異なる範囲Ｓ０、Ｓ１、Ｓ２、およびＳ３のうちの１つの範囲内であるしきい値電圧にプログラムされてもよく、各範囲は、２ビットのパターンに対応するデータ状態を表す。重複を防止するために各範囲Ｓ０～Ｓ３間にマージンが維持される。たとえば、メモリセルの電圧が第１のしきい値電圧範囲Ｓ０内である場合、セルは「１１」状態を記憶し、この状態は通常、消去済み状態を表す。メモリセルの電圧が第２のしきい値電圧範囲Ｓ１内である場合、セルは「１０」状態を記憶する。メモリセルの電圧が第３のしきい値電圧範囲Ｓ２内である場合、セルは「００」状態を記憶する。メモリセルの電圧が第４のしきい値電圧範囲Ｓ３内である場合、セルは「０１」状態を記憶する。

フラッシュメモリセルは、プログラミングサイクルによってプログラムされる。あるブロックのメモリセルがまず消去され、次いで選択的なセルがプログラムされる。ＮＡＮＤアレイでは、すべてのワード線をグランド電圧に設定し、セルのブロックが形成された基板に消去電圧を印加することによって、セルのブロックが消去される。これによって、トランジスタの浮遊ゲートまたは他の電荷捕獲構成に捕獲された電荷が除去され、メモリセルの得られるしきい値電圧がＳ０の範囲内になる。Ｓ０は消去済み状態を表すことができる。

フラッシュプログラミングは、図１におけるワード線、たとえばワード線ＷＬｍに１つまたは複数のプログラミングパルスを印加することを含む。ここでｍは１からＭの間の整数である。これによって、各メモリセルＣ（ｍ，１）～Ｃ（ｍ，Ｎ）のゲートが制御される。たとえば、プログラミングパルスは、１５Ｖから開始し、その後のプログラミングパルスごとに増大してもよい。このプログラミング方法は、広く知られているインクリメンタルステップパルスプログラミング（ＩＳＰＰ）である。ワード線ＷＬｍにプログラミングパルスが印加される間、これらのメモリセルのチャネルを有する基板にも電圧が印加され、チャネルから被選択メモリセルの浮遊ゲートまで電荷が移動する。直接注入またはファウラー－ノードハイムトンネル現象によってチャネルからの電子を浮遊ゲートに注入することができる。したがって、プログラム済み状態では、しきい値電圧は通常、ゼロよりも大きい。

図１ではまた、各非選択ワード線、たとえばワード線ＷＬｍを除くワード線ＷＬ１～ＷＬＭにパス電圧が印加される。印加されたパス電圧は、それぞれに異なるワード線上で異なってもよい。被選択ワード線ＷＬｍに隣接するワード線は、パス電圧が９Ｖであってもよく、他のワード線ＷＬｍ_－１は、パス電圧が８Ｖであってもよい。パス電圧は常に、メモリセルのプログラミングを開始することがない程度に低い。また、プログラミング用に選択されたメモリセルを有するメモリセルストリングに結合されていないビット線に抑制電圧が印加される。プログラミング動作の間、プログラミングのために各ビット線を交互にアクティブ化または非アクティブ化してもよい。たとえば、ＢＬ２、ＢＬ４、…などの偶数ビット線をこれらのビット線に結合されたメモリセルをプログラミングするようにアクティブ化することができ、一方、ＢＬ１、ＢＬ３、…などの奇数ビット線をこれらのビット線に結合されたメモリセルをプログラミングしないように非アクティブ化する。次いで、その後のプログラミング動作は、偶数ビット線を非アクティブ化し、奇数ビット線をアクティブ化することができる。

プログラミングパルス間に、検知動作（たとえば、検証動作）が実行され、被選択メモリセルが検査されて、それらのメモリセルがその所期のプログラミング状態に達したかどうかを判定する。たとえば、メモリセルＣ（ｍ，ｎ）がその所期のプログラミング状態に達した場合、メモリセルＣ（ｍ，ｎ）は、メモリセルＣ（ｍ，ｎ）に結合されたビット線ＢＬｎに抑制電圧によってバイアスを加えることによって、抑制され、それ以上プログラミングされない。検知動作の後、まだプログラミングを完了していないメモリセルがある場合には追加のプログラミングパルスが印加される。プログラミングパルスを印加し、その後、検知動作を実行するこのプロセスは、すべての被選択メモリセルがその所期のプログラム済み状態に達するまで継続する。最大数のプログラミングパルスが印加されており、かついくつかの被選択メモリセルがまだプログラミングを完了していないとき、それらのメモリセルは、欠陥のあるメモリセルと定められる。

センス回路は、フラッシュメモリデバイスでは被選択メモリセルに対して検知動作（たとえば、読み取りおよび／または検証）を実行するために使用される。図３は、本発明の一実施形態における検知動作のために実装されたセンス回路３００の図を示す。センス回路３００は、第１のスイッチＴ１と、第２のスイッチＴ２と、第３のスイッチＴ３と、第４のスイッチＴ４とを備える。第１のスイッチＴ１の第２の端部は、第３のスイッチＴ３の第１の端部に結合され、昇圧ドライバＶｂｏｏｓｔは、昇圧電圧を供給するように構成される。この結合ノードをセンスノードＳＯと呼ぶ。第２のスイッチＴ２の第２の端部は、第３のスイッチＴ３の第２の端部および第４のスイッチＴ４の第１の端部に結合される。第１のスイッチＴ１の第１の端部および第２のスイッチＴ２の第１の端部にはシステム電圧ＶＤＤが与えられる。第４のスイッチＴ４の第２の端部は、ビット線ＢＬｎおよびメモリセルストリング３１０に結合される。センスノードＳＯと昇圧ドライバＶｂｏｏｓｔとの間に結合されたキャパシタＣ_ＳＯは、センスノードＳＯにおいて形成された寄生キャパシタである。ビット線ＢＬｎとグランドとの間に結合されたキャパシタＣｂは、ビット線ＢＬｎおよびメモリセルストリング３１０によって形成された寄生キャパシタである。第１のスイッチＴ１は、ＰＭＯＳ（Ｐ型金属酸化膜半導体）トランジスタを用いて実装することができる。第２のスイッチＴ２、第３のスイッチＴ３、および第４のスイッチＴ４は、ＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジスタを用いて実装することができる。

検知動作のプリチャージフェーズの間、信号ＰＲＥをある電圧レベルに設定することによって第１のスイッチＴ１をオンにし、したがって、センスノードＳＯの電圧レベルをシステム電圧ＶＤＤまで上昇させることによって、センスノードＳＯにプリチャージ電流が注入される。信号Ｖｂｌｃｌａｍｐが印加されて第２のスイッチＴ２をオンにし、別の信号Ｖｂｌｂｉａｓが印加されて第４のスイッチＴ４をオンにする。信号Ｖｓｏｂｌｋが非アクティブ化されることによって示されているように第３のスイッチＴ３がオフにされる。

プリチャージフェーズの後、被選択メモリセルに結合されたワード線にパス電圧を与えることができる。パス電圧は、そのようなワード線に結合された非選択メモリセルをその状態にかかわらずパスモードで動作させる。次いで、被選択メモリセルＣ（ｍ，ｎ）に結合されたワード線ＷＬｍに検知電圧によってバイアスを加えてメモリセルＣ（ｍ，ｎ）のデータ状態を決定する。メモリセルＣ（ｍ，ｎ）のしきい値電圧が検知電圧よりも高い場合、メモリセルＣ（ｍ，ｎ）はアクティブ化されず、ビット線ＢＬｎはプリチャージ電圧のままになる。メモリセルＣ（ｍ，ｎ）のしきい値電圧が検知電圧よりも低い場合、メモリセルＣ（ｍ，ｎ）はアクティブ化され、ビット線ＢＬｎは、メモリセルストリング３１０を通して放電させられる。センスノードＳＯにおける電圧もプルダウンされる。次いで、センス回路３００は、ビット線ＢＬｎおよびセンスノードＳＯが検知動作の間に放電させられたかどうかを検出し、メモリセルＣ（ｍ，ｎ）のデータ状態を判定する。

センス回路３００は、センスノードＳＯにおいて確立された検知トリガレベルを有するように構成される。検知トリガレベルは、センスノードＳＯにおける特定の電圧であることができる。検知動作の終了時に、センスノードＳＯにおける電圧が検知トリガレベルよりも低いときは、メモリセルＣ（ｍ，ｎ）は消去済み状態にあると判定することができる。センスノードＳＯにおける電圧が検知トリガレベルよりも高いときは、メモリセルＣ（ｍ，ｎ）はプログラム済み状態にあると判定することができる。プログラム済み状態と消去済み状態との間の検知マージンを増大させる１つの方法は、昇圧方式を適用することである。一般に、昇圧ドライバＶｂｏｏｓｔは、検知フェーズの開始時に高電圧を出力する。これによって、センスノードＳＯの電圧がシステム電圧ＶＤＤのレベルを超える。しかし、これによって、センス回路３００のスイッチＴ１における漏れ電流が生じることがあり、場合によっては、メモリセルＣ（ｍ，ｎ）のデータ状態の誤指示が生じることがある。したがって、この問題を解決するための新規の方法が必要である。

上述の問題を解決するために検知動作のための昇圧方式を提案する。図４および図５は、本発明の一実施形態における検知動作のための昇圧方式の波形図である。図４および図５に示すように、プリチャージフェーズの間、第１のスイッチＴ１がオンにされ、センスノードＳＯがシステム電圧ＶＤＤまで充電される。昇圧ドライバＶｂｏｏｓｔは、グランドレベルに設定され、第３のスイッチＴ３を制御するための信号Ｖｓｏｂｌｋは、第３のスイッチＴ３がオンであることを示す「オン」レベルである。図示されていないが、第２のスイッチＴ２を制御するための信号Ｖｂｌｃｌａｍｐと第４のスイッチＴ４を制御するための信号Ｖｂｌｂｉａｓはどちらも、検知動作全体にわたってアクティブ化される。

以下の説明では図３、図４、および図５を参照する。検知フェーズは、時間ｔ１から開始し、センスノードＳＯはメモリセルストリング３１０を通して放電を開始する。ある持続時間ｔ_ａの後、時間ｔ２において、信号Ｖｓｏｂｌｋが「オフ」レベルに設定されることによって示されるように第３のスイッチＴ３がオフにされる。センスノードＳＯの放電は、放電電流経路が切断されたときに停止する。信号Ｖｓｏｂｌｋがオフにされた後、時間ｔ３において、昇圧ドライバＶｂｏｏｓｔが高電圧ｖｂｏｏｓｔ１を出力してセンスノードＳＯの充電を開始する。センスノードＳＯにおける電圧があるレベルに達すると、信号Ｖｓｏｂｌｋが再び「オン」レベルに設定されて第３のスイッチＴ３をオンにし、センスノードＳＯが再び放電を開始する。持続時間ｔｂの後、時間ｔ５において、昇圧ドライバＶｂｏｏｓｔがその出力電圧を電圧ｖｂｏｏｓｔ２だけ低下させ、昇圧ドライバＶｂｏｏｓｔの出力電圧をｖｂｏｏｓｔ１－ｖｂｏｏｓｔ２になるように設定する。センスノードＳＯにおける電圧は引き続き、定常状態レベルまで低下する。この時点で、センスノードにおける電圧が所定の検知電圧Ｖｔｒｉｇｇｅｒと比較される。図４に示すようにセンスノードにおける電圧が検知電圧Ｖｔｒｉｇｇｅｒよりも高い場合、被選択メモリセルＣ（ｍ，ｎ）はプログラム済み状態にあると判定される。図５に示すようにセンスノードにおける電圧が電圧Ｖｔｒｉｇｇｅｒよりも低い場合、被選択メモリセルＣ（ｍ，ｎ）は消去済み状態にあると判定される。

代替的に、放電ストリング電流Ｉ_{ｓｔｒｉｎｇ}の大きさを目標検知電流Ｉ_{ｓｅｎｓｅ}と比較することによって 被選択メモリセルＣ（ｍ，ｎ）のデータ状態を判定することができる。ストリング電流Ｉ_{ｓｔｒｉｎｇ}の大きさが検知電流Ｉ_{ｓｅｎｓｅ}よりも小さい場合、被選択メモリセルＣ（ｍ，ｎ）は、プログラム済み状態にあると判定する。ストリング電流Ｉ_{ｓｔｒｉｎｇ}の大きさが検知電流Ｉ_{ｓｅｎｓｅ}よりも大きい場合、被選択メモリセルＣ（ｍ，ｎ）は、消去済み状態にあると判定する。

図４および図５における持続時間ｔ_ａおよびｔ_ｂは次式のように定義することができる。
Ｉ_{ｓｅｎｓｅ} ｘ ｔ_ａ ＝ Ｃ_ＳＯ ｘ （ｖｂｏｏｓｔ１ － α）
Ｉ_{ｓｅｎｓｅ} ｘ ｔ_ｂ ＝ Ｃ_ＳＯ ｘ （ＶＤＤ － α － ｖｂｏｏｓｔ２）

Ｉ_{ｓｅｎｓｅ}は目標検知電流である。Ｃ_ＳＯは、センスノードＳＯにおける特性キャパシタンスである。αは、検知ばらつきについてのマージンとしての所定の定数である。

図６は、本発明の一実施形態の検知動作の方法６００である。方法６００は、以下のステップを含む。
Ｓ６１０： 昇圧ドライバＶｂｏｏｓｔを制御して第１の電圧を出力し、第１のスイッチＴ１、第２のスイッチＴ２、および第４のスイッチＴ４がオンにされる間第３のスイッチＴ３をオンにする。
Ｓ６２０： 昇圧ドライバＶｂｏｏｓｔを制御して第１の電圧を出力し、第３のスイッチＴ３をオンにした後、第３のスイッチＴ３をオフにする。
Ｓ６３０： 第３のスイッチＴ３がオフにされる間、昇圧ドライバＶｂｏｏｓｔを制御して、センスノードＳＯにおける電圧レベルがシステム電圧ＶＤＤよりも高くならないように第１の電圧よりも高い第２の電圧を出力する。
Ｓ６４０： 昇圧ドライバが高電圧を出力する間、第３のスイッチＴ３をオンにする。
Ｓ６５０： 昇圧ドライバＶｂｏｏｓｔが第２の電圧を出力する間第３のスイッチＴ３をオンにした後、第３のスイッチＴ３をオフにし、昇圧ドライバＶｂｏｏｓｔを制御して第２の電圧と第１の電圧との間の中間電圧を出力する。
Ｓ６６０： センスノードＳＯにおける電圧レベルを検知電圧Ｖｔｒｉｇｇｅｒと比較し、センスノードＳＯの電圧レベルが検知電圧Ｖｔｒｉｇｇｅｒよりも高い場合には、ステップＳ６７０に進み、そうでない場合はステップ６８０に進む。
Ｓ６７０： 被選択メモリセルはプログラム済み状態にあると判定する。
Ｓ６８０： 被選択メモリセルは消去済み状態にあると判定する。

要するに、本発明のセンス回路および検知動作方法は、センスノードにおける電圧レベルがシステム電圧を超えないように新規の昇圧方式を適用する。本発明のセンス回路および検知動作方法は、センス回路における漏れ電流を効果的に無くすことができ、したがって、より厳密な検知を実現して、被選択メモリセルのデータ状態をより高い精度で判定する。

当業者には、本発明の教示を保持しつつデバイスおよび方法に多数の修正および変更を施してもよいことが容易に理解されよう。したがって、上記の開示は添付の特許請求の範囲によってのみ限定されると解釈すべきである。

１００ フラッシュメモリデバイス、不揮発性メモリデバイス
３００ センス回路
３１０ メモリセルストリング
ＢＬ１～ＢＬＮ ビット線
Ｃ（１，１）～Ｃ（Ｍ，Ｎ） メモリセル
Ｃ_ｂ、Ｃ_ＳＯ キャパシタ
Ｉ_{ｓｅｎｓｅ} 目標検知電流
Ｉ_{ｓｔｒｉｎｇ} 放電ストリング電流
Ｓ０～Ｓ３ 範囲
ＳＯ センスノード
Ｔ１ 第１のスイッチ
Ｔ２ 第２のスイッチ
Ｔ３ 第３のスイッチ
Ｔ４ 第４のスイッチ
Ｔｂ ビット線トランジスタ
Ｔｓ ソース線トランジスタ
Ｖｂｌｂｉａｓ、Ｖｂｌｃｌａｍｐ、Ｖｓｏｂｌｋ 信号
Ｖｂｏｏｓｔ 昇圧ドライバ
Ｖｔｒｉｇｇｅｒ 検知電圧
ＶＤＤ システム電圧
ＷＬ１～ＷＬＭ ワード線

Claims (20)

1. メモリセルのセンス回路を動作させる方法であって、前記センス回路が、第１のスイッチと、第２のスイッチと、第３のスイッチと、第４のスイッチとを備え、前記第１のスイッチの第１の端部が、システム電圧を出力するシステム電圧源に結合され、前記第１のスイッチの第２の端部が、センスノード、前記第３のスイッチの第１の端部、および昇圧ドライバに結合され、前記第２のスイッチの第２の端部が、前記第３のスイッチの第２の端部および前記第４のスイッチの第１の端部に結合される方法において、
   前記昇圧ドライバを制御して第１の電圧を出力し、前記第１のスイッチ、前記第２のスイッチ、および前記第４のスイッチがオンにされる間前記第３のスイッチをオンにするステップと、
   前記昇圧ドライバを制御して前記第１の電圧を出力し、前記第３のスイッチをオンにした後、前記第３のスイッチをオフにするステップと、
   前記第３のスイッチがオフにされる間、前記昇圧ドライバを制御して、前記センスノードの電圧レベルが前記システム電圧よりも高くならないように前記第１の電圧よりも高い第２の電圧を出力するステップと、
   前記昇圧ドライバが前記第２の電圧を出力する間、前記第３のスイッチをオンにするステップと、
   前記昇圧ドライバが前記高電圧を出力する間前記第３のスイッチをオンにした後、前記第３のスイッチをオフにし、前記昇圧ドライバを制御して前記第１の電圧と前記第２の電圧との間の中間電圧を出力するステップと、
   前記昇圧ドライバが前記中間電圧を出力する間の前記メモリセルの状態を判定するステップとを含む方法。
2. 前記センスノードの電圧レベルを所定の電圧と比較するステップと、
   前記センスノードの前記電圧レベルが前記所定の電圧よりも高い場合、前記メモリセルがプログラム済み状態にあると判定するステップとをさらに含む、請求項１に記載の方法。
3. 前記センスノードの電圧レベルを所定の電圧と比較するステップと、
   前記第１のスイッチの前記第２の端部の前記電圧レベルが前記所定の電圧よりも低い場合、前記メモリセルが消去済み状態にあると判定するステップとをさらに含む、請求項１に記載の方法。
4. 前記センス回路は、前記第１のスイッチの前記第２の端部と前記昇圧ドライバとの間に形成された寄生キャパシタを有する、請求項１に記載の方法。
5. 前記センス回路は、前記第４のスイッチの第２の端部とグランドとの間に形成された寄生キャパシタを有する、請求項１に記載の方法。
6. 前記第４のスイッチの第２の端部は、メモリセルのストリングに結合される、請求項１に記載の方法。
7. 前記第１のスイッチは、ＰＭＯＳ（Ｐ型金属酸化膜半導体）トランジスタである、請求項１に記載の方法。
8. 前記第２のスイッチ、前記第３のスイッチ、および前記第４のスイッチは、ＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジスタである、請求項１に記載の方法。
9. センス回路であって、
   センスノードに結合され、昇圧電圧を供給するように構成された昇圧ドライバと、
   第１のスイッチであって、
   システム電圧源に結合された第１の端部と、
   前記センスノードに結合された第２の端部とを備える第１のスイッチと、
   第２のスイッチであって、
   前記システム電圧源に結合された第１の端部と、
   第２の端部とを備える第２のスイッチと、
   第３のスイッチであって、
   前記センスノードに結合された第１の端部と、
   前記第２のスイッチの前記第２の端部に結合された第２の端部とを備える第３のスイッチと、
   第４のスイッチであって、
   前記第２のスイッチの前記第２の端部に結合された第１の端部と、
   メモリセルのストリングに結合された第２の端部とを備える第４のスイッチとを備えるセンス回路。
10. 前記第１のスイッチの前記第２の端部と前記昇圧ドライバとの間に寄生キャパシタが形成される、請求項９に記載のセンス回路。
11. 前記第４のスイッチの第２の端部とグランドとの間に寄生キャパシタが形成される、請求項９に記載のセンス回路。
12. 前記第１のスイッチは、ＰＭＯＳ（Ｐ型金属酸化膜半導体）トランジスタである、請求項９に記載のセンス回路。
13. 前記第２のスイッチ、前記第３のスイッチ、および前記第４のスイッチは、ＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジスタである、請求項９に記載のセンス回路。
14. メモリセルのセンス回路を動作させる方法であって、前記センス回路が、センスノードと、スイッチと、直列に結合された前記メモリセルと、前記センスノードに結合された昇圧ドライバとを備える方法において、
    前記スイッチをオンにするステップと、
    前記スイッチがオンにされた後、前記昇圧ドライバが、前記センスノードに第１の電圧を出力するステップと、
    前記スイッチをオンにした後オフにするステップと、
    前記スイッチがオフにされた後、前記昇圧ドライバが、前記センスノードにおける電圧レベルがシステム電圧よりも高くならないように第１の電圧よりも高い第２の電圧を出力するステップと、
    前記昇圧ドライバが前記第２の電圧を出力する間前記スイッチをオンにするステップと、
    前記昇圧ドライバが前記第２の電圧を出力する間前記スイッチをオンにした後、前記スイッチをオフにし、前記昇圧ドライバが、前記第１の電圧と前記第２の電圧との間の中間電圧を出力するステップと、
    前記昇圧ドライバが前記中間電圧を出力する間の前記メモリセルの状態を判定するステップとを含む方法。
15. 複数のメモリセルと、
    各々が前記複数のメモリセルの対応する列の一方の端部に結合された複数のビット線トランジスタと、
    各々が前記複数のメモリセルの前記対応する列の別の端部に結合された複数のソース線トランジスタと、
    前記複数のメモリセルの各列に結合されたセンス回路であって、
    センスノードに結合され、昇圧電圧を供給するように構成された昇圧ドライバと、
    第１のスイッチであって、
    システム電圧源に結合された第１の端部と、
    前記センスノードに結合された第２の端部とを備える第１のスイッチと、
    第２のスイッチであって、
    前記システム電圧源に結合された第１の端部と、
    第２の端部とを備える第２のスイッチと、
    第３のスイッチであって、
    前記センスノードに結合された第１の端部と、
    前記第２のスイッチの前記第２の端部に結合された第２の端部とを備える第３のスイッチと、
    第４のスイッチであって、
    前記第２のスイッチの前記第２の端部に結合された第１の端部と、
    第２の端部とを備える第４のスイッチとを備えるセンス回路とを備えるメモリデバイス。
16. 前記メモリセルへのプログラミングパルスを実現するように構成された制御回路をさらに備える、請求項１５に記載のメモリデバイス。
17. 前記メモリセルの各行は、ワード線に結合される、請求項１５に記載のメモリデバイス。
18. 前記メモリセルの各列は、ビット線に結合される、請求項１５に記載のメモリデバイス。
19. 前記各メモリセルは、浮遊ゲートトランジスタを備える、請求項１５に記載のメモリデバイス。
20. 前記センス回路は、前記複数のメモリセルのうちのメモリセルの状態を検出するように構成される、請求項１５に記載のメモリデバイス。

Images