JPH08106796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08106796A JPH08106796A JP24028994A JP24028994A JPH08106796A JP H08106796 A JPH08106796 A JP H08106796A JP 24028994 A JP24028994 A JP 24028994A JP 24028994 A JP24028994 A JP 24028994A JP H08106796 A JPH08106796 A JP H08106796A
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 テストモード時に、冗長ブロックへ切り替え
た不良ブロックに一括書き込み／一括消去の高電圧が印
加されない回路構成のＮＡＮＤ形Ｅ2 ＰＲＯＭを提供す
る。 【構成】 テストのための全ブロックへの一括書き込み
／一括消去モード時に、冗長ブロックに切り替えた不良
ブロックを非選択とする構成のブロック選択回路（ＢＳ
Ｃ１〜６）を備え、昇圧回路で昇圧した全ブロック一括
書き込み／一括消去の高電圧が不良ブロックに印加され
ることを禁止する。ブロック選択回路は、ヒューズを切
断された状態で一括書き込み／一括消去の信号が入力さ
れると「非選択」の信号を出力する。したがって、冗長
ブロックへ切り替えた不良ブロックからの電流の漏洩に
よる電圧降下がなく、テストモードを含む全モードにお
いて完全な良品のＮＡＮＤ形Ｅ2 ＰＲＯＭとして使用す
ることができる。
た不良ブロックに一括書き込み／一括消去の高電圧が印
加されない回路構成のＮＡＮＤ形Ｅ2 ＰＲＯＭを提供す
る。 【構成】 テストのための全ブロックへの一括書き込み
／一括消去モード時に、冗長ブロックに切り替えた不良
ブロックを非選択とする構成のブロック選択回路（ＢＳ
Ｃ１〜６）を備え、昇圧回路で昇圧した全ブロック一括
書き込み／一括消去の高電圧が不良ブロックに印加され
ることを禁止する。ブロック選択回路は、ヒューズを切
断された状態で一括書き込み／一括消去の信号が入力さ
れると「非選択」の信号を出力する。したがって、冗長
ブロックへ切り替えた不良ブロックからの電流の漏洩に
よる電圧降下がなく、テストモードを含む全モードにお
いて完全な良品のＮＡＮＤ形Ｅ2 ＰＲＯＭとして使用す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にＮＡＮＤ形Ｅ2 ＰＲＯＭのテストモードにおけるメ
モリセルの寿命試験に好適なものである。
特にＮＡＮＤ形Ｅ2 ＰＲＯＭのテストモードにおけるメ
モリセルの寿命試験に好適なものである。
【０００２】
【従来の技術】図３は、Ｅ2 ＰＲＯＭのメモリセルの構
成の一例の断面図である。シリコン基板７表面部に、チ
ャネル５を挟んでソース１及びドレイン２が形成されて
おり、ソース１、及びドレイン２、チャネル５の上には
酸化膜６を挟んで浮遊ゲート４が形成されている。酸化
膜６のドレイン２上の部分は、トンネル酸化膜６ａとな
っている。さらに、浮遊ゲート４の上には酸化膜を挟ん
で制御ゲート３が形成されており、これら全体が酸化膜
によって覆われている。
成の一例の断面図である。シリコン基板７表面部に、チ
ャネル５を挟んでソース１及びドレイン２が形成されて
おり、ソース１、及びドレイン２、チャネル５の上には
酸化膜６を挟んで浮遊ゲート４が形成されている。酸化
膜６のドレイン２上の部分は、トンネル酸化膜６ａとな
っている。さらに、浮遊ゲート４の上には酸化膜を挟ん
で制御ゲート３が形成されており、これら全体が酸化膜
によって覆われている。
【０００３】Ｅ2 ＰＲＯＭのメモリセルにおけるデータ
の記憶は、浮遊ゲート４中に電子が存在するか否かによ
り、０／１を記憶させている。すなわち、制御ゲート３
へ高電圧を印加しドレイン２とソース１との間のチャネ
ル５の電位を０Ｖとすれば、浮遊ゲート４とチャネル５
との間の酸化膜６中に高電界が発生し、トンネル酸化膜
６ａを介してトンネル電流が流れて浮遊ゲート４中に電
子が捕獲され、メモリセルのしきい値電圧が上昇する
（書き込み）。逆に、制御ゲート３の電位を０Ｖとしチ
ャネル５へ高電圧を印加すれば、浮遊ゲート４からチャ
ネル５へ電子が引き抜かれて、メモリセルのしきい値電
圧が下降する（消去）。
の記憶は、浮遊ゲート４中に電子が存在するか否かによ
り、０／１を記憶させている。すなわち、制御ゲート３
へ高電圧を印加しドレイン２とソース１との間のチャネ
ル５の電位を０Ｖとすれば、浮遊ゲート４とチャネル５
との間の酸化膜６中に高電界が発生し、トンネル酸化膜
６ａを介してトンネル電流が流れて浮遊ゲート４中に電
子が捕獲され、メモリセルのしきい値電圧が上昇する
（書き込み）。逆に、制御ゲート３の電位を０Ｖとしチ
ャネル５へ高電圧を印加すれば、浮遊ゲート４からチャ
ネル５へ電子が引き抜かれて、メモリセルのしきい値電
圧が下降する（消去）。
【０００４】書き込み／消去の動作におけるメモリセル
のしきい値電圧の制御は高電界下の酸化膜中のトンネル
電流によって行っているが、このトンネル電流は非常に
小さな電流であるため、複数のメモリセルに同時に流す
ことが可能である。したがって、ＮＡＮＤ形Ｅ2 ＰＲＯ
Ｍには、テストモードとしてそれぞれ複数のメモリセル
からなる複数のブロックすべてに対する一括書き込みモ
ード／一括消去モードを設けることができ、外部から信
号を入力することにより全ブロック一括書き込み／一括
消去が可能である。
のしきい値電圧の制御は高電界下の酸化膜中のトンネル
電流によって行っているが、このトンネル電流は非常に
小さな電流であるため、複数のメモリセルに同時に流す
ことが可能である。したがって、ＮＡＮＤ形Ｅ2 ＰＲＯ
Ｍには、テストモードとしてそれぞれ複数のメモリセル
からなる複数のブロックすべてに対する一括書き込みモ
ード／一括消去モードを設けることができ、外部から信
号を入力することにより全ブロック一括書き込み／一括
消去が可能である。
【０００５】書き込み／消去のための高電圧はデバイス
内部の昇圧回路で発生させており、通常、その電圧は約
２４Ｖであるが、より高電圧のものも試作されている。
内部の昇圧回路で発生させており、通常、その電圧は約
２４Ｖであるが、より高電圧のものも試作されている。
【０００６】ＮＡＮＤ形Ｅ2 ＰＲＯＭは他のメモリと同
様に、不良ブロックが発見された場合に当該不良ブロッ
クと切り替えるための冗長ブロック及び切り替え回路を
持っており、ウェーハ状態における試験で不良ブロック
を発見した場合、ヒューズを切断して当該不良ブロック
を冗長ブロックに切り替え、当該不良ブロックを選択で
きないようにすることにより、良品として使用してい
る。
様に、不良ブロックが発見された場合に当該不良ブロッ
クと切り替えるための冗長ブロック及び切り替え回路を
持っており、ウェーハ状態における試験で不良ブロック
を発見した場合、ヒューズを切断して当該不良ブロック
を冗長ブロックに切り替え、当該不良ブロックを選択で
きないようにすることにより、良品として使用してい
る。
【０００７】図４は、従来のＮＡＮＤ形Ｅ2 ＰＲＯＭの
回路の一例で、ブロックアドレスＢＡ０〜１、／ＢＡ０
〜１で構成される４ブロックと、スペアである冗長ブロ
ックとして２ブロックを有する回路図である。通常の状
態で使用されるの４個のブロックにはそれぞれ３入力の
ＮＡＮＤゲートＮＤ４１〜４４が対応して設けられてお
り、２個の冗長ブロックにはそれぞれ２入力のＮＡＮＤ
ゲートＮＤ４５、４６が対応して設けられている。ただ
し、明細書中記号「／」を付した論理信号は、元の論理
信号の逆論理の信号として用いるが、図面中では、通常
の逆論理の記号であるバー記号を用いる。
回路の一例で、ブロックアドレスＢＡ０〜１、／ＢＡ０
〜１で構成される４ブロックと、スペアである冗長ブロ
ックとして２ブロックを有する回路図である。通常の状
態で使用されるの４個のブロックにはそれぞれ３入力の
ＮＡＮＤゲートＮＤ４１〜４４が対応して設けられてお
り、２個の冗長ブロックにはそれぞれ２入力のＮＡＮＤ
ゲートＮＤ４５、４６が対応して設けられている。ただ
し、明細書中記号「／」を付した論理信号は、元の論理
信号の逆論理の信号として用いるが、図面中では、通常
の逆論理の記号であるバー記号を用いる。
【０００８】ブロック１〜４に対応するＮＡＮＤゲート
ＮＤ４１〜４４には、それぞれのブロックを指定する２
つのブロックアドレス信号と、当該ブロックを冗長ブロ
ックに切り替える切替信号とが入力されている。また、
冗長ブロックであるＳＰブロック１〜２に対応するＮＡ
ＮＤゲートＮＡＮＤゲートＮＤ４５、４６には、それぞ
れのブロックを指定する２つのブロックアドレス信号が
入力されている。
ＮＤ４１〜４４には、それぞれのブロックを指定する２
つのブロックアドレス信号と、当該ブロックを冗長ブロ
ックに切り替える切替信号とが入力されている。また、
冗長ブロックであるＳＰブロック１〜２に対応するＮＡ
ＮＤゲートＮＡＮＤゲートＮＤ４５、４６には、それぞ
れのブロックを指定する２つのブロックアドレス信号が
入力されている。
【０００９】図４の回路において、ブロック２をスペア
であるＳＰブロック１と置き換える場合について検討す
る。ブロック２のブロックアドレスはＢＡ０＝Ｈ、ＢＡ
１＝Ｌであり、したがって、／ＢＡ０＝Ｌ、／ＢＡ１＝
Ｈである。ブロック２をＳＰブロック１と置き換えるた
めに、ＳＰブロック１用のヒューズ（ｆa 〜ｆd ）のう
ちｆa とｆd を切断する。
であるＳＰブロック１と置き換える場合について検討す
る。ブロック２のブロックアドレスはＢＡ０＝Ｈ、ＢＡ
１＝Ｌであり、したがって、／ＢＡ０＝Ｌ、／ＢＡ１＝
Ｈである。ブロック２をＳＰブロック１と置き換えるた
めに、ＳＰブロック１用のヒューズ（ｆa 〜ｆd ）のう
ちｆa とｆd を切断する。
【００１０】この時、外部から入力されるコントロール
信号である／ＣＰＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）はＬで
あり、バッファを通して／ＣＰＥから得られた信号／Ｃ
ＰＥ＊は／ＣＰＥと同じ論理の信号であるから、／ＣＰ
Ｅ＊もＬとなる。また、ＲＤＥ（Ｒｅｄｕｎｄａｎｃｙ
Ｅｎａｂｌｅ）は通常のブロックとスペアブロックと
を置き換える場合はＨとなる。
信号である／ＣＰＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）はＬで
あり、バッファを通して／ＣＰＥから得られた信号／Ｃ
ＰＥ＊は／ＣＰＥと同じ論理の信号であるから、／ＣＰ
Ｅ＊もＬとなる。また、ＲＤＥ（Ｒｅｄｕｎｄａｎｃｙ
Ｅｎａｂｌｅ）は通常のブロックとスペアブロックと
を置き換える場合はＨとなる。
【００１１】テストモードではない場合、すなわち、テ
スト信号ＴＳＴ＝Ｌの場合において、Ｖ1 ＝ＨなのでＶ
3 ＝Ｌとなり、Ｖ2 ＝ＬなのでＶ4 ＝Ｈとなる。ＴＳＴ
＝ＬなのでＶ5 ＝Ｖ6 ＝Ｈとなり、したがって、Ｖ7 ＝
Ｈ、Ｖ8 ＝Ｌとなる。よって、Ｖ9 ＝ＨとなりＶ10＝Ｈ
なので、Ｖ11＝Ｌとなる。また、Ｖ9 ＝Ｖ12＝ＨでＲＤ
ＥもＨなので、Ｖ13＝Ｌ、Ｖ14＝Ｈとなる。したがっ
て、Ｖ15〜Ｖ25のＬ／ＨにかかわらずＶ31〜Ｖ34＝Ｌと
なり、Ｖ27＝Ｖ28＝ＨなのでＶ35＝Ｈ、Ｖ29＝Ｌ、Ｖ30
＝ＨなのでＶ36＝Ｌとなり、ＳＰブロック１が選択され
る。
スト信号ＴＳＴ＝Ｌの場合において、Ｖ1 ＝ＨなのでＶ
3 ＝Ｌとなり、Ｖ2 ＝ＬなのでＶ4 ＝Ｈとなる。ＴＳＴ
＝ＬなのでＶ5 ＝Ｖ6 ＝Ｈとなり、したがって、Ｖ7 ＝
Ｈ、Ｖ8 ＝Ｌとなる。よって、Ｖ9 ＝ＨとなりＶ10＝Ｈ
なので、Ｖ11＝Ｌとなる。また、Ｖ9 ＝Ｖ12＝ＨでＲＤ
ＥもＨなので、Ｖ13＝Ｌ、Ｖ14＝Ｈとなる。したがっ
て、Ｖ15〜Ｖ25のＬ／ＨにかかわらずＶ31〜Ｖ34＝Ｌと
なり、Ｖ27＝Ｖ28＝ＨなのでＶ35＝Ｈ、Ｖ29＝Ｌ、Ｖ30
＝ＨなのでＶ36＝Ｌとなり、ＳＰブロック１が選択され
る。
【００１２】以上のように、ヒューズを切断して不良ブ
ロックをスペアである冗長ブロックに切り替えて不良ブ
ロックは選択できないようにすることにより、良品とし
て使用することができるようになる。
ロックをスペアである冗長ブロックに切り替えて不良ブ
ロックは選択できないようにすることにより、良品とし
て使用することができるようになる。
【００１３】
【発明が解決しようとする課題】しかしながら、不良ブ
ロックを冗長ブロックに切り替えて使用しているＮＡＮ
Ｄ形Ｅ2 ＰＲＯＭでは、テストモードである一括書き込
み／一括消去モードにおいて、回路構成上、ヒューズを
切断して冗長ブロックに切り替えたはずの不良ブロック
にも高電圧が印加されてしまうという問題を生ずる。
ロックを冗長ブロックに切り替えて使用しているＮＡＮ
Ｄ形Ｅ2 ＰＲＯＭでは、テストモードである一括書き込
み／一括消去モードにおいて、回路構成上、ヒューズを
切断して冗長ブロックに切り替えたはずの不良ブロック
にも高電圧が印加されてしまうという問題を生ずる。
【００１４】テストモードの場合、すなわち、ＴＳＴ＝
Ｈの場合においては、Ｖ5 ＝Ｖ6 ＝Ｌとなり、Ｖ3 、Ｖ
4 のＬ／ＨにかかわらずＶ7 ＝Ｈ、Ｖ8 ＝Ｈとなる。ま
た、Ｖ10＝ＬとなるのでＶ11＝Ｈとなり、Ｖ12＝Ｈより
ＲＤＥ＝Ｈなので、Ｖ13＝Ｖ14＝Ｈとなる。したがっ
て、Ｖ15〜Ｖ30＝Ｈとなりすべてのブロックが選択され
る。
Ｈの場合においては、Ｖ5 ＝Ｖ6 ＝Ｌとなり、Ｖ3 、Ｖ
4 のＬ／ＨにかかわらずＶ7 ＝Ｈ、Ｖ8 ＝Ｈとなる。ま
た、Ｖ10＝ＬとなるのでＶ11＝Ｈとなり、Ｖ12＝Ｈより
ＲＤＥ＝Ｈなので、Ｖ13＝Ｖ14＝Ｈとなる。したがっ
て、Ｖ15〜Ｖ30＝Ｈとなりすべてのブロックが選択され
る。
【００１５】このため、全ブロック一括書き込み／一括
消去の高電圧を印加した場合、不良ブロックから多大な
電流が漏洩し、一括書き込み／一括消去のために昇圧回
路で昇圧した電圧が降下してしまうことがある。また、
たとえ、最初は漏洩電流が小さかったとしても、その後
のテストモードを用いる試験で不良が進行し、漏洩電流
が増加することがある。この場合、不良ブロックは冗長
ブロックと切り替えられ、その他のブロックはすべて良
品であるにもかかわらず、十分な電圧が得られないため
に書き込み／消去をすることができない状態となる。す
なわち、上記デバイスはテストモード以外の使用状態に
おいては完全な良品であるにもかかわらず、テストモー
ドを使用し、一括書き込み／一括消去の高電圧を印加し
て、寿命試験をする場合に、不良ブロックが存在するた
めに他の良ブロックに正規の電圧が印加されず、試験が
行えないという事態が発生する。
消去の高電圧を印加した場合、不良ブロックから多大な
電流が漏洩し、一括書き込み／一括消去のために昇圧回
路で昇圧した電圧が降下してしまうことがある。また、
たとえ、最初は漏洩電流が小さかったとしても、その後
のテストモードを用いる試験で不良が進行し、漏洩電流
が増加することがある。この場合、不良ブロックは冗長
ブロックと切り替えられ、その他のブロックはすべて良
品であるにもかかわらず、十分な電圧が得られないため
に書き込み／消去をすることができない状態となる。す
なわち、上記デバイスはテストモード以外の使用状態に
おいては完全な良品であるにもかかわらず、テストモー
ドを使用し、一括書き込み／一括消去の高電圧を印加し
て、寿命試験をする場合に、不良ブロックが存在するた
めに他の良ブロックに正規の電圧が印加されず、試験が
行えないという事態が発生する。
【００１６】本発明は、上記問題点に鑑みて成されたも
ので、その目的は、テストモードにおいて、冗長ブロッ
クと切り替えた不良ブロックに一括書き込み／一括消去
の高電圧が印加されない回路構成のＮＡＮＤ形Ｅ2 ＰＲ
ＯＭを提供することである。
ので、その目的は、テストモードにおいて、冗長ブロッ
クと切り替えた不良ブロックに一括書き込み／一括消去
の高電圧が印加されない回路構成のＮＡＮＤ形Ｅ2 ＰＲ
ＯＭを提供することである。
【００１７】
【課題を解決するための手段】本発明に係る半導体記憶
装置は、それぞれ複数のメモリセルから構成された複数
のブロックと、複数のブロック中に発見された不良ブロ
ックと切り替えるために設けられた少なくとも１個の冗
長ブロックと、不良ブロックを冗長ブロックへ切り替え
る切替手段と、複数のブロックのうち、切替手段により
冗長ブロックへ切り替えられていないブロックに対して
は、常に「選択」の信号を出力し、冗長ブロックへ切り
替えられた不良ブロックに対しては、テストモードの全
ブロック一括書き込み／一括消去の入力信号に対して
「非選択」の信号を出力し、テストモードの全ブロック
一括書き込み／一括消去以外の入力信号に対して「選
択」の信号を出力するブロック選択回路とを備える。
装置は、それぞれ複数のメモリセルから構成された複数
のブロックと、複数のブロック中に発見された不良ブロ
ックと切り替えるために設けられた少なくとも１個の冗
長ブロックと、不良ブロックを冗長ブロックへ切り替え
る切替手段と、複数のブロックのうち、切替手段により
冗長ブロックへ切り替えられていないブロックに対して
は、常に「選択」の信号を出力し、冗長ブロックへ切り
替えられた不良ブロックに対しては、テストモードの全
ブロック一括書き込み／一括消去の入力信号に対して
「非選択」の信号を出力し、テストモードの全ブロック
一括書き込み／一括消去以外の入力信号に対して「選
択」の信号を出力するブロック選択回路とを備える。
【００１８】ブロック選択回路は、複数個の論理ゲート
を含む第一の信号伝搬経路と、複数個の論理ゲートを通
過した信号を入力信号に応じて反転させる信号反転手段
と、第一の信号伝搬経路と信号反転手段との間の第二の
信号伝搬経路を切替手段による切り替えに対応して遮断
する信号伝搬経路遮断手段とから構成され、各ブロック
に対応してそれぞれ設けられたものとすると良い。
を含む第一の信号伝搬経路と、複数個の論理ゲートを通
過した信号を入力信号に応じて反転させる信号反転手段
と、第一の信号伝搬経路と信号反転手段との間の第二の
信号伝搬経路を切替手段による切り替えに対応して遮断
する信号伝搬経路遮断手段とから構成され、各ブロック
に対応してそれぞれ設けられたものとすると良い。
【００１９】また、ブロック選択回路は、直列に接続さ
れた複数個のインバータからなる第一の信号伝搬経路
と、複数個のインバータを通過した信号の発生点と所定
の電位点とを信号伝搬経路遮断手段を介して接続するこ
とにより複数個のインバータを通過した信号を反転させ
るＭＯＳ ＦＥＴからなる信号反転手段とから構成され
たものとしても良い。
れた複数個のインバータからなる第一の信号伝搬経路
と、複数個のインバータを通過した信号の発生点と所定
の電位点とを信号伝搬経路遮断手段を介して接続するこ
とにより複数個のインバータを通過した信号を反転させ
るＭＯＳ ＦＥＴからなる信号反転手段とから構成され
たものとしても良い。
【００２０】信号伝搬経路遮断手段は、ヒューズあるい
はＰＲＯＭとすると良い。
はＰＲＯＭとすると良い。
【００２１】
【作用】不良ブロックを冗長ブロックに切り替えた後
は、全ブロックへの一括書き込み／一括消去モードにお
いて不良ブロックへの一括書き込み／一括消去の電圧の
印加を禁止する構成のブロック選択回路を備えたので、
昇圧回路で昇圧した全ブロック一括書き込み／一括消去
のための高電圧が不良ブロックからの電流の漏洩によっ
て降下することを防止することができる。したがって、
不良ブロックが冗長ブロックに切り替えてあれば、テス
トモードを含む全モードにおいて完全な良品のＮＡＮＤ
形Ｅ2 ＰＲＯＭとして使用することができる。
は、全ブロックへの一括書き込み／一括消去モードにお
いて不良ブロックへの一括書き込み／一括消去の電圧の
印加を禁止する構成のブロック選択回路を備えたので、
昇圧回路で昇圧した全ブロック一括書き込み／一括消去
のための高電圧が不良ブロックからの電流の漏洩によっ
て降下することを防止することができる。したがって、
不良ブロックが冗長ブロックに切り替えてあれば、テス
トモードを含む全モードにおいて完全な良品のＮＡＮＤ
形Ｅ2 ＰＲＯＭとして使用することができる。
【００２２】ブロック選択回路は、ヒューズを切断され
た状態で一括書き込み／一括消去の信号が入力されると
「非選択」の信号を出力する構成としたので、冗長ブロ
ックに切り替えた不良ブロックには一括書き込み／一括
消去の電圧が印加されることがない。
た状態で一括書き込み／一括消去の信号が入力されると
「非選択」の信号を出力する構成としたので、冗長ブロ
ックに切り替えた不良ブロックには一括書き込み／一括
消去の電圧が印加されることがない。
【００２３】
【実施例】図１は、本発明に係るブロック選択回路を備
えたＮＡＮＤ形Ｅ2 ＰＲＯＭの一実施例の回路図であ
る。図４に従来例として示した、ブロックアドレスＢＡ
０〜１、／ＢＡ０〜１で構成される４ブロックと、スペ
アである冗長ブロックとして２ブロックを有する回路に
おいて、点線で囲んだ部分に各ブロックと対応させてブ
ロック回路選択を挿入し接続したものである。ブロック
選択回路は、インバータＩＮＶ１と各ブロックにそれぞ
れ対応して設けられた回路ＢＳＣ１〜６とから構成され
ている。通常の状態で使用されるブロック１〜４には４
入力のＮＡＮＤゲートＮＤ１〜４がそれぞれ対応して設
けられ、冗長ブロックであるＳＰブロック１、２には３
入力のＮＡＮＤゲートＮＤ５、６がそれぞれ対応して設
けられている。
えたＮＡＮＤ形Ｅ2 ＰＲＯＭの一実施例の回路図であ
る。図４に従来例として示した、ブロックアドレスＢＡ
０〜１、／ＢＡ０〜１で構成される４ブロックと、スペ
アである冗長ブロックとして２ブロックを有する回路に
おいて、点線で囲んだ部分に各ブロックと対応させてブ
ロック回路選択を挿入し接続したものである。ブロック
選択回路は、インバータＩＮＶ１と各ブロックにそれぞ
れ対応して設けられた回路ＢＳＣ１〜６とから構成され
ている。通常の状態で使用されるブロック１〜４には４
入力のＮＡＮＤゲートＮＤ１〜４がそれぞれ対応して設
けられ、冗長ブロックであるＳＰブロック１、２には３
入力のＮＡＮＤゲートＮＤ５、６がそれぞれ対応して設
けられている。
【００２４】図４の従来例と同様、ブロック１〜４に対
応するＮＡＮＤゲートＮＤ１〜４には、それぞれのブロ
ックを指定する２つのブロックアドレス信号と、当該ブ
ロックを冗長ブロックに切り替える切替信号とが入力さ
れている。また、冗長ブロックであるＳＰブロック１〜
２に対応するＮＡＮＤゲートＮＤ５、６には、それぞれ
のブロックを指定する２つのブロックアドレス信号が入
力されている。これに加えて、ブロック１〜４及びＳＰ
ブロック１〜２対応する各ＮＡＮＤゲートＮＤ１〜６に
はそれぞれ、上記ブロック選択回路の出力信号が入力さ
れている。以下、ブロック選択回路について説明する。
応するＮＡＮＤゲートＮＤ１〜４には、それぞれのブロ
ックを指定する２つのブロックアドレス信号と、当該ブ
ロックを冗長ブロックに切り替える切替信号とが入力さ
れている。また、冗長ブロックであるＳＰブロック１〜
２に対応するＮＡＮＤゲートＮＤ５、６には、それぞれ
のブロックを指定する２つのブロックアドレス信号が入
力されている。これに加えて、ブロック１〜４及びＳＰ
ブロック１〜２対応する各ＮＡＮＤゲートＮＤ１〜６に
はそれぞれ、上記ブロック選択回路の出力信号が入力さ
れている。以下、ブロック選択回路について説明する。
【００２５】図２は、本発明に係るブロック選択回路の
一実施例の基本構成単位の回路図であり、図１のインバ
ータＩＮＶ１とＢＳＣ回路の一つを連結して表したもの
である。入力端子ａは、一方ではインバータＩＮＶ１０
を介してＣＭＯＳインバータＩＮＶ２０の共通ゲート入
力端子ｂへ接続され、他方では直接ＭＯＳ ＦＥＴ Ｑ
１０のゲート端子ｃへ接続される。ＭＯＳ ＦＥＴ Ｑ
１０のソース、ドレインのうちの一方側は接地され、他
方側はヒューズＦを介してＣＭＯＳの出力点ｄと接続さ
れ、インバータＩＮＶ３０を介して出力端子ｅに接続さ
れている。
一実施例の基本構成単位の回路図であり、図１のインバ
ータＩＮＶ１とＢＳＣ回路の一つを連結して表したもの
である。入力端子ａは、一方ではインバータＩＮＶ１０
を介してＣＭＯＳインバータＩＮＶ２０の共通ゲート入
力端子ｂへ接続され、他方では直接ＭＯＳ ＦＥＴ Ｑ
１０のゲート端子ｃへ接続される。ＭＯＳ ＦＥＴ Ｑ
１０のソース、ドレインのうちの一方側は接地され、他
方側はヒューズＦを介してＣＭＯＳの出力点ｄと接続さ
れ、インバータＩＮＶ３０を介して出力端子ｅに接続さ
れている。
【００２６】このブロック選択回路の動作を説明する。
ただし、点ａ、ｂ、ｃ、ｄ、ｅにおける信号をそれぞれ
Ｖa 、Ｖb 、Ｖc 、Ｖd 、Ｖe とする。
ただし、点ａ、ｂ、ｃ、ｄ、ｅにおける信号をそれぞれ
Ｖa 、Ｖb 、Ｖc 、Ｖd 、Ｖe とする。
【００２７】（１）ヒューズＦが接続されている場合 テストモードでない場合、Ｖa ＝Ｌが入力されるので、
Ｖb ＝Ｈ、Ｖc ＝Ｌ、Ｖd ＝Ｌとなる。したがって、Ｖ
e ＝Ｈ、すなわち、「選択」の信号が出力される。 テストモードの場合、Ｖa ＝Ｈが入力されるので、Ｖb
＝Ｌ、Ｖc ＝Ｈ、Ｖd＝Ｌとなる。したがって、Ｖe ＝
Ｈ、すなわち、「選択」の信号が出力される。
Ｖb ＝Ｈ、Ｖc ＝Ｌ、Ｖd ＝Ｌとなる。したがって、Ｖ
e ＝Ｈ、すなわち、「選択」の信号が出力される。 テストモードの場合、Ｖa ＝Ｈが入力されるので、Ｖb
＝Ｌ、Ｖc ＝Ｈ、Ｖd＝Ｌとなる。したがって、Ｖe ＝
Ｈ、すなわち、「選択」の信号が出力される。
【００２８】（２）ヒューズＦが切断された場合 テストモードでない場合、Ｖa ＝Ｌが入力されるので、
Ｖb ＝Ｈ、Ｖd ＝Ｌとなる。したがって、Ｖe ＝Ｈ、す
なわち、「選択」の信号が出力される。 テストモードの場合、Ｖa ＝Ｈが入力されるので、Ｖb
＝Ｌ、Ｖd ＝Ｈとなる。したがって、Ｖe ＝Ｌ、すなわ
ち、「非選択」の信号が出力される。
Ｖb ＝Ｈ、Ｖd ＝Ｌとなる。したがって、Ｖe ＝Ｈ、す
なわち、「選択」の信号が出力される。 テストモードの場合、Ｖa ＝Ｈが入力されるので、Ｖb
＝Ｌ、Ｖd ＝Ｈとなる。したがって、Ｖe ＝Ｌ、すなわ
ち、「非選択」の信号が出力される。
【００２９】以上のように、ブロック選択回路中に設け
られたヒューズＦが切断され、テストモード信号が入力
された場合にのみ、「非選択」信号が出力される。
られたヒューズＦが切断され、テストモード信号が入力
された場合にのみ、「非選択」信号が出力される。
【００３０】なお、点ｄとＭＯＳ ＦＥＴ Ｑ１０との
間の経路を遮断する手段は、ヒューズの変わりにＰＲＯ
Ｍ等の素子を用いても良い。ＭＯＳ ＦＥＴは、点ｄと
の間の経路が接続された状態で信号「Ｈ」が入力された
ときに点ｄにおける信号「Ｈ」を「Ｌ」として「選択」
の信号「Ｈ」を出力させることができる他の素子を用い
ても良い。
間の経路を遮断する手段は、ヒューズの変わりにＰＲＯ
Ｍ等の素子を用いても良い。ＭＯＳ ＦＥＴは、点ｄと
の間の経路が接続された状態で信号「Ｈ」が入力された
ときに点ｄにおける信号「Ｈ」を「Ｌ」として「選択」
の信号「Ｈ」を出力させることができる他の素子を用い
ても良い。
【００３１】図１に示すように、インバータＩＮＶ１と
回路ＢＳＣ１〜６とからなるブロック選択回路が各ブロ
ックにそれぞれ対応して設けられている。インバータＩ
ＮＶ１と回路ＢＳＣ１〜６内に設けられたＭＯＳ ＦＥ
Ｔのゲートにはそれぞれテストモード切り替え信号が入
力され、出力端子は各ブロックにそれぞれ対応して設け
られたＮＡＮＤゲートＮＤ１〜６に接続される。
回路ＢＳＣ１〜６とからなるブロック選択回路が各ブロ
ックにそれぞれ対応して設けられている。インバータＩ
ＮＶ１と回路ＢＳＣ１〜６内に設けられたＭＯＳ ＦＥ
Ｔのゲートにはそれぞれテストモード切り替え信号が入
力され、出力端子は各ブロックにそれぞれ対応して設け
られたＮＡＮＤゲートＮＤ１〜６に接続される。
【００３２】図１の回路において、従来例と同様にブロ
ック２をスペアであるＳＰブロック１と置き換える場合
について検討する。ブロック２のブロックアドレスはＢ
Ａ０＝Ｈ、ＢＡ１＝Ｌであり、したがって、／ＢＡ０＝
Ｌ、／ＢＡ１＝Ｈである。ブロック２をＳＰブロック１
と置き換えるために、ＳＰブロック１用のヒューズ（ｆ
a 〜ｆd ）のうちｆa とｆd を切断する。
ック２をスペアであるＳＰブロック１と置き換える場合
について検討する。ブロック２のブロックアドレスはＢ
Ａ０＝Ｈ、ＢＡ１＝Ｌであり、したがって、／ＢＡ０＝
Ｌ、／ＢＡ１＝Ｈである。ブロック２をＳＰブロック１
と置き換えるために、ＳＰブロック１用のヒューズ（ｆ
a 〜ｆd ）のうちｆa とｆd を切断する。
【００３３】この時、外部から入力されるコントロール
信号である／ＣＰＥはＬであり、バッファを通して／Ｃ
ＰＥから得られた信号／ＣＰＥ＊は／ＣＰＥと同じ論理
の信号であるから、／ＣＰＥ＊もＬとなる。また、ＲＤ
Ｅは通常のブロックとスペアブロックとを置き換える場
合はＨとなる。
信号である／ＣＰＥはＬであり、バッファを通して／Ｃ
ＰＥから得られた信号／ＣＰＥ＊は／ＣＰＥと同じ論理
の信号であるから、／ＣＰＥ＊もＬとなる。また、ＲＤ
Ｅは通常のブロックとスペアブロックとを置き換える場
合はＨとなる。
【００３４】テストモードではない場合、すなわち、Ｔ
ＳＴ＝Ｌの場合において、Ｖ1 ＝ＨなのでＶ3 ＝Ｌとな
り、Ｖ2 ＝ＬなのでＶ4 ＝Ｈとなる。ＴＳＴ＝Ｌなので
Ｖ5＝Ｖ6 ＝Ｈとなり、したがって、Ｖ7 ＝Ｈ、Ｖ8 ＝
Ｌとなる。よって、Ｖ9 ＝ＨとなりＶ10＝Ｈなので、Ｖ
11＝Ｌとなる。また、Ｖ9 ＝Ｖ12＝ＨでＲＤＥもＨなの
で、Ｖ13＝Ｌ、Ｖ14＝Ｈとなる。したがって、Ｖ15〜Ｖ
25のＬ／ＨにかかわらずＶ31〜Ｖ34＝Ｌとなり、Ｖ27＝
Ｖ28＝ＨなのでＶ35＝Ｈ、Ｖ29＝Ｌ、Ｖ30＝ＨなのでＶ
36＝Ｌとなり、ＳＰブロック１が選択される。
ＳＴ＝Ｌの場合において、Ｖ1 ＝ＨなのでＶ3 ＝Ｌとな
り、Ｖ2 ＝ＬなのでＶ4 ＝Ｈとなる。ＴＳＴ＝Ｌなので
Ｖ5＝Ｖ6 ＝Ｈとなり、したがって、Ｖ7 ＝Ｈ、Ｖ8 ＝
Ｌとなる。よって、Ｖ9 ＝ＨとなりＶ10＝Ｈなので、Ｖ
11＝Ｌとなる。また、Ｖ9 ＝Ｖ12＝ＨでＲＤＥもＨなの
で、Ｖ13＝Ｌ、Ｖ14＝Ｈとなる。したがって、Ｖ15〜Ｖ
25のＬ／ＨにかかわらずＶ31〜Ｖ34＝Ｌとなり、Ｖ27＝
Ｖ28＝ＨなのでＶ35＝Ｈ、Ｖ29＝Ｌ、Ｖ30＝ＨなのでＶ
36＝Ｌとなり、ＳＰブロック１が選択される。
【００３５】以上のように、ヒューズを切断して不良ブ
ロックをスペアである冗長ブロックに切り替えて不良ブ
ロックは選択できないようにすることにより、良品とし
て使用することができるようになる。
ロックをスペアである冗長ブロックに切り替えて不良ブ
ロックは選択できないようにすることにより、良品とし
て使用することができるようになる。
【００３６】ところで、この際同時に、ブロック２用ブ
ロック選択回路のヒューズｆ2 を切断しておく。
ロック選択回路のヒューズｆ2 を切断しておく。
【００３７】テストモードの場合、すなわち、ＴＳＴ＝
Ｈの場合においては、Ｖ5 ＝Ｖ6 ＝Ｌとなり、Ｖ3 、Ｖ
4 のＬ／ＨにかかわらずＶ7 ＝Ｈ、Ｖ8 ＝Ｈとなる。ま
た、Ｖ10＝ＬとなるのでＶ11＝Ｈとなり、Ｖ12＝Ｈより
ＲＤＥ＝Ｈなので、Ｖ13＝Ｖ14＝Ｈとなる。したがっ
て、Ｖ15〜Ｖ30＝Ｈとなる。ところが、前述したよう
に、ヒューズｆ2 を切断されたブロック２用ブロック選
択回路はテストモードにおいて、ＴＳＴ＝Ｈの信号が入
力されると、非選択の信号Ｌが出力される。すなわち、
ＶB ＝Ｌとなり、これが２ブロック用ＮＡＮＤゲートに
入力されるため、ブロック２のみ非選択となり、一括書
き込み／一括消去の電圧が印加されない。
Ｈの場合においては、Ｖ5 ＝Ｖ6 ＝Ｌとなり、Ｖ3 、Ｖ
4 のＬ／ＨにかかわらずＶ7 ＝Ｈ、Ｖ8 ＝Ｈとなる。ま
た、Ｖ10＝ＬとなるのでＶ11＝Ｈとなり、Ｖ12＝Ｈより
ＲＤＥ＝Ｈなので、Ｖ13＝Ｖ14＝Ｈとなる。したがっ
て、Ｖ15〜Ｖ30＝Ｈとなる。ところが、前述したよう
に、ヒューズｆ2 を切断されたブロック２用ブロック選
択回路はテストモードにおいて、ＴＳＴ＝Ｈの信号が入
力されると、非選択の信号Ｌが出力される。すなわち、
ＶB ＝Ｌとなり、これが２ブロック用ＮＡＮＤゲートに
入力されるため、ブロック２のみ非選択となり、一括書
き込み／一括消去の電圧が印加されない。
【００３８】以上のように、不良ブロックに対応したブ
ロック選択回路のヒューズを切断すれば、テストモード
において、不良ブロックへの全ブロック一括書き込み／
一括消去の高電圧の印加を禁止することができる。
ロック選択回路のヒューズを切断すれば、テストモード
において、不良ブロックへの全ブロック一括書き込み／
一括消去の高電圧の印加を禁止することができる。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
全ブロックへの一括書き込み／一括消去モードにおいて
冗長ブロックに切り替えた不良ブロックが非選択となる
構成のブロック選択回路を備えたので、不良ブロックが
冗長ブロックに切り替えてあれば、テストモード使用時
に昇圧回路で昇圧した全ブロック一括書き込み／一括消
去の高電圧が不良ブロックからの電流の漏洩によって降
下することを防止し、全ブロック一括書き込み／一括消
去の高電圧を印加して寿命試験を行うことができ、その
他の全モードにおいても完全な良品のＮＡＮＤ形Ｅ2 Ｐ
ＲＯＭとして使用することができる。
全ブロックへの一括書き込み／一括消去モードにおいて
冗長ブロックに切り替えた不良ブロックが非選択となる
構成のブロック選択回路を備えたので、不良ブロックが
冗長ブロックに切り替えてあれば、テストモード使用時
に昇圧回路で昇圧した全ブロック一括書き込み／一括消
去の高電圧が不良ブロックからの電流の漏洩によって降
下することを防止し、全ブロック一括書き込み／一括消
去の高電圧を印加して寿命試験を行うことができ、その
他の全モードにおいても完全な良品のＮＡＮＤ形Ｅ2 Ｐ
ＲＯＭとして使用することができる。
【００４０】ブロック選択回路は、ヒューズを切断され
た状態で一括書き込み／一括消去の信号が入力されると
「非選択」の信号を出力する構成としたので、冗長ブロ
ックに切り替えた不良ブロックには一括書き込み／一括
消去の電圧が印加されることがない。
た状態で一括書き込み／一括消去の信号が入力されると
「非選択」の信号を出力する構成としたので、冗長ブロ
ックに切り替えた不良ブロックには一括書き込み／一括
消去の電圧が印加されることがない。
【図１】本発明に係るブロック選択回路を備えたＮＡＮ
Ｄ形Ｅ2 ＰＲＯＭの一実施例の回路図。
Ｄ形Ｅ2 ＰＲＯＭの一実施例の回路図。
【図２】本発明に係るブロック選択回路の基本構成単位
の回路図。
の回路図。
【図３】Ｅ2 ＰＲＯＭのメモリセルの断面図。
【図４】従来のＮＡＮＤ形Ｅ2 ＰＲＯＭの回路図。
１ ソース ２ ドレイン ３ 制御ゲート ４ 浮遊ゲート ５ チャネル ６ 酸化膜 ６ａ トンネル酸化膜 ７ シリコン基板 Ｆ、ｆa 〜ｆh 、ｆ1 〜ｆ6 ヒューズ Ｖ1 〜Ｖ36 各点における信号電位（ＨまたはＬ） ＮＤ１〜６、４１〜４６ ＮＡＮＤゲート ＩＮＶ１、ＩＮＶ１０、ＩＮＶ３０ インバータ ＩＮＶ２０ ＣＭＯＳインバータ Ｑ１０ ＭＯＳ ＦＥＴ ＢＳＣ１〜６ インバータＩＮＶ１と組み合わせてブロ
ック選択回路となる回路
ック選択回路となる回路
Claims (5)
- 【請求項１】それぞれ複数のメモリセルから構成された
複数のブロックと、 前記複数のブロック中に発見された不良ブロックと切り
替えるために設けられた少なくとも１個の冗長ブロック
と、 前記不良ブロックを前記冗長ブロックへ切り替える切替
手段と、 前記複数のブロックのうち、前記切替手段により前記冗
長ブロックへ切り替えられていないブロックに対して
は、常に「選択」の信号を出力し、前記冗長ブロックへ
切り替えられた前記不良ブロックに対しては、テストモ
ードの全ブロック一括書き込み／一括消去の入力信号に
対して「非選択」の信号を出力し、前記テストモードの
全ブロック一括書き込み／一括消去以外の入力信号に対
して「選択」の信号を出力するブロック選択回路とを備
えた半導体記憶装置。 - 【請求項２】前記ブロック選択回路は、複数個の論理ゲ
ートを含む第一の信号伝搬経路と、前記複数個の論理ゲ
ートを通過した信号を入力信号に応じて反転させる信号
反転手段と、前記第一の信号伝搬経路と前記信号反転手
段との間の第二の信号伝搬経路を前記切替手段による切
り替えに対応して遮断する信号伝搬経路遮断手段とから
構成され、前記各ブロックに対応してそれぞれ設けられ
たことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】前記ブロック選択回路は、直列に接続され
た複数個のインバータからなる前記第一の信号伝搬経路
と、前記複数個のインバータを通過した信号の発生点と
所定の電位点とを前記信号伝搬経路遮断手段を介して接
続することにより前記複数個のインバータを通過した信
号を反転させるＭＯＳ ＦＥＴからなる前記信号反転手
段とから構成されたことを特徴とする請求項２に記載の
半導体記憶装置。 - 【請求項４】前記信号伝搬経路遮断手段は、ヒューズで
あることを特徴とする請求項３に記載の半導体記憶装
置。 - 【請求項５】前記信号伝搬経路遮断手段は、ＰＲＯＭで
あることを特徴とする請求項３に記載の半導体記憶装
置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24028994A JP3263259B2 (ja) | 1994-10-04 | 1994-10-04 | 半導体記憶装置 |
| KR1019950033643A KR0184086B1 (ko) | 1994-10-04 | 1995-10-02 | 반도체 기억장치 |
| US08/539,237 US5689463A (en) | 1994-10-04 | 1995-10-04 | Semiconductor memory device |
| MYPI95002961A MY117283A (en) | 1994-10-04 | 1995-10-04 | Semiconductor memory device |
| EP95115639A EP0708451B1 (en) | 1994-10-04 | 1995-10-04 | Semiconductor memory device |
| DE69525583T DE69525583T2 (de) | 1994-10-04 | 1995-10-04 | Halbleiterspeicheranordnung |
| CN95118648A CN1112707C (zh) | 1994-10-04 | 1995-10-04 | 半导体存储器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24028994A JP3263259B2 (ja) | 1994-10-04 | 1994-10-04 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08106796A true JPH08106796A (ja) | 1996-04-23 |
| JP3263259B2 JP3263259B2 (ja) | 2002-03-04 |
Family
ID=17057272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24028994A Expired - Fee Related JP3263259B2 (ja) | 1994-10-04 | 1994-10-04 | 半導体記憶装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5689463A (ja) |
| EP (1) | EP0708451B1 (ja) |
| JP (1) | JP3263259B2 (ja) |
| KR (1) | KR0184086B1 (ja) |
| CN (1) | CN1112707C (ja) |
| DE (1) | DE69525583T2 (ja) |
| MY (1) | MY117283A (ja) |
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| WO2006067853A1 (ja) * | 2004-12-24 | 2006-06-29 | Spansion Llc | 記憶装置のバイアス印加方法、および記憶装置 |
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| US7184334B2 (en) | 2004-02-06 | 2007-02-27 | Sharp Kabushiki Kaisha | Semiconductor memory device and method of testing semiconductor memory device |
| JP2008034101A (ja) * | 2007-10-22 | 2008-02-14 | Toshiba Corp | 半導体記憶装置 |
| US7894259B2 (en) | 2000-09-28 | 2011-02-22 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with first and second write sequences controlled by a command or an address |
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| KR100666171B1 (ko) * | 2005-01-10 | 2007-01-09 | 삼성전자주식회사 | 로드 프리 타입의 와이어드 오어 구조를 가지는 불휘발성반도체 메모리 장치와, 이에 대한 구동방법 |
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-
1994
- 1994-10-04 JP JP24028994A patent/JP3263259B2/ja not_active Expired - Fee Related
-
1995
- 1995-10-02 KR KR1019950033643A patent/KR0184086B1/ko not_active IP Right Cessation
- 1995-10-04 DE DE69525583T patent/DE69525583T2/de not_active Expired - Lifetime
- 1995-10-04 US US08/539,237 patent/US5689463A/en not_active Expired - Lifetime
- 1995-10-04 EP EP95115639A patent/EP0708451B1/en not_active Expired - Lifetime
- 1995-10-04 MY MYPI95002961A patent/MY117283A/en unknown
- 1995-10-04 CN CN95118648A patent/CN1112707C/zh not_active Expired - Fee Related
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|---|---|
| DE69525583T2 (de) | 2002-10-10 |
| KR960015957A (ko) | 1996-05-22 |
| EP0708451B1 (en) | 2002-02-27 |
| JP3263259B2 (ja) | 2002-03-04 |
| MY117283A (en) | 2004-06-30 |
| DE69525583D1 (de) | 2002-04-04 |
| US5689463A (en) | 1997-11-18 |
| KR0184086B1 (ko) | 1999-04-15 |
| CN1112707C (zh) | 2003-06-25 |
| EP0708451A1 (en) | 1996-04-24 |
| CN1129338A (zh) | 1996-08-21 |
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