KR100594786B1 - 비휘발성 반도체 기억 장치 및 그 비휘발성 반도체 기억장치의 소거 방법 - Google Patents

비휘발성 반도체 기억 장치 및 그 비휘발성 반도체 기억장치의 소거 방법 Download PDF

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Abstract

본 발명은 소거 대상 메모리 블록으로 수신한 복수의 메모리 블록을 일괄 소거하는 기능을 구비하는 전기적 소거 및 기록 가능한 비휘발성 반도체 기억 장치에 관한 것이다. 본 발명은 논리 회로(16)와 출력 버퍼 회로(18)로 소거 대상 메모리 블록 수신 여부 통지 회로를 구성하여, 소거 대상 메모리 블록을 유효하게 수신하였는지의 여부를 나타내는 소거 대상 메모리 블록 수신 여부 통지 신호(S18)를 CPU로부터 제공되는 출력 인에이블 신호(/OE)에 동기하여 출력한다. 본 발명의 비휘발성 반도체 기억 장치에 의하면, 어드레스 신호 및 커맨드 신호 발생원이 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 확인하는 동작이 필요한 경우에 소거 모드 시간의 단축화를 실현할 수 있다.

Description

비휘발성 반도체 기억 장치 및 그 비휘발성 반도체 기억 장치의 소거 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND ERASING METHOD FOR SAID DEVICE}
도 1은 본 발명의 비휘발성 반도체 기억 장치의 일실시예의 주요부를 나타내는 블록 회로도.
도 2는 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 있어서의 소거 모드시의 제1 동작예를 나타내는 타이밍 차트도.
도 3은 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 있어서의 소거 모드시의 제2 동작예를 나타내는 타이밍 차트도.
도 4는 본 발명의 비휘발성 반도체 기억 장치의 일실시예의 어드레스 신호 및 커맨드 신호 발생원인 CPU의 소거 모드시의 제1 동작예를 나타내는 흐름도.
도 5는 본 발명의 비휘발성 반도체 기억 장치의 일실시예의 어드레스 신호 및 커맨드 신호 발생원인 CPU의 소거 모드시의 제2 동작예를 나타내는 흐름도.
도 6은 종래의 비휘발성 반도체 기억 장치의 일예의 주요부를 나타내는 블록 회로도.
도 7은 도 6에 도시된 종래의 비휘발성 반도체 기억 장치의 소거 모드시의 동작예를 나타내는 타이밍 챠트도.
도 8은 도 6에 도시된 종래의 비휘발성 반도체 기억 장치의 어드레스 신호 및 커맨드 신호 발생원인 CPU의 소거 모드시의 동작을 나타내는 흐름도.
도 9는 도 6에 나타내는 종래의 비휘발성 반도체 기억 장치가 갖는 문제점을 설명하기 위한 흐름도.
<도면의 주요 부분에 대한 부호의 설명>
1, 9 : 장치 본체
2-0, 2-l, 2-n, 10-0, 10-1, 10-n : 메모리 블록
3, 11 : 어드레스 래치 회로
4, 12 : 블록 디코더
5-0, 5-1, 5-n, 13-0, 13-1, 13-n : 블록 래치 회로
6, 14 : 타이머
7, 15 : 제어 회로
16 : 논리 회로
17 : OR 회로
18 : 출력 버퍼 회로
본 발명은 전기적 소거 및 기록 가능한 비휘발성 메모리 셀이 배열된 복수의 메모리 블록을 구비하여 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로서 유효하게 수신한 복수의 메모리 블록을 일괄 소거하는 기능을 구비하는 비휘발성 반도체 기억 장치 및 이러한 비휘발성 반도체 기억 장치의 소거 방법에 관한 것이다.
이런 종류의 비휘발성 반도체 기억 장치에 있어서는 소거 모드시, 어드레스 신호 및 커맨드 신호 발생원에 의해 최초의 메모리 블록 어드레스 신호 및 소거 커맨드 신호가 주어짐으로써 소거 동작이 시작되어 타임 아웃 기간 종료 후, 소거 대상 메모리 블록으로서 유효하게 수신한 복수의 메모리 블록의 일괄 소거가 시작된다.
도 6은 이런 종류의 종래의 비휘발성 반도체 기억 장치의 일례의 주요부를 나타내는 블록 회로도이고, 도 6에서 도면 부호 "1"은 장치 본체, 도면 부호 "2-0, 2-1, 2-n"은 전기적 소거 및 기록 가능한 비휘발성 메모리 셀(예컨대, 플래시 메모리 셀)이 배열된 메모리 블록이며, 메모리 블록(2-1, 2-n) 사이에 존재하는 메모리 블록[2-2∼2-(n-1)]은 도시하지 않는다.
또, 도면 부호 "3"은 어드레스 신호 및 커맨드 신호 발생원, 예컨대 CPU로부터 제공되는 어드레스 신호를 래치하는 어드레스 래치 회로, 도면 부호 "4"는 어드레스 래치 회로(3)에 래치된 메모리 블록 어드레스 신호를 디코드하여 어드레스 래치 회로(3)에 래치된 메모리 블록 어드레스 신호가 소거 대상 메모리 블록으로 지정하는 메모리 블록의 선택을 행하는 블록 디코더이다.
또한, 도면 부호 "5-0, 5-1, 5-n"은 각각 메모리 블록(2-0, 2-1, 2-n)에 대응하여 설치되고, 메모리 블록(2-0, 2-1, 2-n)이 블록 디코더(4)에 의해 소거 대상 메모리 블록으로 선택되었는지의 정보를 래치하는 블록 래치 회로이며, 메모리 블록[2-2∼2-(n-1)]에 대응하여 설치되어 있는 블록 래치 회로[5-2∼5-(n-1)]는 도시하지 않는다.
또, 도면 부호 "6"은 타이머이며, 이 타이머(6)는 기동전에는 "1"을 출력하고, 기동 또는 리셋되면 일정 기간인 타임 아웃 기간에만 "0"을 출력하며, 타임 아웃 기간이 종료되면 다시 "1"을 출력한다.
또한, 도면 부호 "7"은 CPU로부터 제공되는 소거 커맨드 신호, 라이트 인에이블 신호(/WE) 및 칩 인에이블 신호(/CE)를 입력하여 소거 커맨드 신호의 래치나 어드레스 래치 회로(3) 및 타이머(6)의 제어 등을 행하는 제어 회로이다.
이 제어 회로(7)는 라이트 인에이블 신호(/WE)의 하강 타이밍 또는 칩 인에이블 신호(/CE)의 하강 타이밍 중 어느 하나의 느린 쪽의 하강 타이밍에서 어드레스 신호를 래치하도록 어드레스 래치 회로(3)를 제어하고, 라이트 인에이블 신호(/WE)의 상승 타이밍 또는 칩 인에이블 신호(/CE)의 상승 타이밍 중 어느 하나의 빠른 쪽의 상승 타이밍에서 소거 커맨드 신호를 래치하는 동시에 타이머(6)를 기동 또는 리셋하도록 구성되어 있다.
이와 같이 구성된 종래의 비휘발성 반도체 기억 장치에 있어서, 소거 모드시 블록 디코더(4)에 의해 선택된 정보가 블록 래치 회로에 래치되어 있는 메모리 블록은 소거 대상 메모리 블록으로서 유효하게 수신된 메모리 블록으로, 이들에 관해서 일괄 소거가 행해진다.
도 7은 도 6에 도시된 종래의 비휘발성 반도체 기억 장치의 소거 모드시의 동작예를 나타내는 타이밍 차트도이며, 이 예에서는 CPU로부터 최초의 메모리 블록 어드레스 신호로서 메모리 블록(2-0)을 지정하는 메모리 블록 어드레스 신호가 주어지고, 최초로 칩 인에이블 신호(/CE)가 하강한 후 라이트 인에이블 신호(/WE)가 하강한다.
따라서, 이 예의 경우에 어드레스 래치 회로(3)는 라이트 인에이블 신호(/WE)가 하강하는 타이밍(T1)에서 메모리 블록(2-0)을 지정하는 메모리 블록 어드레스 신호를 래치한다.
그리고, 블록 디코더(4)는 어드레스 래치 회로(3)가 래치한 메모리 블록(2-0)을 지정하는 메모리 블록 어드레스 신호를 디코드하여 소거 대상 메모리 블록으로 메모리 블록(2-0)을 선택하고, 블록 래치 회로(5-0)는 메모리 블록(2-0)이 선택된 정보로서 "0"을 래치한다.
이어, 제어 회로(7)는 라이트 인에이블 신호(/WE)가 상승하는 타이밍(T2)에서 소거 커맨드 신호(30H)를 래치하는 동시에 타이머(6)를 기동한다. 이 결과, 타이머(6)의 출력(S6)은 "1"에서 "0"으로 되어 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호가 입력 가능한 타임 아웃 기간이 된 것이 CPU에 대해 표시된다.
그리고, 이 예에서는 메모리 블록(2-0)을 지정하는 메모리 블록 어드레스 신호에 이어 소거 대상 메모리 블록으로 메모리 블록(2-1)을 지정하는 메모리 블록 어드레스 신호가 소거 커맨드 신호와 함께 주어지고 있다.
따라서, 어드레스 래치 회로(3)는 라이트 인에이블 신호(/WE)가 하강하는 타이밍(T3)에서 메모리 블록(2-1)을 지정하는 메모리 블록 어드레스 신호를 래치한 다.
그리고, 블록 디코더(4)는 어드레스 래치 회로(3)가 래치한 메모리 블록(2-1)을 지정하는 메모리 블록 어드레스 신호를 디코드하여 소거 대상 메모리 블록으로 메모리 블록(2-1)을 선택하고, 블록 래치 회로(5-1)는 메모리 블록(2-1)이 선택된 정보로서 "0"을 래치한다.
계속해서, 제어 회로(7)는 라이트 인에이블 신호(/WE)가 상승하는 타이밍(T4)에서 소거 커맨드 신호를 래치하는 동시에, 타이머(6)를 리셋하여 타임 아웃 기간을 갱신한다.
이하, 타임 아웃 기간 중에 CPU로부터 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호가 주어질 때마다 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호의 래치 동작과 타이머(6)의 리셋 동작이 행해진다.
그리고, 타임 아웃 기간이 종료되면, 소거 대상 메모리 블록으로 선택된 정보가 블록 래치 회로에 래치되어 있는 메모리 블록은 소거 대상 메모리 블록으로서 유효하게 수신된 메모리 블록으로 이들에 관해서 일괄 소거가 행하여진다.
따라서, 도 6에 도시된 종래의 비휘발성 반도체 기억 장치의 어드레스 신호 및 커맨드 신호 발생원인 CPU는 소거 모드시, 도 8에 도시한 바와 같이 동작한다. 단, 단계 "S8-5"는 도 6에 도시된 비휘발성 반도체 기억 장치의 동작이다.
즉, CPU는 소거 모드시에 우선, 최초의 메모리 블록 어드레스 신호 및 소거 커맨드 신호를 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 부여하여 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 대한 최초의 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작을 행한다(단계 S8-1).
그리고, 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 있어서, 제어 회로(7)에 의해 소거 커맨드 신호의 래치가 행해지면, 타이머(6)가 기동되어 추가 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작이 가능한 타임 아웃 기간임이 표시된다.
따라서, CPU는 추가 메모리 블록 어드레스가 있는 경우에는 타임 아웃 기간 중 인지의 여부를 판단하고(단계 S8-2), 타임 아웃 기간 중이라면 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호를 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 부여하여 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 대한 추가 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작을 행한다(단계 S8-3).
여기서, CPU는 추가 메모리 블록이 있는지의 여부를 판단하여(단계 S8-4), 추가 메모리 블록이 있는 한 타임 아웃 기간 중인지의 여부의 판단과(단계 S8-2), 추가 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작(단계 S8-3)을 반복한다.
그리고, 타임 아웃 기간이 종료되면(단계 S8-2에서 NO인 경우), 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에서는 소거 대상 메모리 블록으로서 유효하게 수신된 메모리 블록의 일괄 소거가 행해져(단계 S8-5) 소거 모드는 종료된다.
도 6에 도시된 종래의 비휘발성 반도체 기억 장치는 CPU로부터 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는지의 여부, 즉 블록 디코더(4)가 소거 대상 메모리 블록으로 선택한 메모리 블록 정보를 블록 래치 회로가 래치하였는가의 여부를 CPU에 통지하는 수단을 구비하고 있지 않다.
이 때문에, CPU는 소거 대상 메모리 블록으로 지정된 메모리 블록이 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 유효하게 수신된 것을 확인하기 위해서는 도 9에 나타낸 바와 같이, 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 있어서의 소거 종료 후, 소거 대상 메모리 블록으로 지정된 전체 메모리 블록내의 전체 어드레스의 리드를 행하여(단계 S8-6), 전체 데이터가 "1"인가의 여부를 판단할 필요가 있다(단계 S8-7).
그리고, CPU는 소거 대상 메모리 블록으로 지정된 메모리 블록 중에 노이즈 등의 영향에 의해 소거 대상 메모리 블록으로서 유효하게 수신되지 않은 메모리 블록이 존재하는 경우, 그 메모리 블록에 관해서 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 대한 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작을 행하여 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 새롭게 소거 동작을 행하게 할 필요가 생긴다.
이와 같이, 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 있어서는 CPU가 소거 대상 메모리 블록으로 지정된 메모리 블록이 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 유효하게 수신된 것을 확인하기 위해서는, 소거 대상 메모리 블록으로 지정된 전체 메모리 블록내의 전체 어드레스의 리드를 행할 필요가 있고, 또한 소거 대상 메모리 블록으로 지정된 메모리 블록 중에 소거 대상 메모리 블록으로 수신되지 않은 메모리 블록이 존재하는 것을 확인하였을 때에는 다시 그 메모리 블록에 관하여, 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 대한 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작을 행하여 도 6에 도시된 종래의 비휘발성 반도체 기억 장치에 새롭게 소거 동작을 행하게 할 필요가 생기기 때문에 소거 모드 시간에 많은 시간이 필요하게 되는 문제점이 있었다.
본 발명은 이러한 점을 감안하여, 어드레스 신호 및 커맨드 신호 발생원이 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 확인하기 위해 필요한 시간을 단축할 수 있는 동시에, 소거 후 유효하게 수신되지 않은 메모리 블록에 관해서 새롭게 소거를 행할 필요가 없도록 하여 어드레스 신호 및 커맨드 신호 발생원이 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 확인하는 동작이 필요한 경우에 있어서의 소거 모드 시간을 단축할 수 있도록 한 비휘발성 반도체 기억 장치 및 비휘발성 반도체 기억 장치에 있어서의 소거 방법을 제공하는 것을 목적으로 한다.
본 발명의 비휘발성 반도체 기억 장치는 전기적 소거 및 기록 가능한 비휘발성 메모리 셀이 배열된 복수의 메모리 블록과, 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 수신하는 소거 대상 메모리 블록 수신 회로를 구비하고, 소거 대상 메모리 블록 수신 회로가 소거 대상 메모리 블록으로서 유효하게 수신한 복수의 메모리 블록을 일괄 소거하는 기능을 구비하는 비휘발성 반도체 기억 장치에 있어서, 소거 대상 메모리 블록 수신 회로가 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는지의 여부를 어드레스 신호 및 커맨드 신호 발생원에 통지하는 소거 대상 메모리 블록 수신 여부 통지 회로를 구비하고 있다.
본 발명의 비휘발성 반도체 기억 장치에 따르면, 소거 대상 메모리 블록 수신 회로가 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는지의 여부를 어드레스 신호 및 커맨드 신호 발생원에 통지하는 소거 대상 메모리 블록 수신 여부 통지 회로를 구비하고 있기 때문에, 어드레스 신호 및 커맨드 신호 발생원은 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로 수신하였는가의 여부를 소거가 실행되기 전에 확인할 수 있다.
따라서, 어드레스 신호 및 소거 커맨드 신호 발생원은 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로 수신하지 않았음을 확인한 경우, 타임 아웃 기간 중이면 다시 소거 대상 메모리 블록으로 하는 메모리 블록을 지정하는 것이 가능하게 된다.
따라서, 어드레스 신호 및 소거 커맨드 신호 발생원은 소거 대상 메모리 블록으로 지정된 메모리 블록이 유효하게 수신된 것을 확인하기 위해서, 소거 종료 후 소거 대상 메모리 블록으로 지정된 전체 메모리 블록내의 전체 어드레스의 리드를 행하여 전체 데이터의 내용을 확인할 필요가 없게 된다.
본 발명의 비휘발성 반도체 기억 장치에 있어서의 소거 방법은 전기적 소거 및 기록 가능한 비휘발성 메모리 셀이 배열된 복수의 메모리 블록과, 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 수신하는 소거 대상 메모리 블록 수신 회로를 구비하고, 소거 대상 메모리 블록 수신 회로가 소거 대상 메모리 블록으로서 유효하게 수신한 복수의 메모리 블록을 일괄 소거하는 기능을 구비하는 비휘발성 반도체 기억 장치에 있어서의 소거 방법에 있어서, 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는지의 여부를 어드레스 신호 및 커맨드 신호 발생원에 통지하는 공정을 포함하고 있다.
본 발명의 비휘발성 반도체 기억 장치의 소거 방법에 따르면, 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는지의 여부를 어드레스 신호 및 커맨드 신호 발생원에 통지하는 공정을 포함하고 있기 때문에, 어드레스 신호 및 커맨드 신호 발생원은 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신되었는가의 여부를 소거가 실행되기 전에 확인할 수 있다.
따라서, 어드레스 신호 및 소거 커맨드 신호 발생원은 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로 수신하지 않았음을 확인한 경우, 타임 아웃 기간 중이면 다시 소거 대상 메모리 블록으로 하는 메모리 블록을 지정하는 것이 가능하게 된다.
따라서, 어드레스 신호 및 소거 커맨드 신호 발생원은 소거 대상 메모리 블록으로 지정된 메모리 블록이 유효하게 수신된 것을 확인하기 위해서, 소거 종료 후 소거 대상 메모리 블록으로 지정된 전체 메모리 블록내의 전체 어드레스의 리드를 행하여 전체 데이터의 내용을 확인할 필요가 없다.
이하, 도 1∼도 5를 참조하여 본 발명의 비휘발성 반도체 기억 장치의 일실시예 및 본 발명의 비휘발성 반도체 기억 장치에 있어서의 소거 방법의 실시 형태를 포함하여 설명한다.
도 1은 본 발명의 비휘발성 반도체 기억 장치의 일실시예의 주요부를 나타내는 블록 회로도이며, 도 1에서 도면 부호"9"는 장치 본체, 도면 부호"10-0, 10-1, 10-n"은 전기적 소거 및 기록 가능한 비휘발성 메모리 셀(예컨대, 플래시 메모리 셀)이 배열된 메모리 블록이며, 메모리 블록(10-1, 10-n) 사이에 존재하는 메모리 블록[10-2∼10-(n-1)]은 도시하지 않는다.
또, 도면 부호"11"은 어드레스 신호 및 커맨드 신호 발생원, 예컨대 CPU로부터 제공되는 어드레스 신호를 래치하는 어드레스 래치 회로, 도면 부호"12"는 어드레스 래치 회로(11)에 래치된 메모리 블록 어드레스 신호를 디코드하여 어드레스 래치 회로(11)에 래치된 메모리 블록 어드레스 신호가 소거 대상 메모리 블록으로 지정하는 메모리 블록의 선택을 행하는 블록 디코더이다.
또한, 도면 부호"13-0, 13-1, 13-11"은 각각, 메모리 블록(10-0, 10-1, 10-n)에 대응하여 설치되어, 메모리 블록(10-0, 10-1, 10-n)이 블록 디코더(12)에 의해 소거 대상 메모리 블록으로 선택되었는가의 정보를 래치하는 블록 래치 회로이 며, 메모리 블록(10-2∼10-(n-1))에 대응하여 설치되어 있는 블록 래치 회로[13-2∼13-(n-1)]는 도시하지 않는다.
여기서, 블록 래치 회로(13-i)(단, i=0, 1 … n)는 메모리 블록(10-1)이 블록 디코더(12)에 의해 소거 대상 메모리 블록으로 선택되기 전에는 "1"(H 레벨)을 래치하고 있고, 메모리 블록(10-i)이 블록 디코더(12)에 의해 소거 대상 메모리 블록으로 선택되면 "0"(L 레벨)을 래치하도록 구성되어 있다.
또한, 상기 블록 래치 회로(13-i)는 블록 디코더(12)가 메모리 블록(10-1)을 선택하고 있는 기간에만 블록 래치 회로(13-i)의 래치 신호(S13-i)인 "1" 또는 "0"을 메모리 블록 래치 신호(S13)로서 후술하는 논리 회로에 출력하도록 구성되어 있다.
또, 도면 부호"14"는 타이머로서 기동 전에는 "1"을 출력하고, 기동 또는 리셋되면 타임 아웃 기간에만 "0"을 출력하며, 타임 아웃 기간이 종료되면 다시 "1"을 출력한다.
또, 도면 부호"15"는 CPU로부터 제공되는 소거 커맨드 신호, 라이트 인에이블 신호(/WE) 및 칩 인에이블 신호(/CE)를 입력하여, 소거 커맨드 신호의 래치나 어드레스 래치 회로(11) 및 타이머(14)의 제어 등을 행하는 제어 회로이다.
상기 제어 회로(15)는 라이트 인에이블 신호(/WE)의 하강 타이밍 또는 칩 인에이블 신호(/CE)의 하강 타이밍 중 어느 하나의 느린 쪽의 하강 타이밍에서 어드레스 신호를 래치하도록 어드레스 래치 회로(11)를 제어하고, 라이트 인에이블 신호(/WE)의 상승 타이밍 또는 칩 인에이블 신호(/CE)의 상승 타이밍 중 어느 하나의 빠른 쪽의 상승 타이밍에서 소거 커맨드 신호를 래치하는 동시에 타이머(14)를 기동 또는 리셋하도록 구성되어 있다.
또, 도면 부호"16"은 타이머(14)의 출력(S14)과 메모리 블록 래치 신호(S13)를 논리 처리하여 소거 대상 메모리 블록 수신 여부 판정 신호(S16)를 생성하는 소거 대상 메모리 블록 수신 여부 판정 회로를 구성하는 논리 회로이다.
여기서, 상기 논리 회로(16)는 타이머(14)의 출력(S14) 또는 메모리 블록 래치 신호(S13) 모두가 "0"인 경우, 소거 대상 메모리 블록 수신 여부 판정 신호(S16)로서 "0"을 출력하고, 그 이외의 경우에는 소거 대상 메모리 블록 수신 여부 판정 신호(S16)로서 "1"을 출력하는 것으로서, 예컨대 OR 회로(17)로 구성된다.
또, 도면 부호"18"은 CPU로부터 제공되는 출력 인에이블 신호(/OE)가 "0"이 되면, 이것에 동기하여 소거 대상 메모리 블록 수신 여부 판정 신호(S16)를 소거 대상 메모리 블록 수신 여부 통지 신호(S18)로서 출력하는 출력 버퍼 회로이며, 논리 회로(16)와 출력 버퍼 회로(18)로 소거 대상 메모리 블록 수신 여부 통지 회로가 구성되어 있다.
한편, 소거 대상 메모리 블록 수신 여부 통지 신호(S18)를 외부로 출력하기 위한 출력 핀으로서 기존의 출력 핀을 겸용할 수 있기 때문에 새로운 출력 핀을 설치할 필요는 없다.
도 2는 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 있어서의 소거 모드시의 제1 동작예를 나타내는 타이밍 차트도이며, 이 예에서는, CPU로부터 최초 의 메모리 블록 어드레스 신호로서, 메모리 블록(10-0)을 지정하는 메모리 블록 어드레스 신호가 주어지고 있고, 최초로 칩 인에이블 신호(/CE)가 하강한 후 라이트 인에이블 신호(/WE)가 하강하고 있다.
따라서, 이 예의 경우 어드레스 래치 회로(11)는 라이트 인에이블 신호(/WE)가 하강하는 타이밍(Tl1)에서 메모리 블록(10-0)을 지정하는 메모리 블록 어드레스 신호를 래치한다.
그리고, 블록 디코더(12)는 어드레스 래치 회로(11)가 래치한 메모리 블록(10-0)을 지정하는 메모리 블록 어드레스 신호를 디코드하여 소거 대상 메모리 블록으로 메모리 블록(10-0)을 선택한다.
그리고, 이 경우 블록 래치 회로(13-0)가 블록 디코더(12)에 의해 선택된 정보인 "0"을 래치하면, 블록 래치 회로(13-0)의 래치 신호(S13-0)인 "0"이 메모리 블록 래치 신호(S13)로서 논리 회로(16)에 주어진다.
이어서, 제어 회로(15)는 라이트 인에이블 신호(/WE)가 상승하는 타이밍(T12)에서 소거 커맨드 신호(30H)를 래치하는 동시에 타이머(14)를 기동한다. 이 결과, 타이머(14)의 출력(S14)은 "0"이 되어 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호가 입력 가능한 타임 아웃 기간임이 표시된다.
여기서, 논리 회로(16)에는, 메모리 블록 래치 신호(S13)로서 "0"이 주어지는 동시에 타이머(14)의 출력(S14)으로서 "0"이 주어지기 때문에, 소거 대상 메모리 블록 수신 여부 판정 신호(S16)는 "0"이 된다.
이 결과, CPU로부터 제공되는 출력 인에이블 신호(/OE)가 "0"이 되면, 이것 에 동기하여 소거 대상 메모리 블록 수신 여부 통지 신호(S18)는 "0"이 되고, CPU는 소거 대상 메모리 블록으로 메모리 블록(10-0)이 유효하게 수신되었음을 확인할 수 있게 된다.
그리고, 이 예에서는 메모리 블록(10-0)을 지정하는 메모리 블록 어드레스 신호에 이어 소거 대상 메모리 블록으로 메모리 블록(10-1)을 지정하는 메모리 블록 어드레스 신호가 소거 커맨드 신호와 함께 주어지고 있다.
따라서, 어드레스 래치 회로(11)는 라이트 인에이블 신호(/WE)가 하강하는 타이밍(T13)에서 메모리 블록(10-1)을 지정하는 메모리 블록 어드레스 신호를 래치한다.
그리고, 블록 디코더(12)는 어드레스 래치 회로(11)가 래치한 메모리 블록(10-1)을 지정하는 메모리 블록 어드레스 신호를 디코드하여 소거 대상 메모리 블록으로 메모리 블록(10-1)을 선택한다.
그리고, 이 경우 블록 래치 회로(13-1)가 블록 디코더(12)에 의해 선택된 정보인 "0"을 래치하면, 블록 래치 회로(13-1)의 래치 신호(S13-1)인 "0"이 메모리 블록 래치 신호(S13)로서 논리 회로(16)에 주어진다.
이어서, 제어 회로(15)는 라이트 인에이블 신호(/WE)가 상승하는 타이밍(T14)에서 소거 커맨드 신호(30H)를 래치하는 동시에 타이머(14)를 리셋한다. 이 결과, 타이머(14)의 출력(S14)은 "0"을 유지하고, 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호가 입력 가능한 타임 아웃 기간이 갱신된다.
여기서, 논리 회로(16)에는 메모리 블록 래치 신호(S13)로서 "0"이 주어지는 동시에 타이머(14)의 출력(S14)으로서 "0"이 주어지기 때문에, 소거 대상 메모리 블록 수신 여부 판정 신호(S16)는 "0"이 된다.
이 결과, CPU로부터 제공되는 출력 인에이블 신호(/OE)가 "0"이 되면, 소거 대상 메모리 블록 수신 여부 통지 신호(S18)는 "0"이 되고, CPU는 소거 대상 메모리 블록으로 메모리 블록(10-1)이 유효하게 수신되었음을 확인할 수 있게 된다.
이하, 타임 아웃 기간내에 CPU로부터 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호가 주어질 때마다 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호의 래치 동작과 타이머(14)의 리셋 동작이 행해진다.
그리고, 타임 아웃 기간이 종료되면 소거 대상 메모리 블록으로 선택된 정보가 블록 래치 회로에 래치되어 있는 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신한 메모리 블록으로서 이들에 대해서 일괄 소거가 행해진다.
도 3은 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 있어서 소거 모드시의 제2 동작예를 나타내는 타이밍 차트도이며, 본 예는 도 2에 도시된 추가 메모리 블록(10-1)이 1회째의 라이트 동작에서는 유효하게 수신되지 않고, 2회째의 라이트 동작에서 유효하게 수신된 경우를 나타내고 있다.
즉, 블록 디코더(12)는 어드레스 래치 회로(11)가 래치한 메모리 블록(10-1)을 지정하는 메모리 블록 어드레스 신호를 디코드하여, 소거 대상 메모리 블록으로 메모리 블록(10-1)을 선택한 경우에 있어서, 블록 래치 회로(13-1)가 블록 디코더(12)에 의해 선택된 정보인 "0"을 노이즈 등의 영향에 의해 래치하지 않은 경우, 블록 래치 회로(13-1)의 래치 신호(S13-1)로서 이미 래치되어 있는 "1"이 메 모리 블록 래치 신호(S13)로서 논리 회로(16)에 주어지게 된다.
이어, 제어 회로(15)는 기록 인에이블 신호(/WE)가 상승하는 타이밍(T14)에서 소거 커맨드 신호(30H)를 래치하면, 타이머(14)를 리셋한다. 이 결과, 타이머(14)의 출력(S14)은 "0"을 유지하고, 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호가 입력 가능한 타임 아웃 기간이 갱신된다.
여기서, 논리 회로(16)에는 메모리 블록 래치 신호(S13)로서 "1"이 주어지는 동시에, 타이머(14)의 출력(S14)으로 "0"이 주어지기 때문에 소거 대상 메모리 블록 수신 여부 판정 신호(S16)는 "1"이 된다.
이 결과, CPU로부터 제공되는 출력 인에이블 신호(/OE)가 "0"이 되면, 소거 대상 메모리 블록 수신 여부 통지 신호(S18)는 "1"이 되고, CPU는 소거 대상 메모리 블록으로 메모리 블록(10-1)이 유효하게 수신되지 않았음을 확인할 수 있다.
따라서, 이 경우 CPU는 타임 아웃 기간 중이면 다시 메모리 블록(10-1)을 지정하는 메모리 블록 어드레스 신호 및 소거 커맨드 신호를 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 입력할 수 있고, 어드레스 래치 회로(11)는 라이트 인에이블 신호(/WE)가 하강하는 타이밍(T15)에서 메모리 블록(10-1)을 지정하는 메모리 블록 어드레스 신호를 래치한다.
그리고, 블록 디코더(12)는 어드레스 래치 회로(11)가 래치한 메모리 블록(10-1)을 지정하는 메모리 블록 어드레스 신호를 디코드하여 소거 대상 메모리 블록으로 메모리 블록(10-1)을 선택한다.
그리고, 이 경우 블록 래치 회로(13-1)가 블록 디코더(12)에 의해 선택된 정 보인 "0"을 래치하면, 블록 래치 회로(13-1)의 래치 신호(S13-1)인 "0"이 메모리 블록 래치 신호(S13)로서 논리 회로(16)에 주어진다.
이어, 제어 회로(15)는 라이트 인에이블 신호(/WE)가 상승하는 타이밍(T16)에서 소거 커맨드 신호(30H)를 래치하는 동시에 타이머(14)를 리셋한다. 이 결과, 타이머(14)의 출력(S14)은 "0"을 유지하고, 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호가 입력 가능한 타임 아웃 기간이 갱신된다.
여기서, 논리 회로(16)에는 메모리 블록 래치 신호(S13)로서 "0"이 주어지는 동시에, 타이머(14)의 출력(S14)으로서 "0"이 주어지기 때문에 소거 대상 메모리 블록 수신 여부 판정 신호(S16)는 "0"이 된다.
이 결과, CPU로부터 제공되는 출력 인에이블 신호(/OE)가 "0"이 되면, 소거 대상 메모리 블록 수신 여부 통지 신호(S18)는 "0"이 되고, CPU는 소거 대상 메모리 블록으로 메모리 블록(10-1)이 유효하게 수신된 것을 확인할 수 있다.
이하, 타임 아웃 기간내에 CPU로부터 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호가 주어질 때마다 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호의 래치 동작과 타이머(14)의 리셋 동작이 행해진다.
그리고, 타임 아웃 기간이 종료되면, 소거 대상 메모리 블록으로 선택된 정보가 블록 래치 회로에 래치되어 있는 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신한 메모리 블록으로서 이들에 관해서 일괄 소거가 행하여진다.
따라서, CPU는 소거 모드시 도 4에 도시한 바와 같이 동작하게 된다. 단, 단계 "S4-8"은 본 발명의 비휘발성 반도체 기억 장치의 일실시예의 동작이다.
즉, CPU는 소거 모드시 우선, 최초의 메모리 블록 어드레스 신호 및 소거 커맨드 신호를 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 부여하여, 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 대한 최초의 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작을 행하게 된다(단계 S4-1).
그리고, 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 있어서, 제어 회로(15)에 의해 소거 커맨드 신호의 래치가 행해지면, 타이머(14)가 기동되어 추가 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작이 가능한 타임 아웃 기간임이 표시된다.
따라서, CPU는 추가 메모리 블록 어드레스가 있는 경우 타임 아웃 기간 중인가의 여부를 판단하여(단계 S4-2), 타임 아웃 기간 중이면 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호를 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 부여하여 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 대한 추가 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작을 행한다(단계 S4-3).
그리고, 본 발명의 비휘발성 반도체 기억 장치의 일실시예로부터 출력되는 소거 대상 메모리 블록 수신 여부 통지 신호(S18)를 확인하여(단계 S4-4) 소거 대상 메모리 블록이 유효하게 수신되었는가의 여부를 판단하고(단계 S4-5), 유효하게 수신된 경우 및 추가 메모리 블록이 있는가의 여부를 판단하여(단계 S4-6) 추가 메모리 블록이 있는 경우에는 단계 "S4-2"로 되돌아간다.
이에 대하여, 소거 대상 메모리 블록 수신 여부 통지 신호(S18)를 확인한 결과, 유효하게 수신되어 있지 않은 경우에는 타임 아웃 기간 중인가의 여부를 판단 하고(단계 S4-7), 타임 아웃 기간 중이면 단계 "S4-2"로 되돌아가 유효하게 수신되지 않은 메모리 블록에 관해서 다시 추가 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작을 행한다.
그리고, 타임 아웃 기간이 종료되면(단계 S4-2에서 NO인 경우), 타임 아웃 기간 중에 소거 커맨드 신호와 함께 래치된 메모리 블록 어드레스 신호가 지정하는 메모리 블록의 일괄 소거가 행해져(단계 S4-7) 소거 모드는 종료된다.
또, 도 5는 CPU가 소거 모드시 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 확인할 필요가 없는 경우의 동작을 나타내는 흐름도이다. 단, 단계 "S5-5"는 본 발명의 비휘발성 반도체 기억 장치의 일실시예의 동작이다.
이 경우, CPU는 소거 모드시에 우선, 최초의 메모리 블록 어드레스 신호 및 소거 커맨드 신호를 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 부여하여 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 대한 최초의 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작을 행한다(단계 S5-1).
그리고, 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 있어서, 제어 회로(15)에 의해 소거 커맨드 신호의 래치가 행해지면, 타이머(14)가 기동하어 추가 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작이 가능한 타임 아웃 기간임이 표시된다.
따라서, CPU는 추가 메모리 블록 어드레스가 있는 경우에는 타임 아웃 기간 중 인지의 여부를 판단하여(단계 S5-2) 타임 아웃 기간 중이면, 추가 메모리 블록 어드레스 신호 및 소거 커맨드 신호를 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 부여하여, 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 대한 추가 메모리 블록 어드레스 및 소거 커맨드의 라이트 동작을 행한다(단계 S5-3).
여기서, CPU는 소거 대상 메모리 블록 수신 여부 통지 신호(S18)를 확인할 필요가 없기 때문에, 추가 메모리 블록이 있는지의 여부를 판단하여(단계 S5-4) 추가 메모리 블록 어드레스가 있는 한, 타임 아웃 기간 중인가의 여부의 판단(단계 S5-2) 및 추가 메모리 블록 어드레스 및 커맨드 신호의 라이트 동작(단계 S5-3)을 반복한다.
그리고, 타임 아웃 기간이 종료되면(단계 S5-2에서 NO인 경우), 본 발명의 비휘발성 반도체 기억 장치의 일실시예에서는 소거 대상 메모리 블록으로 수신된 메모리 블록의 일괄 소거가 행해져(단계 S5-5) 소거 모드가 종료된다.
이와 같이, 본 발명의 비휘발성 반도체 기억 장치의 일실시예에 따르면, CPU는 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 소거 전에 확인하여 유효하게 수신하지 않은 메모리 블록에 관해서는 소거 전에 다시 지정할 수 있도록 되어 있다.
따라서, 어드레스 신호 및 커맨드 신호 발생원이 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 확인하기 위해 필요한 시간을 단축할 수 있는 동시에, 소거 후에 유효하게 수신되지 않은 메모리 블록에 관해서 새롭게 소거를 행할 필요가 없게 되어 1회의 일괄 소거를 실행하면 족하다.
따라서, CPU가 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 확인하는 동작이 필요한 경우에 소거 모드 시간을 단축할 수 있다.
이상과 같이, 본 발명의 비휘발성 반도체 기억 장치에 따르면, 어드레스 신호 및 커맨드 신호 발생원이 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 소거 전에 확인하여, 유효하게 수신되지 않은 메모리 블록에 관해서는 타임 아웃 기간 중이면 소거 전에 다시 지정할 수 있도록 함으로써 어드레스 신호 및 커맨드 신호 발생원이 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 확인하기 위해서 필요한 시간을 단축할 수 있는 동시에, 소거 후에 유효하게 수신되지 않은 메모리 블록에 관해서 새롭게 소거를 할 필요가 없고, 1회의 일괄 소거를 실행하면 족하기 때문에 어드레스 신호 및 커맨드 신호 발생원이 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 확인하는 동작이 필요한 경우에 소거 모드 시간을 단축할 수 있다.
또한, 본 발명의 비휘발성 반도체 기억 장치의 소거 방법에 따르면, 어드레스 신호 및 커맨드 신호 발생원이 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 소거 전에 확인하여, 유효하게 수신되지 않은 메모리 블록에 관해서는 타임 아웃 기간 중이면 소거전에 다시 지정할 수 있도록 함으로써, 어드레스 신호 및 커맨드 신호 발생원이 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 확인하기 위해 필요한 시간을 단축할 수 있는 동시에, 소거 후에 유효하게 수신되지 않은 메모리 블록에 관해서 새롭게 소거를 할 필요가 없고, 1회의 일괄 소거를 실행하면 족하기 때문에, 어드레스 신호 및 커맨드 신호 발생원이 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는가의 여부를 확인하는 동작이 필요한 경우에 소거 모드 시간을 단축할 수 있다.

Claims (7)

  1. 전기적 소거 및 기록 가능한 비휘발성 메모리 셀이 배열된 복수의 메모리 블록과, 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 수신하는 소거 대상 메모리 블록 수신 회로를 구비하고, 상기 소거 대상 메모리 블록 수신 회로가 소거 대상 메모리 블록으로서 유효하게 수신한 복수의 메모리 블록을 일괄 소거하는 기능을 구비하는 비휘발성 반도체 기억 장치에 있어서,
    상기 소거 대상 메모리 블록 수신 회로가 상기 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는지의 여부를 상기 어드레스 신호 및 커맨드 신호 발생원에 통지하는 소거 대상 메모리 블록 수신 여부 통지 회로를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 소거 대상 메모리 블록 수신 여부 통지 회로는,
    상기 소거 대상 메모리 블록 수신 회로가 상기 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는지의 여부를 판정하는 소거 대상 메모리 블록 수신 여부 판정 회로와;
    상기 소거 대상 메모리 블록 수신 여부 판정 회로의 판정 결과에 기초하여 소거 대상 메모리 블록 수신 여부 통지 신호를 외부로 출력하는 소거 대상 메모리 블록 수신 여부 통지 신호 출력 회로를 포함하는 것인 비휘발성 반도체 기억 장치.
  3. 제2항에 있어서, 기동 또는 리셋되면, 일정 기간만 타이머 동작을 행하여, 타이머 동작 기간 중에는 제1 논리 레벨을 출력하고, 비타이머 동작 기간 중에는 제2 논리 레벨을 출력하는 타이머와;
    소거 모드시, 상기 어드레스 신호 및 커맨드 신호 발생원으로부터 제공되는 최초의 소거 커맨드 신호를 래치하였을 때에는 상기 타이머를 기동하고, 상기 어드레스 신호 및 커맨드 신호 발생원으로부터 제공되는 추가의 소거 커맨드 신호를 래치하였을 때에는 상기 타이머를 리셋하는 제어 회로를 더 포함하고,
    상기 소거 대상 메모리 블록 수신 회로는 상기 어드레스 신호 및 커맨드 신호 발생원으로부터 제공되는 메모리 블록 어드레스 신호가 지정하는 소거 대상 메모리 블록을 유효하게 수신하였는지의 여부를 나타내는 메모리 블록 래치 신호를 출력하도록 구성되며,
    상기 소거 대상 메모리 블록 수신 여부 판정 회로는 상기 타이머의 출력과 상기 메모리 블록 래치 신호를 논리 처리하여 상기 판정 결과로서 소거 커맨드 수신 여부 판정 신호를 출력하도록 구성되는 것인 비휘발성 반도체 기억 장치.
  4. 제3항에 있어서, 상기 소거 대상 메모리 블록 수신 회로는,
    상기 어드레스 신호 및 커맨드 신호 발생원으로부터 제공되는 어드레스 신호 를 래치하는 어드레스 래치 회로와;
    상기 어드레스 래치 회로로 래치된 메모리 블록 어드레스 신호를 디코드하여 소거 대상 메모리 블록의 선택을 행하는 블록 디코더와;
    상기 복수의 메모리 블록의 각각에 대응하여 설치되어, 대응하는 메모리 블록이 상기 블록 디코더에 의해 선택되었는지 여부의 정보를 래치하고, 상기 블록 디코더가 상기 대응하는 메모리 블록의 선택을 하고 있는 기간에만 상기 대응하는 메모리 블록이 상기 블록 디코더에 의해 선택되었는지 여부의 정보를 상기 메모리 블록 래치 신호로서 출력하는 복수의 블록 래치 회로를 포함하는 것인 비휘발성 반도체 기억 장치.
  5. 제3항에 있어서, 상기 제어 회로는,
    상기 어드레스 신호 및 커맨드 신호 발생원으로부터 제공되는 라이트 인에이블 신호의 하강 타이밍 또는 상기 어드레스 신호 및 커맨드 신호 발생원으로부터 제공되는 칩 인에이블 신호의 하강 타이밍 중 어느 하나의 느린 쪽의 하강 타이밍에서 어드레스 신호를 래치하도록 상기 어드레스 래치 회로를 제어하고, 상기 라이트 인에이블 신호의 상승 타이밍 또는 상기 칩 인에이블 신호의 상승 타이밍 중 어느 하나의 빠른 쪽의 상승 타이밍에서 소거 커맨드 신호의 래치 및 상기 타이머의 기동 또는 리셋을 행하도록 구성되는 것인 비휘발성 반도체 기억 장치.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서, 상기 소거 대상 메모리 블록 수 신 여부 통지 신호 출력 회로는, 상기 어드레스 신호 및 커맨드 신호 발생원으로부터 제공되는 출력 인에이블 신호에 동기하여, 상기 소거 대상 메모리 블록 수신 여부 판정 신호를 상기 소거 대상 메모리 블록 수신 여부 통지 신호로서 출력하도록 구성되는 것인 비휘발성 반도체 기억 장치.
  7. 전기적 소거 및 기록 가능한 비휘발성 메모리 셀이 배열된 복수의 메모리 블록과, 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 수신하는 소거 대상 메모리 블록 수신 회로를 구비하고, 상기 소거 대상 메모리 블록 수신 회로가 소거 대상 메모리 블록으로서 유효하게 수신한 복수의 메모리 블록을 일괄 소거하는 기능을 구비하는 비휘발성 반도체 기억 장치의 소거 방법에 있어서,
    상기 어드레스 신호 및 커맨드 신호 발생원에 의해 소거 대상 메모리 블록으로 지정된 메모리 블록을 소거 대상 메모리 블록으로서 유효하게 수신하였는지의 여부를 상기 어드레스 신호 및 커맨드 신호 발생원에 통지하는 단계를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치의 소거 방법.
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