JP4172078B2 - 不揮発性半導体記憶装置及び不揮発性半導体記憶装置における消去方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電気的消去及び書込み可能な不揮発性メモリセルが配列された複数のメモリブロックを備え、アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして有効に受け付けた複数のメモリブロックを一括消去する機能を備える不揮発性半導体記憶装置、及び、このような不揮発性半導体記憶装置における消去方法に関する。
【0002】
この種の不揮発性半導体記憶装置においては、消去モード時、アドレス信号及びコマンド信号発行元から最初のメモリブロックアドレス信号及び消去コマンド信号が与えられることによって消去に向けた動作を開始し、タイムアウト期間の終了後、消去対象メモリブロックとして有効に受け付けた複数のメモリブロックの一括消去が開始される。
【0003】
【従来の技術】
図6はこの種の従来の不揮発性半導体記憶装置の一例の要部を示すブロック回路図であり、図6中、1は装置本体、2−0、2−1、2−nは電気的消去及び書込み可能な不揮発性メモリセル(たとえば、フラッシュメモリセル)が配列されたメモリブロックであり、メモリブロック2−1、2−n間に存在するメモリブロック2−2〜2−(n−1)は、図示を省略している。
【0004】
また、3はアドレス信号及びコマンド信号発行元、たとえば、CPUから与えられるアドレス信号をラッチするアドレスラッチ回路、4はアドレスラッチ回路3にラッチされたメモリブロックアドレス信号をデコードして、アドレスラッチ回路3にラッチされたメモリブロックアドレス信号が消去対象メモリブロックとして指定するメモリブロックの選択を行うブロックデコーダである。
【0005】
また、5−0、5−1、5−nはそれぞれメモリブロック2−0、2−1、2−nに対応して設けられ、メモリブロック2−0、2−1、2−nがブロックデコーダ4により消去対象メモリブロックとして選択されたか否かの情報をラッチするブロックラッチ回路であり、メモリブロック2−2〜2−(n−1)に対応して設けられているブロックラッチ回路5−2〜5−(n−1)は、図示を省略している。
【0006】
また、6はタイマであり、このタイマ6は、起動前は“1”を出力し、起動又はリセットされると、一定期間であるタイムアウト期間だけ“0”を出力し、タイムアウト期間が終了すると、再び“1”を出力するものである。
【0007】
また、7はCPUから与えられる消去コマンド信号、ライトイネーブル信号/WE及びチップイネーブル信号/CEを入力して、消去コマンド信号のラッチや、アドレスラッチ回路3及びタイマ6の制御などを行う制御回路である。
【0008】
この制御回路7は、ライトイネーブル信号/WEの立ち下がりタイミング又はチップイネーブル信号/CEの立ち下がりタイミングのいずれか遅い方の立ち下がりタイミングで、アドレス信号をラッチするようにアドレスラッチ回路3を制御し、ライトイネーブル信号/WEの立ち上がりタイミング又はチップイネーブル信号/CEの立ち上がりタイミングのいずれか早い方の立ち上がりタイミングで、消去コマンド信号をラッチすると共にタイマ6を起動又はリセットするように構成されている。
【0009】
このように構成された従来の不揮発性半導体記憶装置においては、消去モード時、ブロックデコーダ4により選択された情報がブロックラッチ回路にラッチされているメモリブロックが消去対象メモリブロックとして有効に受け付けられたメモリブロックとして、これらについて一括消去が行われる。
【0010】
図7は図6に示す従来の不揮発性半導体記憶装置の消去モード時の動作例を示すタイミングチャートであり、この例では、CPUから最初のメモリブロックアドレス信号として、メモリブロック2−0を指定するメモリブロックアドレス信号が与えられており、最初にチップイネーブル信号/CEが立ち下がった後、ライトイネーブル信号/WEが立ち下がっている。
【0011】
そこで、この例の場合には、アドレスラッチ回路3は、ライトイネーブル信号/WEが立ち下がるタイミングT1で、メモリブロック2−0を指定するメモリブロックアドレス信号をラッチする。
【0012】
そして、ブロックデコーダ4は、アドレスラッチ回路3がラッチしたメモリブロック2−0を指定するメモリブロックアドレス信号をデコードして消去対象メモリブロックとしてメモリブロック2−0の選択を行い、ブロックラッチ回路5−0は、メモリブロック2−0が選択された情報として“0”をラッチする。
【0013】
続いて、制御回路7は、ライトイネーブル信号/WEが立ち上がるタイミングT2で、消去コマンド信号(30H)をラッチすると共にタイマ6を起動する。この結果、タイマ6の出力S6は“1”から“0”となり、追加のメモリブロックアドレス信号及び消去コマンド信号が入力可能であるタイムアウト期間となったことがCPUに対して表示される。
【0014】
そして、この例では、メモリブロック2−0を指定するメモリブロックアドレス信号に続いて、消去対象メモリブロックとしてメモリブロック2−1を指定するメモリブロックアドレス信号が消去コマンド信号と共に与えられている。
【0015】
そこで、アドレスラッチ回路3は、ライトイネーブル信号/WEが立ち下がるタイミングT3で、メモリブロック2−1を指定するメモリブロックアドレス信号をラッチする。
【0016】
そして、ブロックデコーダ4は、アドレスラッチ回路3がラッチしたメモリブロック2−1を指定するメモリブロックアドレス信号をデコードして消去対象メモリブロックとしてメモリブロック2−1の選択を行い、ブロックラッチ回路5−1はメモリブロック2−1が選択された情報として“0”をラッチする。
【0017】
続いて、制御回路7は、ライトイネーブル信号/WEが立ち上がるタイミングT4で、消去コマンド信号をラッチすると共に、タイマ6をリセットし、タイムアウト期間を更新する。
【0018】
以下、タイムアウト期間中にCPUから追加のメモリブロックアドレス信号及び消去コマンド信号が与えられるごとに、追加のメモリブロックアドレス信号及び消去コマンド信号のラッチ動作とタイマ6のリセット動作とが行われる。
【0019】
そして、タイムアウト期間が終了すると、消去対象メモリブロックとして選択された情報がブロックラッチ回路にラッチされているメモリブロックが消去対象メモリブロックとして有効に受け付けられたメモリブロックとして、これらについて一括消去が行われる。
【0020】
そこで、図6に示す従来の不揮発性半導体記憶装置のアドレス信号及びコマンド信号発行元であるCPUは、消去モード時には、図8に示すように動作することになる。但し、ステップS8−5は、図6に示す不揮発性半導体記憶装置の動作である。
【0021】
すなわち、CPUは、消去モード時には、まず、最初のメモリブロックアドレス信号及び消去コマンド信号を図6に示す従来の不揮発性半導体記憶装置に与えて、図6に示す従来の不揮発性半導体記憶装置に対する最初のメモリブロックアドレス及び消去コマンドのライト動作を行う(ステップS8−1)。
【0022】
そして、図6に示す従来の不揮発性半導体記憶装置において、制御回路7により消去コマンド信号のラッチが行われると、タイマ6が起動され、追加のメモリブロックアドレス及び消去コマンドのライト動作が可能なタイムアウト期間であることが表示される。
【0023】
そこで、CPUは、追加のメモリブロックアドレスがある場合には、タイムアウト期間中であるか否かを判断し(ステップS8−2)、タイムアウト期間中であれば、追加のメモリブロックアドレス信号及び消去コマンド信号を図6に示す従来の不揮発性半導体記憶装置に与えて、図6に示す従来の不揮発性半導体記憶装置に対する追加のメモリブロックアドレス及び消去コマンドのライト動作を行う(ステップS8−3)。
【0024】
ここに、CPUは、追加のメモリブロックがあるか否かを判断し(ステップS8−4)、追加のメモリブロックがある限り、タイムアウト期間中であるか否かの判断と(ステップS8−2)、追加のメモリブロックアドレス及び消去コマンドのライト動作(ステップS8−3)を繰り返す。
【0025】
そして、タイムアウト期間が終了すると(ステップS8−2でNOの場合)、図6に示す従来の不揮発性半導体記憶装置では、消去対象メモリブロックとして有効に受け付けたメモリブロックの一括消去が行われ(ステップS8−5)、消去モードは終了する。
【0026】
【発明が解決しようとする課題】
図6に示す従来の不揮発性半導体記憶装置は、CPUから消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否か、すなわち、ブロックデコーダ4が消去対象メモリブロックとして選択したメモリブロックの情報をブロックラッチ回路がラッチしたか否かをCPUに告知する手段を備えていない。
【0027】
このため、CPUは、消去対象メモリブロックとして指定したメモリブロックが図6に示す従来の不揮発性半導体記憶装置に有効に受け付けられたことを確認するためには、図9に示すように、図6に示す従来の不揮発性半導体記憶装置における消去終了後、消去対象メモリブロックとして指定した全メモリブロック内の全アドレスのリードを行い(ステップS8−6)、全データが“1”であるか否かを判断する必要がある(ステップS8−7)。
【0028】
そして、CPUは、消去対象メモリブロックとして指定したメモリブロックの中にノイズ等の影響により消去対象メモリブロックとして有効に受け付けられなかったメモリブロックが存在する場合には、そのメモリブロックについて、図6に示す従来の不揮発性半導体記憶装置に対するメモリブロックアドレス及び消去コマンドのライト動作を行い、図6に示す従来の不揮発性半導体記憶装置に新たに消去動作を行わせることが必要となる。
【0029】
このように、図6に示す従来の不揮発性半導体記憶装置においては、CPUが消去対象メモリブロックとして指定したメモリブロックが図6に示す従来の不揮発性半導体記憶装置に有効に受け付けられたことを確認するためには、消去対象メモリブロックとして指定した全メモリブロック内の全アドレスのリードを行う必要があり、かつ、消去対象メモリブロックとして指定したメモリブロックの中に消去対象メモリブロックとして受け付けられなかったメモリブロックが存在することを確認したときは、再度、そのメモリブロックについて、図6に示す従来の不揮発性半導体記憶装置に対するメモリブロックアドレス及び消去コマンドのライト動作を行い、図6に示す従来の不揮発性半導体記憶装置に新たに消去動作を行わせることが必要となり、消去モード時間として多くの時間が必要になってしまうという問題点があった。
【0030】
本発明は、かかる点に鑑み、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを確認するために必要な時間を短縮することができると共に、消去後に、有効に受け付けられなかったメモリブロックについて新たに消去を行う必要がないようにし、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かの確認動作が必要な場合における消去モード時間の短縮化を図ることができるようにした不揮発性半導体記憶装置及び不揮発性半導体記憶装置における消去方法を提供することを目的とする。
【0031】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、電気的消去及び書込み可能な不揮発性メモリセルが配列された複数のメモリブロックと、アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして受け付ける消去対象メモリブロック受付回路とを備え、前記消去対象メモリブロック受付回路が消去対象メモリブロックとして有効に受け付けた複数のメモリブロックを一括消去する機能を備える不揮発性半導体記憶装置であって、前記消去対象メモリブロック受付回路が前記アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいて前記アドレス信号及びコマンド信号発行元に告知する消去対象メモリブロック受付成否告知回路を備え、前記消去対象メモリブロック受付回路は、メモリブロックアドレス信号が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力し、前記消去対象メモリブロック受付成否告知回路は、前記アドレス信号及びコマンド信号発行元から消去の指示に基づいて起動するタイマを備え、前記タイマの出力と前記メモリブロックラッチ信号とを論理処理して消去コマンド受付成否判定信号を出力するように構成されているというものである。
【0032】
本発明の不揮発性半導体記憶装置によれば、消去対象メモリブロック受付回路がアドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいてアドレス信号及びコマンド信号発行元に告知する消去対象メモリブロック受付成否告知回路を備えているので、アドレス信号及びコマンド信号発行元は消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして受け付けられたか否かを、消去が実行される前に確認することができる。
【0033】
そこで、アドレス信号及び消去コマンド信号発行元は、消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして受け付けられなかったことを確認した場合には、タイムアウト期間中であれば、再度、消去対象メモリブロックとするメモリブロックを指定することが可能となる。
【0034】
したがって、アドレス信号及び消去コマンド信号発行元は、消去対象メモリブロックとして指定したメモリブロックが有効に受け付けられたことを確認するために、消去終了後に、消去対象メモリブロックとして指定した全メモリブロック内の全アドレスのリードを行い、全データの内容を確認する必要がない。
【0035】
本発明の不揮発性半導体記憶装置における消去方法は、電気的消去及び書込み可能な不揮発性メモリセルが配列された複数のメモリブロックと、アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして受け付ける消去対象メモリブロック受付回路とを備え、前記消去対象メモリブロック受付回路が消去対象メモリブロックとして有効に受け付けた複数のメモリブロックを一括消去する機能を備える不揮発性半導体記憶装置における消去方法であって、前記アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいて前記アドレス信号及びコマンド信号発行元に告知する工程を含み、前記消去対象メモリブロック受付回路は、メモリブロックのアドレス情報が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力し、前記アドレス信号及びコマンド信号発行元に告知する工程は、前記アドレス信号及びコマンド信号発行元から消去の指示に基づいて起動するタイマの出力と前記メモリブロックラッチ信号とを論理処理して消去対象メモリブロックとして有効に受け付けたか否かを告知するというものである。
【0036】
本発明の不揮発性半導体記憶装置における消去方法によれば、アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいてアドレス信号及びコマンド信号発行元に告知する工程を含めるとしたので、アドレス信号及びコマンド信号発行元は、消去対象メモリブロックとして指定したメモリブロックを消去対象メモリブロックとして有効に受け付けられたか否かを、消去が実行される前に確認することができる。
【0037】
そこで、アドレス信号及び消去コマンド信号発行元は、消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして受け付けられなかったことを確認した場合には、タイムアウト期間中であれば、再度、消去対象メモリブロックとするメモリブロックを指定することが可能となる。
【0038】
したがって、アドレス信号及び消去コマンド信号発行元は、消去対象メモリブロックとして指定したメモリブロックが有効に受け付けられたことを確認するために、消去終了後に、消去対象メモリブロックとして指定した全メモリブロック内の全アドレスのリードを行い、全データの内容を確認する必要がない。
【0039】
【発明の実施の形態】
以下、図1〜図5を参照して、本発明の不揮発性半導体記憶装置の一実施形態について、本発明の不揮発性半導体記憶装置における消去方法の実施形態を含めて説明する。
【0040】
図1は本発明の不揮発性半導体記憶装置の一実施形態の要部を示すブロック回路図であり、図1中、9は装置本体、10−0、10−1、10−nは電気的消去及び書込み可能な不揮発性メモリセル(たとえば、フラッシュメモリセル)が配列されたメモリブロックであり、メモリブロック10−1、10−n間に存在するメモリブロック10−2〜10−(n−1)は、図示を省略している。
【0041】
また、11はアドレス信号及びコマンド信号発行元、たとえば、CPUから与えられるアドレス信号をラッチするアドレスラッチ回路、12はアドレスラッチ回路11にラッチされたメモリブロックアドレス信号をデコードして、アドレスラッチ回路11にラッチされたメモリブロックアドレス信号が消去対象メモリブロックとして指定するメモリブロックの選択を行うブロックデコーダである。
【0042】
また、13−0、13−1、13−nは、それぞれ、メモリブロック10−0、10−1、10−nに対応して設けられ、メモリブロック10−0、10−1、10−nがブロックデコーダ12により消去対象メモリブロックとして選択されたか否かの情報をラッチするブロックラッチ回路であり、メモリブロック10−2〜10−(n−1)に対応して設けられているブロックラッチ回路13−2〜13−(n−1)は、図示を省略している。
【0043】
ここに、ブロックラッチ回路13−i(但し、i=0、1・・・n)は、メモリブロック10−iがブロックデコーダ12により消去対象メモリブロックとして選択される前は“1”(Hレベル)をラッチしており、メモリブロック10−iがブロックデコーダ12により消去対象メモリブロックとして選択されると、“0”(Lレベル)をラッチするように構成されている。
【0044】
そして、また、このブロックラッチ回路13−iは、ブロックデコーダ12がメモリブロック10−iを選択している期間だけ、ブロックラッチ回路13−iのラッチ信号S13−iである“1”又は“0”をメモリブロックラッチ信号S13として後述する論理回路に出力するようにも構成されている。
【0045】
また、14はタイマであり、このタイマ14は、起動前は“1”を出力し、起動又はリセットされると、タイムアウト期間だけ“0”を出力し、タイムアウト期間が終了すると、再び“1”を出力するものである。
【0046】
また、15はCPUから与えられる消去コマンド信号、ライトイネーブル信号/WE及びチップイネーブル信号/CEを入力し、消去コマンド信号のラッチや、アドレスラッチ回路11及びタイマ14の制御などを行う制御回路である。
【0047】
この制御回路15は、ライトイネーブル信号/WEの立ち下がりタイミング又はチップイネーブル信号/CEの立ち下がりタイミングのいずれか遅い方の立ち下がりタイミングで、アドレス信号をラッチするようにアドレスラッチ回路11を制御し、ライトイネーブル信号/WEの立ち上がりタイミング又はチップイネーブル信号/CEの立ち上がりタイミングのいずれか早い方の立ち上がりタイミングで、消去コマンド信号をラッチすると共にタイマ14を起動又はリセットするように構成されている。
【0048】
また、16はタイマ14の出力S14とメモリブロックラッチ信号S13とを論理処理して消去対象メモリブロック受付成否判定信号S16を生成する消去対象メモリブロック受付成否判定回路を構成する論理回路である。
【0049】
ここに、論理回路16は、タイマ14の出力S14又はメモリブロックラッチ信号S13のいずれもが“0”の場合には、消去対象メモリブロック受付成否判定信号S16として“0”を出力し、それ以外の場合には、消去対象メモリブロック受付成否判定信号S16として“1”を出力するものであり、例えば、OR回路17により構成される。
【0050】
また、18はCPUから与えられる出力イネーブル信号/OEが“0”になると、これに同期して、消去対象メモリブロック受付成否判定信号S16を消去対象メモリブロック受付成否告知信号S18として出力する出力バッファ回路であり、論理回路16と出力バッファ回路18とで消去対象メモリブロック受付成否告知回路が構成されている。
【0051】
なお、消去対象メモリブロック受付成否告知信号S18を外部に出力するための出力ピンとしては既存の出力ピンを兼用することができ、新たな出力ピンを設ける必要はない。
【0052】
図2は本発明の不揮発性半導体記憶装置の一実施形態における消去モード時の第1動作例を示すタイミングチャートであり、この例では、CPUから最初のメモリブロックアドレス信号として、メモリブロック10−0を指定するメモリブロックアドレス信号が与えられており、最初にチップイネーブル信号/CEが立ち下がった後、ライトイネーブル信号/WEが立ち下がっている。
【0053】
そこで、この例の場合には、アドレスラッチ回路11は、ライトイネーブル信号/WEが立ち下がるタイミングT11で、メモリブロック10−0を指定するメモリブロックアドレス信号をラッチする。
【0054】
そして、ブロックデコーダ12は、アドレスラッチ回路11がラッチしたメモリブロック10−0を指定するメモリブロックアドレス信号をデコードして消去対象メモリブロックとしてメモリブロック10−0の選択を行う。
【0055】
そして、この場合、ブロックラッチ回路13−0がブロックデコーダ12により選択された情報である“0”をラッチすると、ブロックラッチ回路13−0のラッチ信号S13−0である“0”がメモリブロックラッチ信号S13として論理回路16に与えられる。
【0056】
続いて、制御回路15は、ライトイネーブル信号/WEが立ち上がるタイミングT12で、消去コマンド信号(30H)をラッチすると共にタイマ14を起動する。この結果、タイマ14の出力S14は“0”となり、追加のメモリブロックアドレス信号及び消去コマンド信号が入力可能であるタイムアウト期間であることが表示される。
【0057】
ここに、論理回路16には、メモリブロックラッチ信号S13として“0”が与えられると共に、タイマ14の出力S14として“0”が与えられるので、消去対象メモリブロック受付成否判定信号S16は“0”となる。
【0058】
この結果、CPUから与えられる出力イネーブル信号/OEが“0”になると、これに同期して、消去対象メモリブロック受付成否告知信号S18は“0”となり、CPUは消去対象メモリブロックとしてメモリブロック10−0が有効に受け付けられたことを確認することができる。
【0059】
そして、この例では、メモリブロック10−0を指定するメモリブロックアドレス信号に続いて、消去対象メモリブロックとしてメモリブロック10−1を指定するメモリブロックアドレス信号が消去コマンド信号と共に与えられている。
【0060】
そこで、アドレスラッチ回路11は、ライトイネーブル信号/WEが立ち下がるタイミングT13で、メモリブロック10−1を指定するメモリブロックアドレス信号をラッチする。
【0061】
そして、ブロックデコーダ12は、アドレスラッチ回路11がラッチしたメモリブロック10−1を指定するメモリブロックアドレス信号をデコードして消去対象メモリブロックとしてメモリブロック10−1の選択を行う。
【0062】
そして、この場合、ブロックラッチ回路13−1がブロックデコーダ12により選択された情報である“0”をラッチすると、ブロックラッチ回路13−1のラッチ信号S13−1である“0”がメモリブロックラッチ信号S13として論理回路16に与えられる。
【0063】
続いて、制御回路15は、ライトイネーブル信号/WEが立ち上がるタイミングT14で消去コマンド信号(30H)をラッチすると共にタイマ14をリセットする。この結果、タイマ14の出力S14は“0”を維持し、追加のメモリブロックアドレス信号及び消去コマンド信号が入力可能であるタイムアウト期間が更新される。
【0064】
ここに、論理回路16には、メモリブロックラッチ信号S13として“0”が与えられると共に、タイマ14の出力S14として“0”が与えられるので、消去対象メモリブロック受付成否判定信号S16は“0”となる。
【0065】
この結果、CPUから与えられる出力イネーブル信号/OEが“0”になると、消去対象メモリブロック受付成否告知信号S18は“0”となり、CPUは消去対象メモリブロックとしてメモリブロック10−1が有効に受け付けられたことを確認することができる。
【0066】
以下、タイムアウト期間内にCPUから追加のメモリブロックアドレス信号及び消去コマンド信号が与えられるごとに、追加のメモリブロックアドレス信号及び消去コマンド信号のラッチ動作とタイマ14のリセット動作とが行われる。
【0067】
そして、タイムアウト期間が終了すると、消去対象メモリブロックとして選択された情報がブロックラッチ回路にラッチされているメモリブロックが消去対象メモリブロックとして有効に受け付けられたメモリブロックとして、これらについて一括消去が行われる。
【0068】
図3は本発明の不揮発性半導体記憶装置の一実施形態における消去モード時の第2動作例を示すタイミングチャートであり、この例は、図2に示す追加のメモリブロック10−1が1回目のライト動作では有効に受け付けられず、2回目のライト動作で有効に受け付けられた場合を示している。
【0069】
すなわち、ブロックデコーダ12が、アドレスラッチ回路11がラッチしたメモリブロック10−1を指定するメモリブロックアドレス信号をデコードして、消去対象メモリブロックとしてメモリブロック10−1の選択を行った場合において、ブロックラッチ回路13−1がブロックデコーダ12により選択された情報である“0”をノイズ等の影響によりラッチしなかった場合には、ブロックラッチ回路13−1のラッチ信号S13−1として既にラッチされている“1”がメモリブロックラッチ信号S13として論理回路16に与えられることになる。
【0070】
続いて、制御回路15は、ライトイネーブル信号/WEが立ち上がるタイミングT14で、消去コマンド信号(30H)をラッチすると、タイマ14をリセットする。この結果、タイマ14の出力S14は“0”を維持し、追加のメモリブロックアドレス信号及び消去コマンド信号が入力可能であるタイムアウト期間が更新される。
【0071】
ここに、論理回路16には、メモリブロックラッチ信号S13として“1”が与えられると共に、タイマ14の出力S14として“0”が与えられるので、消去対象メモリブロック受付成否判定信号S16は“1”となる。
【0072】
この結果、CPUから与えられる出力イネーブル信号/OEが“0”になると、消去対象メモリブロック受付成否告知信号S18は“1”となり、CPUは消去対象メモリブロックとしてメモリブロック10−1が有効に受け付けられなかったことを確認することができる。
【0073】
そこで、この場合には、CPUは、タイムアウト期間中であれば、再度、メモリブロック10−1を指定するメモリブロックアドレス信号及び消去コマンド信号を本発明の不揮発性半導体記憶装置の一実施形態に入力することができ、アドレスラッチ回路11は、ライトイネーブル信号/WEが立ち下がるタイミングT15で、メモリブロック10−1を指定するメモリブロックアドレス信号をラッチする。
【0074】
そして、ブロックデコーダ12は、アドレスラッチ回路11がラッチしたメモリブロック10−1を指定するメモリブロックアドレス信号をデコードして消去対象メモリブロックとしてメモリブロック10−1の選択を行う。
【0075】
そして、この場合、ブロックラッチ回路13−1がブロックデコーダ12により選択された情報である“0”をラッチすると、ブロックラッチ回路13−1のラッチ信号S13−1である“0”がメモリブロックラッチ信号S13として論理回路16に与えられる。
【0076】
続いて、制御回路15は、ライトイネーブル信号/WEが立ち上がるタイミングT16で、消去コマンド信号(30H)をラッチすると共にタイマ14をリセットする。この結果、タイマ14の出力S14は“0”を維持し、追加のメモリブロックアドレス信号及び消去コマンド信号が入力可能であるタイムアウト期間が更新される。
【0077】
ここに、論理回路16には、メモリブロックラッチ信号S13として“0”が与えられると共に、タイマ14の出力S14として“0”が与えられるので、消去対象メモリブロック受付成否判定信号S16は“0”となる。
【0078】
この結果、CPUから与えられる出力イネーブル信号/OEが“0”になると、消去対象メモリブロック受付成否告知信号S18は“0”となり、CPUは消去対象メモリブロックとしてメモリブロック10−1が有効に受け付けられたことを確認することができる。
【0079】
以下、タイムアウト期間内にCPUから追加のメモリブロックアドレス信号及び消去コマンド信号が与えられるごとに、追加のメモリブロックアドレス信号及び消去コマンド信号のラッチ動作とタイマ14のリセット動作とが行われる。
【0080】
そして、タイムアウト期間が終了すると、消去対象メモリブロックとして選択された情報がブロックラッチ回路にラッチされているメモリブロックが消去対象メモリブロックとして有効に受け付けられたメモリブロックとして、これらについて一括消去が行われる。
【0081】
したがって、CPUは、消去モード時には、図4に示すように動作することになる。但し、ステップS4−8は、本発明の不揮発性半導体記憶装置の一実施形態の動作である。
【0082】
すなわち、CPUは、消去モード時には、まず、最初のメモリブロックアドレス信号及び消去コマンド信号を本発明の不揮発性半導体記憶装置の一実施形態に与えて、本発明の不揮発性半導体記憶装置の一実施形態に対する最初のメモリブロックアドレス及び消去コマンドのライト動作を行う(ステップS4−1)。
【0083】
そして、本発明の不揮発性半導体記憶装置の一実施形態において、制御回路15により消去コマンド信号のラッチが行われると、タイマ14が起動され、追加のメモリブロックアドレス及び消去コマンドのライト動作が可能なタイムアウト期間であることが表示される。
【0084】
そこで、CPUは、追加のメモリブロックアドレスがある場合には、タイムアウト期間中であるか否かを判断し(ステップS4−2)、タイムアウト期間中であれば、追加のメモリブロックアドレス信号及び消去コマンド信号を本発明の不揮発性半導体記憶装置の一実施形態に与えて、本発明の不揮発性半導体記憶装置の一実施形態に対する追加のメモリブロックアドレス及び消去コマンドのライト動作を行う(ステップS4−3)。
【0085】
そして、本発明の不揮発性半導体記憶装置の一実施形態から出力される消去対象メモリブロック受付成否告知信号S18を確認して(ステップS4−4)、消去対象メモリブロックが有効に受け付けられたか否かを判断し(ステップS4−5)、有効に受け付けられた場合、更に、追加のメモリブロックがあるか否かを判断し(ステップS4−6)、追加のメモリブロックがある場合には、ステップS4−2に戻る。
【0086】
これに対して、消去対象メモリブロック受付成否告知信号S18を確認した結果、有効に受け付けられていない場合には、タイムアウト期間中であるか否かを判断し(ステップS4−7)、タイムアウト期間中であれば、ステップS4−2に戻り、有効に受け付けられなかったメモリブロックについて、再度、追加のメモリブロックアドレス及び消去コマンドのライト動作を行う。
【0087】
そして、タイムアウト期間が終了すると(ステップS4−2でNOの場合)、タイムアウト期間中に消去コマンド信号と共にラッチされたメモリブロックアドレス信号が指定するメモリブロックの一括消去が行われ(ステップS4−7)、消去モードは終了する。
【0088】
なお、図5は、CPUが、消去モード時、消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを確認する必要がない場合の動作を示すフローチャートである。但し、ステップS5−5は、本発明の不揮発性半導体記憶装置の一実施形態の動作である。
【0089】
この場合には、CPUは、消去モード時には、まず、最初のメモリブロックアドレス信号及び消去コマンド信号を本発明の不揮発性半導体記憶装置の一実施形態に与え、本発明の不揮発性半導体記憶装置の一実施形態に対する最初のメモリブロックアドレス及び消去コマンドのライト動作を行う(ステップS5−1)。
【0090】
そして、本発明の不揮発性半導体記憶装置の一実施形態において、制御回路15により消去コマンド信号のラッチが行われると、タイマ14が起動され、追加のメモリブロックアドレス及び消去コマンドのライト動作が可能なタイムアウト期間であることが表示される。
【0091】
そこで、CPUは、追加のメモリブロックアドレスがある場合には、タイムアウト期間中であるか否かを判断し(ステップS5−2)、タイムアウト期間中であれば、追加のメモリブロックアドレス信号及び消去コマンド信号を本発明の不揮発性半導体記憶装置の一実施形態に与えて、本発明の不揮発性半導体記憶装置の一実施形態に対する追加のメモリブロックアドレス及び消去コマンドのライト動作を行う(ステップS5−3)。
【0092】
ここに、CPUは、消去対象メモリブロック受付成否告知信号S18を確認する必要がないので、追加のメモリブロックがあるか否かを判断し(ステップS5−4)、追加のメモリブロックアドレスがある限り、タイムアウト期間中であるか否かの判断(ステップS5−2)及び追加のメモリブロックアドレス及びコマンド信号のライト動作(ステップS5−3)を繰り返す。
【0093】
そして、タイムアウト期間が終了すると(ステップS5−2でNOの場合)、本発明の不揮発性半導体記憶装置の一実施形態では、消去対象メモリブロックとして受け付けたメモリブロックの一括消去が行われ(ステップS5−5)、消去モードは終了する。
【0094】
このように、本発明の不揮発性半導体記憶装置の一実施形態によれば、CPUは、消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを消去前に確認し、有効に受け付けられなかったメモリブロックについては、消去前に再度、指定することができるようにされている。
【0095】
そこで、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを確認するために必要な時間を短縮することができると共に、消去後に、有効に受け付けられなかったメモリブロックについて新たに消去を行う必要がなく、一回の一括消去を実行すれば足りる。
【0096】
したがって、CPUが消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かの確認動作が必要な場合における消去モード時間の短縮化を図ることができる。
【0097】
【発明の効果】
以上のように、本発明の不揮発性半導体記憶装置によれば、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを消去前に確認し、有効に受け付けられなかったメモリブロックについては、タイムアウト期間中であれば、消去前に再度、指定することができるようにしたことにより、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを確認するために必要な時間を短縮することができると共に、消去後に、有効に受け付けられなかったメモリブロックについて新たに消去を行う必要がなく、一回の一括消去を実行すれば足りるので、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かの確認動作が必要な場合における消去モード時間の短縮化を図ることができる。
【0098】
また、本発明の不揮発性半導体記憶装置における消去方法によれば、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを消去前に確認し、有効に受け付けられなかったメモリブロックについては、タイムアウト期間中であれば、消去前に再度、指定することができるようにしたことにより、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かを確認するために必要な時間を短縮することができると共に、消去後に、有効に受け付けられなかったメモリブロックについて新たに消去を行う必要がなく、一回の一括消去を実行すれば足りるので、アドレス信号及びコマンド信号発行元が消去対象メモリブロックとして指定したメモリブロックが消去対象メモリブロックとして有効に受け付けられたか否かの確認動作が必要な場合における消去モード時間の短縮化を図ることができる。
【図面の簡単な説明】
【図1】本発明の不揮発性半導体記憶装置の一実施形態の要部を示すブロック回路図である。
【図2】本発明の不揮発性半導体記憶装置の一実施形態における消去モード時の第1動作例を示すタイミングチャートである。
【図3】本発明の不揮発性半導体記憶装置の一実施形態における消去モード時の第2動作例を示すタイミングチャートである。
【図4】本発明の不揮発性半導体記憶装置の一実施形態のアドレス信号及びコマンド信号発行元であるCPUの消去モード時の第1動作例を示すフローチャートである。
【図5】本発明の不揮発性半導体記憶装置の一実施形態のアドレス信号及びコマンド信号発行元であるCPUの消去モード時の第2動作例を示すフローチャートである。
【図6】従来の不揮発性半導体記憶装置の一例の要部を示すブロック回路図である。
【図7】図6に示す従来の不揮発性半導体記憶装置の消去モード時の動作例を示すタイミングチャートである。
【図8】図6に示す従来の不揮発性半導体記憶装置のアドレス信号及びコマンド信号発行元であるCPUの消去モード時の動作を示すフローチャートである。
【図9】図6に示す従来の不揮発性半導体記憶装置が有する問題点を説明するためのフローチャートである。
【符号の説明】
(図1)
9 装置本体
10−0、10−1、10−n メモリブロック
11 アドレスラッチ回路
12 ブロックデコーダ
13−0、13−1、13−n ブロックラッチ回路
14 タイマ
15 制御回路
16 論理回路
17 OR回路
18 出力バッファ回路
(図6)
1 装置本体
2−0、2−1、2−n メモリブロック
3 アドレスラッチ回路
4 ブロックデコーダ
5−0、5−1、5−n ブロックラッチ回路
6 タイマ
7 制御回路
Claims (9)
- 電気的消去及び書込み可能な不揮発性メモリセルが配列された複数のメモリブロックと、
アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして受け付ける消去対象メモリブロック受付回路とを備え、
前記消去対象メモリブロック受付回路が消去対象メモリブロックとして有効に受け付けた複数のメモリブロックを一括消去する機能を備える不揮発性半導体記憶装置であって、
前記消去対象メモリブロック受付回路が前記アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいて前記アドレス信号及びコマンド信号発行元に告知する消去対象メモリブロック受付成否告知回路を備え、
前記消去対象メモリブロック受付回路は、
メモリブロックアドレス信号が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力し、
前記消去対象メモリブロック受付成否告知回路は、
前記アドレス信号及びコマンド信号発行元から消去の指示に基づいて起動するタイマを備え、
前記タイマの出力と前記メモリブロックラッチ信号とを論理処理して消去コマンド受付成否判定信号を出力するように構成されていること
を特徴とする不揮発性半導体記憶装置。 - 前記消去対象メモリブロック受付成否告知回路は、
前記消去対象メモリブロック受付回路が前記アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを判定する消去対象メモリブロック受付成否判定回路と、
前記消去対象メモリブロック受付成否判定回路の判定結果に基づいて消去対象メモリブロック受付成否告知信号を外部に出力する消去対象メモリブロック受付成否告知信号出力回路とを備えていること
を特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記消去対象メモリブロック受付回路は、
前記アドレス信号及びコマンド信号発行元から与えられるメモリブロックアドレス信号が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力するように構成されること
を特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 制御回路を備え、
前記タイマは、
起動又はリセットされると、一定期間だけタイマ動作を行い、タイマ動作期間中は第1の論理レベルを出力し、非タイマ動作期間中は第2の論理レベルを出力し、
前記制御回路は、
消去モード時、前記アドレス信号及びコマンド信号発行元から与えられる最初の消去コマンド信号をラッチしたときは前記タイマを起動し、前記アドレス信号及びコマンド信号発行元から与えられる追加の消去コマンド信号をラッチした時は前記タイマをリセットし、
前記消去対象メモリブロック受付回路は、前記アドレス信号及びコマンド信号発行元から与えられるメモリブロックアドレス信号が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力するように構成されていること
を特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記消去対象メモリブロック受付回路は、
前記アドレス信号及びコマンド信号発行元から与えられるメモリブロックアドレス信号をラッチするアドレスラッチ回路と、
前記アドレスラッチ回路にラッチされたメモリブロックアドレス信号をデコードして消去対象メモリブロックの選択を行うブロックデコーダと、
前記複数のメモリブロックのそれぞれに対応して設けられ、対応するメモリブロックが前記ブロックデコーダにより選択されたか否かの情報をラッチし、前記ブロックデコーダが前記対応するメモリブロックの選択をしている期間だけ、前記対応するメモリブロックが前記ブロックデコーダにより選択されたか否かの情報を前記メモリブロックラッチ信号として出力する複数のブロックラッチ回路とを備えていること
を特徴とする請求項4に記載の不揮発性半導体記憶装置。 - 前記制御回路は、
前記アドレス信号及びコマンド信号発行元から与えられるライトイネーブル信号の立ち下がりタイミング又は前記アドレス信号及びコマンド信号発行元から与えられるチップイネーブル信号の立ち下がりタイミングのいずれか遅い方の立ち下がりタイミングでメモリブロックアドレス信号をラッチするように前記アドレスラッチ回路を制御し、前記ライトイネーブル信号の立ち上がりタイミング又は前記チップイネーブル信号の立ち上がりタイミングのいずれか早い方の立ち上がりタイミングで消去コマンド信号のラッチ及び前記タイマの起動又はリセットを行うように構成されていること
を特徴とする請求項5に記載の不揮発性半導体記憶装置。 - 前記消去対象メモリブロック受付成否告知信号出力回路は、前記アドレス信号及びコマンド信号発行元から与えられる出力イネーブル信号に同期して、前記消去対象メモリブロック受付成否判定回路が出力する消去対象メモリブロック受付成否判定信号を前記消去対象メモリブロック受付成否告知信号として出力するように構成されていること
を特徴とする請求項2に記載の不揮発性半導体記憶装置。 - 電気的消去及び書込み可能な不揮発性メモリセルが配列された複数のメモリブロックと、
アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして受け付ける消去対象メモリブロック受付回路とを備え、
前記消去対象メモリブロック受付回路が消去対象メモリブロックとして有効に受け付けた複数のメモリブロックを一括消去する機能を備える不揮発性半導体記憶装置における消去方法であって、
前記アドレス信号及びコマンド信号発行元から消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを、前記消去対象メモリブロックとして指定されたメモリブロックのアドレス情報に基づいて前記アドレス信号及びコマンド信号発行元に告知する工程を含み、
前記消去対象メモリブロック受付回路は、
メモリブロックのアドレス情報が指定する消去対象メモリブロックを有効に受け付けたか否かを示すメモリブロックラッチ信号を出力し、
前記アドレス信号及びコマンド信号発行元に告知する工程は、
前記アドレス信号及びコマンド信号発行元から消去の指示に基づいて起動するタイマの出力と前記メモリブロックラッチ信号とを論理処理して消去対象メモリブロックとして有効に受け付けたか否かを告知すること
を特徴とする不揮発性半導体記憶装置における消去方法。 - 前記アドレス情報をデコードするデコーダを備え、
前記デコーダからの出力信号に基づいて前記消去対象メモリブロックとして指定されたメモリブロックが選択されたか否かの情報として生成されるメモリブロックラッチ信号に基づいて、前記消去対象メモリブロックとして指定されたメモリブロックを消去対象メモリブロックとして有効に受け付けたか否かを判定すること
を特徴とする請求項1に記載の不揮発性半導体記憶装置。
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