JPH11260081A - プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 - Google Patents
プログラム及び消去検証機能を有する非揮発性半導体メモリ装置Info
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- JPH11260081A JPH11260081A JP37259098A JP37259098A JPH11260081A JP H11260081 A JPH11260081 A JP H11260081A JP 37259098 A JP37259098 A JP 37259098A JP 37259098 A JP37259098 A JP 37259098A JP H11260081 A JPH11260081 A JP H11260081A
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Abstract
(57)【要約】
【課題】 プログラム及び消去検証動作を行う単一回路
を有する非揮発性半導体メモリ装置を提供する。 【解決手段】 プログラム及び消去が可能な複数のメモ
リセルを有し、メモリ装置はマトリックスに配列される
メモリセルを有するメモリセルアレー１０と、メモリセ
ルの状態を感知するための感知増幅器９０と、感知増幅
器９０の出力を受け、そして感知増幅器９０の出力に応
じて出力を発生するための入力／出力バッファ３０と、
書き込み入力／出力バッファ３０の出力に応じて出力を
発生するための検証回路１３０と、プログラム及び消去
動作後検証動作と関聯された信号を受け、そして書き込
み入力／出力バッファ３０と検証回路１３０を制御する
ための信号を発生するコントロールロジックブロック１
１０とを含み、プログラム及び消去されたセルの検証動
作は、感知増幅器９０、入力／出力バッファ３０、そし
て検証回路１３０で共通に行われる。
を有する非揮発性半導体メモリ装置を提供する。 【解決手段】 プログラム及び消去が可能な複数のメモ
リセルを有し、メモリ装置はマトリックスに配列される
メモリセルを有するメモリセルアレー１０と、メモリセ
ルの状態を感知するための感知増幅器９０と、感知増幅
器９０の出力を受け、そして感知増幅器９０の出力に応
じて出力を発生するための入力／出力バッファ３０と、
書き込み入力／出力バッファ３０の出力に応じて出力を
発生するための検証回路１３０と、プログラム及び消去
動作後検証動作と関聯された信号を受け、そして書き込
み入力／出力バッファ３０と検証回路１３０を制御する
ための信号を発生するコントロールロジックブロック１
１０とを含み、プログラム及び消去されたセルの検証動
作は、感知増幅器９０、入力／出力バッファ３０、そし
て検証回路１３０で共通に行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、ノア型半導体メモ
リ装置に関するものであり、より詳しくは、プログラム
消去検証機能を有する非揮発性メモリに関するものであ
る。
リ装置に関するものであり、より詳しくは、プログラム
消去検証機能を有する非揮発性メモリに関するものであ
る。
【０００２】
【従来の技術】電気的にプログラム及び消去読出動作が
できる非揮発性メモリ装置のうち、フラッシュメモリ装
置は、データ処理において、遂行速度が速い。フラッシ
ュメモリ装置の高速動作の長所は、携帯用コンピュータ
ー装置、セルラーフォン、又はディジタルスティルカメ
ラに非常に適合である。一般的にフラッシュメモリは、
２つに分類され、メモリセルがビットラインに直列に連
結されるナンド型（NANDtype）とメモリセルがビットラ
インに並列に連結されるノア型（NOR type）がある。よ
く知られたように、ノアタイプのフラッシュメモリは、
データ処理速度が要であり、ノアタイプがナンド型より
高周波メモリシステムでもっと有利である。
できる非揮発性メモリ装置のうち、フラッシュメモリ装
置は、データ処理において、遂行速度が速い。フラッシ
ュメモリ装置の高速動作の長所は、携帯用コンピュータ
ー装置、セルラーフォン、又はディジタルスティルカメ
ラに非常に適合である。一般的にフラッシュメモリは、
２つに分類され、メモリセルがビットラインに直列に連
結されるナンド型（NANDtype）とメモリセルがビットラ
インに並列に連結されるノア型（NOR type）がある。よ
く知られたように、ノアタイプのフラッシュメモリは、
データ処理速度が要であり、ノアタイプがナンド型より
高周波メモリシステムでもっと有利である。
【０００３】図１は、マルチビット貯蔵のため、使用さ
れるフラッシュメモリセルの断面図である。
れるフラッシュメモリセルの断面図である。
【０００４】Ｐ+半導体基板２にＮ+不純物で形成された
ソース３及びドレーン４が基板２に定義されるチャンネ
ル領域を介して互いに外れている。フローティングゲー
ト６が１００オングストローム以下の薄い絶縁膜７を介
してチャンネル領域上に形成され、Ｏ−Ｎ−Ｏ（Oxide-
Nitride-Oxide）のような薄い絶縁膜９を介してフロー
ティングゲート６とコントロールゲート８が分離され
る。ソース３、ドレーン４、コントロールゲート８、そ
して半導体基板２は、プログラム、消去、読出動作のた
めの電源電圧Ｖｓ（ソース電圧）、Ｖｄ（ドレーン電
圧）、Ｖｇ（ゲート電圧）、Ｖｂ（バルク電圧）に、各
々連結される。
ソース３及びドレーン４が基板２に定義されるチャンネ
ル領域を介して互いに外れている。フローティングゲー
ト６が１００オングストローム以下の薄い絶縁膜７を介
してチャンネル領域上に形成され、Ｏ−Ｎ−Ｏ（Oxide-
Nitride-Oxide）のような薄い絶縁膜９を介してフロー
ティングゲート６とコントロールゲート８が分離され
る。ソース３、ドレーン４、コントロールゲート８、そ
して半導体基板２は、プログラム、消去、読出動作のた
めの電源電圧Ｖｓ（ソース電圧）、Ｖｄ（ドレーン電
圧）、Ｖｇ（ゲート電圧）、Ｖｂ（バルク電圧）に、各
々連結される。
【０００５】一般的なプログラムにおいて、選択された
メモリセルは、チャンネル領域とフローティングゲート
６の間のホット電子注入（hot electron injection）に
よってプログラムされ、ホット電子注入は、ソース３及
び基板２が接地され、高電圧がコントロールゲート８に
印加され、ホットエレクトロンを発生させるため、ドレ
ーン４に５−６Ｖの電圧を印加することによって行われ
る。プログラムされた後、選択されたメモリセルのスレ
ショルド電圧は、電子の蓄積によって増加される。プロ
グラムされたセルのデータを読出するため、ドレーン４
に約１Ｖの電圧を印加し、コントロールゲート８に約
４．５Ｖの電源電圧を印加し、ソース３を接地電圧に維
持させる。スレショルド電圧が増加されたプログラムさ
れたメモリセルは、読出動作の間、ゲート電圧の上昇を
防ぐ役割を果たし、プログラムされたセルは、６−７Ｖ
のスレショルド電圧を有するオフ−セルに見なす。
メモリセルは、チャンネル領域とフローティングゲート
６の間のホット電子注入（hot electron injection）に
よってプログラムされ、ホット電子注入は、ソース３及
び基板２が接地され、高電圧がコントロールゲート８に
印加され、ホットエレクトロンを発生させるため、ドレ
ーン４に５−６Ｖの電圧を印加することによって行われ
る。プログラムされた後、選択されたメモリセルのスレ
ショルド電圧は、電子の蓄積によって増加される。プロ
グラムされたセルのデータを読出するため、ドレーン４
に約１Ｖの電圧を印加し、コントロールゲート８に約
４．５Ｖの電源電圧を印加し、ソース３を接地電圧に維
持させる。スレショルド電圧が増加されたプログラムさ
れたメモリセルは、読出動作の間、ゲート電圧の上昇を
防ぐ役割を果たし、プログラムされたセルは、６−７Ｖ
のスレショルド電圧を有するオフ−セルに見なす。
【０００６】メモリセルの消去は、Ｆ−Ｎトンネリング
（Fowler-Nordheim）によって行われ、Ｆ−Ｎトンネリ
ングは、コントロールゲート８に約−１０Ｖの負の電圧
を印加し、バルクとコントロールゲート８との間にトン
エリングを発生させるため基板９又バルク）に約５Ｖの
正の高電圧を印加する。このとき、ドレーンは、高イン
ピーダンス状態（フローテイング状態である。電圧バイ
アス電圧条件によってコントロールゲート８とバルク領
域との間に強い電界が形成され、そのため、電子がソー
スに放出される。一般的に、Ｆ−Ｎトンネリングは、１
００オングストローム以下の薄い絶縁膜によって隔離さ
れるフローティングゲートとバルク領域との間に６−７
ＭＶ／ｃｍの電界が形成されるとき、発生される。消去
されたセルは、前よりスレショルド電圧がもっと低めて
１−３Ｖのスレショルド電圧を有するオン−セルに感知
される。
（Fowler-Nordheim）によって行われ、Ｆ−Ｎトンネリ
ングは、コントロールゲート８に約−１０Ｖの負の電圧
を印加し、バルクとコントロールゲート８との間にトン
エリングを発生させるため基板９又バルク）に約５Ｖの
正の高電圧を印加する。このとき、ドレーンは、高イン
ピーダンス状態（フローテイング状態である。電圧バイ
アス電圧条件によってコントロールゲート８とバルク領
域との間に強い電界が形成され、そのため、電子がソー
スに放出される。一般的に、Ｆ−Ｎトンネリングは、１
００オングストローム以下の薄い絶縁膜によって隔離さ
れるフローティングゲートとバルク領域との間に６−７
ＭＶ／ｃｍの電界が形成されるとき、発生される。消去
されたセルは、前よりスレショルド電圧がもっと低めて
１−３Ｖのスレショルド電圧を有するオン−セルに感知
される。
【０００７】一般的なフラッシュメモリのメモリセル構
造において、バルク領域（又は基板）は、メモリセル活
性領域の結合であり、同一バルク領域内に形成されたメ
モリセルは同時に消去される。そのため、消去単位（例
えば、６４Ｋ、以下セクタと称する）は、バルク領域の
分離数によって決定される。表１は、プログラム消去及
び読出時使用される電圧レベルである。
造において、バルク領域（又は基板）は、メモリセル活
性領域の結合であり、同一バルク領域内に形成されたメ
モリセルは同時に消去される。そのため、消去単位（例
えば、６４Ｋ、以下セクタと称する）は、バルク領域の
分離数によって決定される。表１は、プログラム消去及
び読出時使用される電圧レベルである。
【０００８】
【表１】
【０００９】表１のようなバイアス条件によってプログ
ラム及び消去動作が行われると、上の動作の結果を検査
する必要がある。図２を参照すると、プログラムされた
メモリセルのスレショルド電圧は、約６−７Ｖに位置
し、消去されたセルのスレショルド電圧は、１−３Ｖに
位置するように調節される。消去動作において、第１段
階で、消去されたセルのうち、１つが最大３Ｖのスレシ
ョルド電圧を超過しないようにし（アンダ消去されたメ
モリセルのための再消去）、第２段階には１Ｖ以下の過
消去されたスレショルド電圧を１Ｖ以上にシフトさせる
（過消去されたメモリセルの消去復旧と称する）。反面
６Ｖ以下のアンダプログラムされたスレショルド電圧
は、６Ｖ以上にシフトされる（アンダプログラムされた
メモリセルの再プログラムと称する）。
ラム及び消去動作が行われると、上の動作の結果を検査
する必要がある。図２を参照すると、プログラムされた
メモリセルのスレショルド電圧は、約６−７Ｖに位置
し、消去されたセルのスレショルド電圧は、１−３Ｖに
位置するように調節される。消去動作において、第１段
階で、消去されたセルのうち、１つが最大３Ｖのスレシ
ョルド電圧を超過しないようにし（アンダ消去されたメ
モリセルのための再消去）、第２段階には１Ｖ以下の過
消去されたスレショルド電圧を１Ｖ以上にシフトさせる
（過消去されたメモリセルの消去復旧と称する）。反面
６Ｖ以下のアンダプログラムされたスレショルド電圧
は、６Ｖ以上にシフトされる（アンダプログラムされた
メモリセルの再プログラムと称する）。
【００１０】消去、又はプログラム動作後、選択された
メモリセルの状態（オン−セル、又はオフ−セル）を検
証する検証回路による検証が必要である。消去及びプロ
グラム復旧動作は、消去検証及びプログラム検証のた
め、各々の検証回路によって行われる。プログラム及び
消去検証のための回路が各々分離されることによって、
レイアウト面積が増加される。
メモリセルの状態（オン−セル、又はオフ−セル）を検
証する検証回路による検証が必要である。消去及びプロ
グラム復旧動作は、消去検証及びプログラム検証のた
め、各々の検証回路によって行われる。プログラム及び
消去検証のための回路が各々分離されることによって、
レイアウト面積が増加される。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
は、上述の諸般問題点を解決するため提案されたこと
で、プログラム及び消去検証動作を行う単一回路を有す
る非揮発性半導体メモリ装置を提供することである。
は、上述の諸般問題点を解決するため提案されたこと
で、プログラム及び消去検証動作を行う単一回路を有す
る非揮発性半導体メモリ装置を提供することである。
【００１２】
【課題を解決するための手段】複数のメモリセルを有
し、メモリセルは、プログラム及び消去ができる非揮発
性半導体メモリ装置において、マトリックスに配列され
るメモリセルを有するメモリセルアレーと、メモリセル
の状態を感知するための感知増幅器と、感知増幅器の出
力を受け、感知増幅器の出力に応じて出力を発生するた
めの入力／出力バッファと、入力／出力バッファの出力
に応じて出力を発生するための検証回路と、プログラム
及び消去動作後、検証動作と関連された信号を受け、入
力／出力バッファと検証回路を制御するための信号を発
生するコントロールロジックブロックを含み、プログラ
ム及び消去されたセルの検証動作は、感知増幅器、入力
／出力バッファ、そして検証回路で共通に行われる。
し、メモリセルは、プログラム及び消去ができる非揮発
性半導体メモリ装置において、マトリックスに配列され
るメモリセルを有するメモリセルアレーと、メモリセル
の状態を感知するための感知増幅器と、感知増幅器の出
力を受け、感知増幅器の出力に応じて出力を発生するた
めの入力／出力バッファと、入力／出力バッファの出力
に応じて出力を発生するための検証回路と、プログラム
及び消去動作後、検証動作と関連された信号を受け、入
力／出力バッファと検証回路を制御するための信号を発
生するコントロールロジックブロックを含み、プログラ
ム及び消去されたセルの検証動作は、感知増幅器、入力
／出力バッファ、そして検証回路で共通に行われる。
【００１３】この望ましい実施形態において、入力／出
力バッファは、感知増幅器の出力に応じるラッチ回路を
含む。
力バッファは、感知増幅器の出力に応じるラッチ回路を
含む。
【００１４】この望ましい実施形態において、検証回路
は、入力／出力バッファの出力に応じるラッチ回路を含
む。
は、入力／出力バッファの出力に応じるラッチ回路を含
む。
【００１５】本発明によると、半導体メモリ装置のプロ
グラム及び消去の検証のための回路を１つに具現でき
る。
グラム及び消去の検証のための回路を１つに具現でき
る。
【００１６】
【発明の実施の形態】以下、本発明による実施形態を添
付された図面、図３乃至図８を参照して詳細に説明す
る。
付された図面、図３乃至図８を参照して詳細に説明す
る。
【００１７】図３は、本発明による非揮発性メモリ装置
の構成を示す。
の構成を示す。
【００１８】図３を参照すると、非揮発性半導体メモリ
装置は、メモリセルアレー（memorycell array）１０、
入力／出力バッファ（input/output buffer）３０、書
き込みドライバ（write driver）５０、列選択回路（co
lumn selection circuit）７０、感知増幅回路（sense
amplifier circuit）９０、コントロールロジックブロ
ック（control logic block）１１０、そして検証回路
（verifying circuit）１３０とを含む。図３を参照す
ると、メモリセルアレー１０は、行（rows）と列（colu
mns）のマトリックス（matrix）に配列される図１のよ
うな複数のメモリセルが形成され、上書き込み入力／出
力バッファ３０は、書き込みドライバ５０と列選択回路
７０を通して外部データをメモリセルアレー１０に伝達
し、列選択回路７０と感知増幅器９０を通してメモリセ
ルアレー１０から伝達される出力データを発生する。書
き込みドライバ５０は、上書き込み入力／出力バッファ
３０から入力データを受けて、メモリセルアレー１０に
書き込み、列選択回路７０は、メモリセルアレー１０の
ビットラインラインをデータ出力状態で感知増幅回路９
０と連結したり、又はデータ入力状態で書き込みドライ
バ５０と連結する。感知増幅回路９０は、メモリセルア
レー１０の読出データを感知及び増幅する。コントロー
ルロジックブロック１１０は、検証制御信号ｎＯｓａ
ｐ、ｎＰＧＭｖｆ、ｎＯＥＲＡｖｆ、そしてＥＲＡｆｇ
を受けてプログラム及び消去後、検証のため入力／出力
バッファ３０及び検証回路１３０に印加される信号ｎＰ
ＧＭａｌｌ、ｎＤＡＴＡｓｅｔ、及びＯｐｆを発生す
る。検証回路１３０は上書き込み入力／出力バッファ３
０からデータを受けて検証信号ｎＰＧＭａｌｌ、ｎＤＡ
ＴＡｓｅｔ、及びＯｐｆに応じて選択されたメモリセル
のパス又は失敗可否を知らせる信号（Opass/fail）を発
生する。
装置は、メモリセルアレー（memorycell array）１０、
入力／出力バッファ（input/output buffer）３０、書
き込みドライバ（write driver）５０、列選択回路（co
lumn selection circuit）７０、感知増幅回路（sense
amplifier circuit）９０、コントロールロジックブロ
ック（control logic block）１１０、そして検証回路
（verifying circuit）１３０とを含む。図３を参照す
ると、メモリセルアレー１０は、行（rows）と列（colu
mns）のマトリックス（matrix）に配列される図１のよ
うな複数のメモリセルが形成され、上書き込み入力／出
力バッファ３０は、書き込みドライバ５０と列選択回路
７０を通して外部データをメモリセルアレー１０に伝達
し、列選択回路７０と感知増幅器９０を通してメモリセ
ルアレー１０から伝達される出力データを発生する。書
き込みドライバ５０は、上書き込み入力／出力バッファ
３０から入力データを受けて、メモリセルアレー１０に
書き込み、列選択回路７０は、メモリセルアレー１０の
ビットラインラインをデータ出力状態で感知増幅回路９
０と連結したり、又はデータ入力状態で書き込みドライ
バ５０と連結する。感知増幅回路９０は、メモリセルア
レー１０の読出データを感知及び増幅する。コントロー
ルロジックブロック１１０は、検証制御信号ｎＯｓａ
ｐ、ｎＰＧＭｖｆ、ｎＯＥＲＡｖｆ、そしてＥＲＡｆｇ
を受けてプログラム及び消去後、検証のため入力／出力
バッファ３０及び検証回路１３０に印加される信号ｎＰ
ＧＭａｌｌ、ｎＤＡＴＡｓｅｔ、及びＯｐｆを発生す
る。検証回路１３０は上書き込み入力／出力バッファ３
０からデータを受けて検証信号ｎＰＧＭａｌｌ、ｎＤＡ
ＴＡｓｅｔ、及びＯｐｆに応じて選択されたメモリセル
のパス又は失敗可否を知らせる信号（Opass/fail）を発
生する。
【００１９】図４は、コントロールロジックブロックを
示す。
示す。
【００２０】図４を参照すると、コントロールロジック
ブロック１１０は、出力信号ｎＰＧＭａｌｌ、ｎＤＡＴ
Ａｓｅｔ、及びＯｐｆの活性化区間を決定するパルス発
生器１１２，１１８，１２１を含する。感知制御信号ｎ
Ｏｓａｐを受けるインバータ１１１の出力は、パルス発
生器１１２に印加される。パルス発生器１１２の出力
は、信号ＥＲＡｆｇを受けるナンドゲート１１４に印加
され、上書き込み入力／出力バッファ３０の初期化のた
め信号ｎＰＧＭａｌｌがナンドゲート１１４の出力から
インバータ１１５を通して出力される。パルス発生器１
１２は、高レベルから低レベルに低下される信号ｎＯｓ
ａｐの遷移に応じて５０ｎｓの間低レベルに維持される
パルスを生成する。ｎＰＧＭａｌｌはパルス発生器１１
２から５０ｎｓの間低レベルに維持されるパルスが発生
されるとき、非活性化状態として高レベルに維持され
る。ナンドゲート１１７の出力は、高レベルから低レベ
ルに遷移するｎＯｓａｐに応じて３０ｎｓの間低レベル
に維持されるパルスを発生するパルス発生器１１８に提
供される。パルス発生器１１８の出力は、他のパルス発
生器１２１の入力に連結され、パルス発生器の出力は、
直列連結されたインバータ１１９，１２０を通してデー
タ設定信号ｎＤＡＴＡｓｅｔに出力される。パルス発生
器１２１は、パルス発生器１１８から低レベルから高レ
ベルに遷移されるはパルスが発生されるとき、３０ｎｓ
の間低レベルに維持されるパルスを形成する。パルス発
生器１２１の出力はインバータ１２２を通してデータ伝
達制御信号Ｏｐｆになる。
ブロック１１０は、出力信号ｎＰＧＭａｌｌ、ｎＤＡＴ
Ａｓｅｔ、及びＯｐｆの活性化区間を決定するパルス発
生器１１２，１１８，１２１を含する。感知制御信号ｎ
Ｏｓａｐを受けるインバータ１１１の出力は、パルス発
生器１１２に印加される。パルス発生器１１２の出力
は、信号ＥＲＡｆｇを受けるナンドゲート１１４に印加
され、上書き込み入力／出力バッファ３０の初期化のた
め信号ｎＰＧＭａｌｌがナンドゲート１１４の出力から
インバータ１１５を通して出力される。パルス発生器１
１２は、高レベルから低レベルに低下される信号ｎＯｓ
ａｐの遷移に応じて５０ｎｓの間低レベルに維持される
パルスを生成する。ｎＰＧＭａｌｌはパルス発生器１１
２から５０ｎｓの間低レベルに維持されるパルスが発生
されるとき、非活性化状態として高レベルに維持され
る。ナンドゲート１１７の出力は、高レベルから低レベ
ルに遷移するｎＯｓａｐに応じて３０ｎｓの間低レベル
に維持されるパルスを発生するパルス発生器１１８に提
供される。パルス発生器１１８の出力は、他のパルス発
生器１２１の入力に連結され、パルス発生器の出力は、
直列連結されたインバータ１１９，１２０を通してデー
タ設定信号ｎＤＡＴＡｓｅｔに出力される。パルス発生
器１２１は、パルス発生器１１８から低レベルから高レ
ベルに遷移されるはパルスが発生されるとき、３０ｎｓ
の間低レベルに維持されるパルスを形成する。パルス発
生器１２１の出力はインバータ１２２を通してデータ伝
達制御信号Ｏｐｆになる。
【００２１】図５は、入力／出力バッファの構成を示す
回路図である。
回路図である。
【００２２】図５を参照すると、入力／出力バッファ３
０はラッチ回路３７を含む。入力／出力ラインＩＯｉは
インバータ３１とＣＭＯＳ伝達ゲート３３を通してラッ
チ回路３７の入力に連結される。ラッチ回路３７の出力
はインバータ４０を通してデータライン（ＤＩＮi又は
入力データライン）連結される。伝達ゲート３３のＰＭ
ＯＳゲート電極はインバータ３２を通して信号ｎＤＩｃ
ｈに連結され、そしてＮＭＯＳゲート電極は直接ｎＤＩ
ｃｈに連結される。ノードＮ１は伝達ゲート３３とラッ
チ回路３７間にそしてソースが電源端子に連結されるＰ
ＭＯＳトランジスター３８のドレーンソースが接地され
るＮＭＯＳトランジスター３９のドレーンに共通に連結
される。ＰＭＯＳトランジスター３９のゲートはｎＰＧ
Ｍａｌｌを受ける。ｎＥＲＡｖｆ及びＤＯＵＴｉを受け
て排他的論理ノアゲートＸＮＯＲ３５の出力はｎＤＡＴ
Ａｓｅｔと共にノアゲート３６の入力に印加され、ノア
ゲート３６の出力はＮＭＯＳトランジスター３９のゲー
トに印加される。ＰＭＯＳトランジスターとＮＭＯＳト
ランジスター３８，３９はラッチ回路３７の初期化のた
めことである。ラッチ回路３７はプログラムモード時プ
ログラムデータを貯蔵し、検証モード時検証データを維
持する。
０はラッチ回路３７を含む。入力／出力ラインＩＯｉは
インバータ３１とＣＭＯＳ伝達ゲート３３を通してラッ
チ回路３７の入力に連結される。ラッチ回路３７の出力
はインバータ４０を通してデータライン（ＤＩＮi又は
入力データライン）連結される。伝達ゲート３３のＰＭ
ＯＳゲート電極はインバータ３２を通して信号ｎＤＩｃ
ｈに連結され、そしてＮＭＯＳゲート電極は直接ｎＤＩ
ｃｈに連結される。ノードＮ１は伝達ゲート３３とラッ
チ回路３７間にそしてソースが電源端子に連結されるＰ
ＭＯＳトランジスター３８のドレーンソースが接地され
るＮＭＯＳトランジスター３９のドレーンに共通に連結
される。ＰＭＯＳトランジスター３９のゲートはｎＰＧ
Ｍａｌｌを受ける。ｎＥＲＡｖｆ及びＤＯＵＴｉを受け
て排他的論理ノアゲートＸＮＯＲ３５の出力はｎＤＡＴ
Ａｓｅｔと共にノアゲート３６の入力に印加され、ノア
ゲート３６の出力はＮＭＯＳトランジスター３９のゲー
トに印加される。ＰＭＯＳトランジスターとＮＭＯＳト
ランジスター３８，３９はラッチ回路３７の初期化のた
めことである。ラッチ回路３７はプログラムモード時プ
ログラムデータを貯蔵し、検証モード時検証データを維
持する。
【００２３】図６は、検証回路の構成を示す回路図であ
る。
る。
【００２４】図６を参照すると、検証回路１３０は複数
の入力データビット（ｎＤＩＮ０乃至ｎＤＩＮ１５）が
ゲートに連結される複数のＮＭＯＳトランジスター１３
２−１４６を含む。ＮＭＯＳトランジスター１３２−１
４６の各ソースは各ＮＭＯＳトランジスター１４７−１
６１を通接地と連結され、ＮＭＯＳトランジスター１３
２−１４６のドレーンは検証センシングノードＣＯＰＭ
ｓｕｍに共通に連結される。検証センシングノードＣＯ
ＰＭｓｕｍと電源端子間にゲートが接地されるＰＭＯＳ
トランジスター１３１が連結される。検証センシングノ
ードＣＯＰＭｓｕｍはラッチ回路１６５に連結、ラッチ
回路の出力は検証制御信号Ｏｐｆによって制御される伝
達ゲート１６３とインバータ１６７を通してパスされる
信号（Opass/Fail）になる。Ｏｐａｓｓ／Ｆａｉｌはパ
ス又は失敗として検証（プログラム検証又は消去検証）
結果を決定する。
の入力データビット（ｎＤＩＮ０乃至ｎＤＩＮ１５）が
ゲートに連結される複数のＮＭＯＳトランジスター１３
２−１４６を含む。ＮＭＯＳトランジスター１３２−１
４６の各ソースは各ＮＭＯＳトランジスター１４７−１
６１を通接地と連結され、ＮＭＯＳトランジスター１３
２−１４６のドレーンは検証センシングノードＣＯＰＭ
ｓｕｍに共通に連結される。検証センシングノードＣＯ
ＰＭｓｕｍと電源端子間にゲートが接地されるＰＭＯＳ
トランジスター１３１が連結される。検証センシングノ
ードＣＯＰＭｓｕｍはラッチ回路１６５に連結、ラッチ
回路の出力は検証制御信号Ｏｐｆによって制御される伝
達ゲート１６３とインバータ１６７を通してパスされる
信号（Opass/Fail）になる。Ｏｐａｓｓ／Ｆａｉｌはパ
ス又は失敗として検証（プログラム検証又は消去検証）
結果を決定する。
【００２５】プログラムモードで、メモリセルに書き込
みされるデータが入力／出力バッファ３０から供給さ
れ、それからラッチ回路３７にデータが貯蔵される。そ
してラッチ回路３７に貯蔵されたデータは書き込みドラ
イバ３７を通して選択メモリセルに印加される。プログ
ラムされた選択メモリセルはフローティングゲートがチ
ャージを維持するとき、論理‘０’に対応するオフ−セ
ルになる。消去モードにおいて、消去されたメモリセル
は論理‘１’に対応するオン−セルと呼ばれる。以後プ
ログラム及び消去後検証動作に対して詳細に説明され
る。
みされるデータが入力／出力バッファ３０から供給さ
れ、それからラッチ回路３７にデータが貯蔵される。そ
してラッチ回路３７に貯蔵されたデータは書き込みドラ
イバ３７を通して選択メモリセルに印加される。プログ
ラムされた選択メモリセルはフローティングゲートがチ
ャージを維持するとき、論理‘０’に対応するオフ−セ
ルになる。消去モードにおいて、消去されたメモリセル
は論理‘１’に対応するオン−セルと呼ばれる。以後プ
ログラム及び消去後検証動作に対して詳細に説明され
る。
【００２６】図７を参照すると、プログラム動作後デー
タＤＯＵＴｉは低レベルにｎＯｓａｐの活性化に応じて
プログラムされたメモリセルから読出される。データビ
ットＤＯＵＴｉはプログラムされたメモリセルがオフ−
セル又はオン−セルであるとき、各各論理‘０’又は論
理‘１’になる。ｎＯｓａｐの活性化に応じて、コント
ロールロジックブロック１１０のパルス発生器１１２は
５０ｎｓの間低レベルに持続されるショットパルスを有
するｎＰＧＭａｌｌを形成し、それによってラッチ回路
３７は論理‘１’に予め設定される。実質的なプログラ
ム検証動作はコントロールロジックブロック１１０から
３０ｎｓ持続されるショットパルス即ち、高レベルのｎ
Ｏｓａｐ、低レベルのｎＤＡＴＡｓｅｔそして高レベル
のＯｐｆが生成始作する。入力／出力バッファ３０にお
いて、伝達ゲート３３は外部データの入力をのためシャ
ットダウン（shut down）され、感知増幅器９０を通し
て選択メモリセルから読出されるＤＯＵＴｉはＸＮＯＲ
ゲート３５の入力に印加される消去検証信号ｎＥＲＡｖ
ｆはプログラム検証動作が進行されるの間高レベルに維
持されるＸＮＯＲゲート３５の入力に印加されるＤＯＵ
Ｔｉがオフセルに対応する論理‘０’であると、ＸＮＯ
Ｒゲート３５の出力は低レベルであり、ＮＯＲゲート３
６の出力はｎＤＡＴＡｓｅｔが低レベルのショットパル
スに維持されるの間低レベルになる。ＮＭＯＳトランジ
スター３９がターンオンされることによってラッチ回路
３７のノードＮ１は予め設定された論理‘１’論理
‘０’に変わる。その結果、最後の出力ｎＤＩＮｉは論
理‘０’になって選択メモリセルがプログラムされたこ
とをしめす。書き込み入力／出力バッファ３０の出力で
ある論理‘０’のｎＤＩＮｉはＮＭＯＳトランジスター
１３２−１４６のゲートのうち、１つに印加される接地
に連結される全てのＮＭＯＳトランジスター１４７−１
６１は高レベルのＯｐｆによってターンオンされる。選
択されたｎＤＩＮｉ（ｎＩＮ０−ｎＤＩＮ１５のうち、
１つ）が論理‘０’になるためＣＯＰＭｓｕｍは高レベ
ルを維持し、それによって選択メモリセルのプログラム
状態はパス（pass）に決定される。
タＤＯＵＴｉは低レベルにｎＯｓａｐの活性化に応じて
プログラムされたメモリセルから読出される。データビ
ットＤＯＵＴｉはプログラムされたメモリセルがオフ−
セル又はオン−セルであるとき、各各論理‘０’又は論
理‘１’になる。ｎＯｓａｐの活性化に応じて、コント
ロールロジックブロック１１０のパルス発生器１１２は
５０ｎｓの間低レベルに持続されるショットパルスを有
するｎＰＧＭａｌｌを形成し、それによってラッチ回路
３７は論理‘１’に予め設定される。実質的なプログラ
ム検証動作はコントロールロジックブロック１１０から
３０ｎｓ持続されるショットパルス即ち、高レベルのｎ
Ｏｓａｐ、低レベルのｎＤＡＴＡｓｅｔそして高レベル
のＯｐｆが生成始作する。入力／出力バッファ３０にお
いて、伝達ゲート３３は外部データの入力をのためシャ
ットダウン（shut down）され、感知増幅器９０を通し
て選択メモリセルから読出されるＤＯＵＴｉはＸＮＯＲ
ゲート３５の入力に印加される消去検証信号ｎＥＲＡｖ
ｆはプログラム検証動作が進行されるの間高レベルに維
持されるＸＮＯＲゲート３５の入力に印加されるＤＯＵ
Ｔｉがオフセルに対応する論理‘０’であると、ＸＮＯ
Ｒゲート３５の出力は低レベルであり、ＮＯＲゲート３
６の出力はｎＤＡＴＡｓｅｔが低レベルのショットパル
スに維持されるの間低レベルになる。ＮＭＯＳトランジ
スター３９がターンオンされることによってラッチ回路
３７のノードＮ１は予め設定された論理‘１’論理
‘０’に変わる。その結果、最後の出力ｎＤＩＮｉは論
理‘０’になって選択メモリセルがプログラムされたこ
とをしめす。書き込み入力／出力バッファ３０の出力で
ある論理‘０’のｎＤＩＮｉはＮＭＯＳトランジスター
１３２−１４６のゲートのうち、１つに印加される接地
に連結される全てのＮＭＯＳトランジスター１４７−１
６１は高レベルのＯｐｆによってターンオンされる。選
択されたｎＤＩＮｉ（ｎＩＮ０−ｎＤＩＮ１５のうち、
１つ）が論理‘０’になるためＣＯＰＭｓｕｍは高レベ
ルを維持し、それによって選択メモリセルのプログラム
状態はパス（pass）に決定される。
【００２７】反対に、プログラムされたメモリセルから
読出されるＤＯＵＴｉが論理‘１’に感知されてＸＮＯ
Ｒゲート３５の入力に印加されると、ラッチ回路３７の
ノードＮ１の状態は予め設定された論理‘１’から変化
されることができない。そのためこの場合、ＤＩＮｉは
論理‘１’になり、ＣＯＰＭｓｕｍは低レベルに設定さ
れて選択メモリセルが成功的にプログラムされないため
失敗になる。
読出されるＤＯＵＴｉが論理‘１’に感知されてＸＮＯ
Ｒゲート３５の入力に印加されると、ラッチ回路３７の
ノードＮ１の状態は予め設定された論理‘１’から変化
されることができない。そのためこの場合、ＤＩＮｉは
論理‘１’になり、ＣＯＰＭｓｕｍは低レベルに設定さ
れて選択メモリセルが成功的にプログラムされないため
失敗になる。
【００２８】図８を参照すると、メモリセルの消去後消
去されたメモリセルはオン−セルに見なしデータＤＯＵ
Ｔｉが低レベルに活性化されるｎＯｓａｐに応じて消去
されたメモリセルから読出される。データビットＤＯＵ
Ｔｉは消去されたメモリセルがオン−セル又はオフ−セ
ルであるとき、論理‘１’又は論理‘０’になる。活性
化される信号ｎＯｓａｐに応じて、コントロールロジッ
クブロック１１０のパルス発生器１１２は５０ｎｓの間
低レベル維持されるショットパルスのｎＰＧＭａｌｌを
形成し、ショットパルスによってラッチ回路３７は論理
‘１’に又は予め設定される。実質的な消去検証動作は
コントロールロジックブロック１１０から３０ｎｓ持続
されるショットパルス即、高レベルのｎＯｓａｐ、低レ
ベルのｎＤＡＴＡｓｅｔそして高レベルのＯｐｆが発生
するとき、始作する入力／出力バッファ３０で、伝達ゲ
ート３３は外部データが入力されることを防ぐためシャ
ットダウンされ、感知増幅器９０を通して選択メモリセ
ルから読出されるＤＯＵＴｉはＸＮＯＲゲート３５の入
力に印加される。消去検証信号ｎＥＲＡｖｆは検証動作
が遂行されるの間低レベルに維持される。
去されたメモリセルはオン−セルに見なしデータＤＯＵ
Ｔｉが低レベルに活性化されるｎＯｓａｐに応じて消去
されたメモリセルから読出される。データビットＤＯＵ
Ｔｉは消去されたメモリセルがオン−セル又はオフ−セ
ルであるとき、論理‘１’又は論理‘０’になる。活性
化される信号ｎＯｓａｐに応じて、コントロールロジッ
クブロック１１０のパルス発生器１１２は５０ｎｓの間
低レベル維持されるショットパルスのｎＰＧＭａｌｌを
形成し、ショットパルスによってラッチ回路３７は論理
‘１’に又は予め設定される。実質的な消去検証動作は
コントロールロジックブロック１１０から３０ｎｓ持続
されるショットパルス即、高レベルのｎＯｓａｐ、低レ
ベルのｎＤＡＴＡｓｅｔそして高レベルのＯｐｆが発生
するとき、始作する入力／出力バッファ３０で、伝達ゲ
ート３３は外部データが入力されることを防ぐためシャ
ットダウンされ、感知増幅器９０を通して選択メモリセ
ルから読出されるＤＯＵＴｉはＸＮＯＲゲート３５の入
力に印加される。消去検証信号ｎＥＲＡｖｆは検証動作
が遂行されるの間低レベルに維持される。
【００２９】ＸＮＯＲゲート３５の入力に印加されるＤ
ＯＵＴｉがオン−セルに対応する論理‘１’と仮定する
と、ＸＮＯＲゲート３５の出力は低レベルになり、そし
てＮＯＲゲート３６の出力はｎＤＡＴＡｓｅｔが低レベ
ルのショットパルスを維持するの間低レベルになる。そ
のため、ＮＭＯＳトランジスター３９がターンオンされ
てラッチ回路３７のノードＮ１は予め設定された論理
‘１’から論理‘０’に変わる。結果、最後の出力ｎＤ
ＩＮｉが論理‘０’になって選択メモリセルがプログラ
ムされたことを示す。書き込み入力／出力バッファ３０
から出力される論理‘０’のｎＤＩＮｉはＮＭＯＳトラ
ンジスター１３２−１４６のゲートのうち、１つに印加
される。接地に連結されるすべてのＮＭＯＳトランジス
ター１４７−１６１は高レベルのｎＯｓａｐによってタ
ーンオンされる選択されたnＤＩＮｉ（ｎＤＩＮ０から
ｎＤＩＮ１５のうち、１つ）が論理‘０’になることに
よってＣＯＰＭｓｕｍは高レベルを維持し、それによっ
て選択メモリセルの消去状態はパスに決定される。反面
に消去セルから読出されるＤＯＵＴｉが論理‘０’に感
知されてＸＮＯＲゲート３５の入力に印加されると、ラ
ッチ回路３７のノードＮ１は予め設定された論理‘１’
で変化できない。そのためその場合ＤＩＮｉは論理
‘１’になり、ＣＯＰＭｓｕｍは低レベルに設定されて
選択メモリセルは成功的に消去されないため失敗は（fa
il）になる。
ＯＵＴｉがオン−セルに対応する論理‘１’と仮定する
と、ＸＮＯＲゲート３５の出力は低レベルになり、そし
てＮＯＲゲート３６の出力はｎＤＡＴＡｓｅｔが低レベ
ルのショットパルスを維持するの間低レベルになる。そ
のため、ＮＭＯＳトランジスター３９がターンオンされ
てラッチ回路３７のノードＮ１は予め設定された論理
‘１’から論理‘０’に変わる。結果、最後の出力ｎＤ
ＩＮｉが論理‘０’になって選択メモリセルがプログラ
ムされたことを示す。書き込み入力／出力バッファ３０
から出力される論理‘０’のｎＤＩＮｉはＮＭＯＳトラ
ンジスター１３２−１４６のゲートのうち、１つに印加
される。接地に連結されるすべてのＮＭＯＳトランジス
ター１４７−１６１は高レベルのｎＯｓａｐによってタ
ーンオンされる選択されたnＤＩＮｉ（ｎＤＩＮ０から
ｎＤＩＮ１５のうち、１つ）が論理‘０’になることに
よってＣＯＰＭｓｕｍは高レベルを維持し、それによっ
て選択メモリセルの消去状態はパスに決定される。反面
に消去セルから読出されるＤＯＵＴｉが論理‘０’に感
知されてＸＮＯＲゲート３５の入力に印加されると、ラ
ッチ回路３７のノードＮ１は予め設定された論理‘１’
で変化できない。そのためその場合ＤＩＮｉは論理
‘１’になり、ＣＯＰＭｓｕｍは低レベルに設定されて
選択メモリセルは成功的に消去されないため失敗は（fa
il）になる。
【００３０】上述のように、プログラム及び消去後検証
動作はコントロールロジックブロック１１０入力／出力
バッファ３０及び検証回路１３０を共通に包含する単位
回路で行われる。入力／出力バッファ３０と検証回路１
３０各々のラッチ回路３５，１６５は選択メモリセルか
らがチャージされたデータの論理変化を決定する使用さ
れる。そのためプログラム消去セルの検証のための回路
が単一回路に具現される。
動作はコントロールロジックブロック１１０入力／出力
バッファ３０及び検証回路１３０を共通に包含する単位
回路で行われる。入力／出力バッファ３０と検証回路１
３０各々のラッチ回路３５，１６５は選択メモリセルか
らがチャージされたデータの論理変化を決定する使用さ
れる。そのためプログラム消去セルの検証のための回路
が単一回路に具現される。
【００３１】以上から、本発明による回路の構成及び動
作を説明及び図面によって図示したが、これは例を挙げ
て説明したことに過ぎないし、本発明の技術的思想を外
れない範囲内で、多様な変化及び変更が可能である。
作を説明及び図面によって図示したが、これは例を挙げ
て説明したことに過ぎないし、本発明の技術的思想を外
れない範囲内で、多様な変化及び変更が可能である。
【００３２】
【発明の効果】以上のような本発明によると、プログラ
ム及び消去されたセルの検証のための回路を単一回路に
具現できる。
ム及び消去されたセルの検証のための回路を単一回路に
具現できる。
【図１】 電気的な消去及びプログラムが可能なメモリ
セルの断面構造を示す断面図である。
セルの断面構造を示す断面図である。
【図２】 プログラム及び消去後スレショルド電圧の変
化を示すグラフである。
化を示すグラフである。
【図３】 本発明によるフラッシュメモリ装置の構成を
示すブロック図である。
示すブロック図である。
【図４】 図３のコントロールロジックブロックの構成
を示す回路図である。
を示す回路図である。
【図５】 図３の入力／出力バッファの構成を示す回路
図である。
図である。
【図６】 図３の検証回路の構成を示す回路図である。
【図７】 本発明によるプログラム検証タイミング図で
ある。
ある。
【図８】 本発明による消去検証のタイミング図であ
る。
る。
１０ メモリセルアレー ３０ 入力／出力バッファ ５０ 書き込みドライバ ７０ 列選択回路 ９０ 感知増幅回路 １１０ コントロールロジックブロック １３０ 検証回路
Claims (3)
- 【請求項１】 複数のメモリセルを有し、前記メモリセ
ルは、プログラム及び消去ができる非揮発性半導体メモ
リ装置において、 マトリックスに配列されるメモリセルを有するメモリセ
ルアレーと、 前記メモリセルの状態を感知するための感知増幅器と、 前記感知増幅器の出力を受け、前記感知増幅器の出力に
応じて出力を発生するための入力／出力バッファと、 前記書き込み入力／出力バッファの出力に応じて出力を
発生するための検証回路と、 プログラム及び消去動作後、検証動作と関連された信号
を受け、前記書き込み入力／出力バッファと検証回路を
制御するための信号を発生するコントロールロジックブ
ロックとを含み、 前記プログラム及び消去されたセルの検証動作は、感知
増幅器、入力／出力バッファ、そして検証回路で共通に
行われることを特徴とする非揮発性半導体メモリ装置。 - 【請求項２】 前記書き込み入力／出力バッファは、前
記感知増幅器の出力に応じるラッチ回路を含むことを特
徴とする請求項１に記載の非揮発性半導体メモリ装置。 - 【請求項３】 前記検証回路は、前記書き込み入力／出
力バッファの出力に応じるラッチ回路を含むことを特徴
とする請求項１に記載の非揮発性半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR199779449 | 1997-12-30 | ||
| KR1019970079449A KR100258574B1 (ko) | 1997-12-30 | 1997-12-30 | 반도체 메모리 장치 및 그 장치의 프로그램/소거 검증 방법 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006335827A Division JP4652319B2 (ja) | 1997-12-30 | 2006-12-13 | プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260081A true JPH11260081A (ja) | 1999-09-24 |
Family
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Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37259098A Pending JPH11260081A (ja) | 1997-12-30 | 1998-12-28 | プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 |
| JP2006335827A Expired - Fee Related JP4652319B2 (ja) | 1997-12-30 | 2006-12-13 | プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006335827A Expired - Fee Related JP4652319B2 (ja) | 1997-12-30 | 2006-12-13 | プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6259628B1 (ja) |
| JP (2) | JPH11260081A (ja) |
| KR (1) | KR100258574B1 (ja) |
| TW (1) | TW394949B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007128644A (ja) * | 1997-12-30 | 2007-05-24 | Samsung Electronics Co Ltd | プログラム及び消去検証機能を有する非揮発性半導体メモリ装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3851865B2 (ja) * | 2001-12-19 | 2006-11-29 | 株式会社東芝 | 半導体集積回路 |
| KR100527529B1 (ko) * | 2002-12-13 | 2005-11-09 | 주식회사 하이닉스반도체 | 입출력 대역폭을 조절할 수 있는 메모리 장치 |
| KR100568118B1 (ko) * | 2004-09-30 | 2006-04-05 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것을 위한 고속 검증 방법 |
| US7925820B2 (en) * | 2004-09-30 | 2011-04-12 | Samsung Electronics Co., Ltd. | Nonvolatile semiconductor memory device and program method therefor |
| KR100645045B1 (ko) * | 2004-09-30 | 2006-11-10 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 프로그램 방법 |
| KR100645047B1 (ko) * | 2004-10-12 | 2006-11-10 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 고속 프로그램 방법 |
| KR100648254B1 (ko) * | 2004-12-01 | 2006-11-24 | 삼성전자주식회사 | 소거시간을 줄일 수 있는 불휘발성 메모리 장치 및 그것의소거방법 |
| KR100666174B1 (ko) | 2005-04-27 | 2007-01-09 | 삼성전자주식회사 | 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 |
| KR100673023B1 (ko) * | 2005-12-28 | 2007-01-24 | 삼성전자주식회사 | 파이프라인-버퍼 방식으로 프로그램되는 반도체 메모리장치 |
| KR100778459B1 (ko) * | 2006-05-26 | 2007-11-21 | (주) 컴파스 시스템 | 복수의 전자장치를 프로그램, 소거 및 검증하는 장치 |
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