TW394949B - A non-volatile semiconductor memory device which allows for program checking and erasablity - Google Patents

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TW394949B
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Description

3943pif.doc/008 Λ7 Η 7 __________ 五、發明説明（丨） 發明範圍 本發明是有關於一種非揮發性半導體記憶體元件，胃％ 是有關於一種具有核對編程化及抹除功能之非揮發半 記憶體元件及其製造方法。 發明背景 快閃記憶體(Flash Memory)在資料讀取以及寫入（或編程 化）方面，相較於其他非揮發性記憶體，例如可電除且可 程式唯讀記億體（Electrically Erasable programmable ROM，EEPROM)，具有較佳的操作表現。由於快卩4記憶 體具有高速運作的優點，因此被公認爲非常適用於製造可 攜式電算器、行動電話或數位式相機。一般而言，快問記 憶體有兩種，一種是記憶胞以串聯的方式與位元線連結之 反及閘(Not-AND Gate)式快閃記憶體，另一種是記憶胞以 並聯的方式與位元線連結之反或閘(Not-OR Gate)式快閃 記憶體。由於反或閘式快閃記億體具有較快的資料讀取速 度，因此應用於高頻率記憶系統中，反或閘式快閃記憶體 比反及閘式快閃記憶體佔有較大的優勢。 照第1圖，其所繪示係爲習知一種多位元儲存之快 閃記憶胞結構圖。首先P+型基底2中具有一 N+型源極區3 與一 N+型汲極區4。其中，源極區3與汲極區4之間的基 底2中，具有一區通道區。快閃記憶體之浮置閘6位於通 道區之上方，並以一層厚度小於1〇〇埃之薄絕緣層7與基 底2隔離，和以一層絕緣層9例如是一層氧化物-氮化物_ 氧化物(ΟΝΟ)層與浮置閘6上方之控制閘8隔離。而源極 ("先間讀背而之注意事項#填释本頁)
'1T A ! 經滅部中央標唪局只工消费合作社印^ Λ7 H7 3943pif.doc/008 五、發明説明（i ) 區3、汲極區4、控制閘8以及基底2分別與電源Vs(汲極 電壓）、Vd(源極電壓）、Vg(閘極電壓）以及Vb(主體電壓) 相對應連接以進Τΐ編程、抹除以及讀取等操作。 選擇記憶胞是以熱電子在浮置閘與通道區之間流動的情 況，來控制其進行編程操作，其中，源極區與基底均維持 接地的狀態，並於控制閘外加約爲10伏特之高電壓，於 汲極區外加一 5伏特到6伏特用以感應出熱電子之電壓。 在經過編程操作之後，由於電子堆積，因而造成選擇記億 胞之起始電壓(Threshold Voltage)增加。因此爲了從編程化 記憶胞中讀取出資料，則必須在汲極區施加約1伏特之電 壓，並於控制閘施以一約4.5伏特之電源電壓，且將源極 區維持在接地的狀態。由於編程化記憶胞所增加之起始電 壓相當於閉鎖電壓甚至高於在讀取操作時的閘極電壓，因 此當記憶胞之起始電壓爲6到7伏時，此編程化之記憶胞 相當於一個關閉記億胞(off-cell)。 前抹除記億胞中之資料的方法是利用福勒諾海穿遂 (Fowler-Nordheim Tunneling; F-N Tunneling)的原理來進 行。其中，爲了在控制閘與基底之間感應出穿隧效應’則 於控制閘施以高負電壓約爲10伏特，而基底（或是主體)與 —約5伏特之正電壓相耦接，此時，汲極區則處於一種高 阻抗狀態（或是浮置狀態），而在控制閘與主體區之間’因 偏壓狀態而感應產生之強電場，將導致電子流向源極區。 通常，當於浮置閘與主體區之間’形成一約爲6〜7MV/cm 之電場時，則引發F-N穿隧。此抹除化記憶胞具有較資料 (郐先閱讀背而之注t事項再填^:本茛)
、1T 經潢部中央標準局Η工消费合作社印製 本紙張尺度適用中國國家摞準（CNS ) Λ4规枋（2〗0X?97公释） 3943pif.doc/008 Λ7 H7 —•丨丨_ " -* """ — 五、發明説明（3 ) 抹除前還要低的起始電壓，且當起始電壓約爲1至3伏特 時，此記憶胞相當於一開啓記憶胞(on-cell)。 於現今快閃記憶體記憶胞陣列之結構中’主體區（或基 底）包含所有記憶胞之主動區，因此形成於同—主體區中 之記憶胞中的資料將同時被抹除。所以’主體區的數量將 決定抹除化單元（以下將以磁區secto^表示抹除單元’一 個磁區具有64K位元組）之多寡。/一係顯示在進行編程 操作、抹除操作以及讀取操作時之電壓條件： 操作模式 Vg Vd Vs Vb 編程操作 10V 5〜6V 0V 0V 抹除操作 -10V 浮置狀態 浮置狀態 5V 讀取操作 4.5V IV 0V ον 在表一之偏壓條件下進行編程操作以及抹除操作之後， 必須進一步確認執行之結果。 請參照第2圖，記憶胞之編程操作的起始電壓固定在6 至7伏特之間，而其抹除操作之起始電壓則調整到1至3 伏特之間。當進行一抹除操作時，首先需控制最大抹除起 始電壓不超過3伏特（以對於未抹除化記憶胞進行重複抹 除操作）。其次，控制過抹除起始電壓由低於1伏特調整 至1伏特以上（例如對於過抹除之記憶胞進行抹除修補的 動作）。期間，當未編程起始電壓低於6伏特時，需將其 電壓調整至6伏特以上（以對於未編程化記億胞進行重複 (計先閱讀背面之注意事項再填寫本頁)
，1T A. 經濟部中央樣率局負工消费合作社印*'1水 $張尺度適用中國國家梂率(CNS ) Λ4规枯（210X297公兑） 經濟部中央標準局Μ工消費合作社印较 3943pif-d〇c/008____nL.___________：__ 五、發明説明（4 ) 編程操作）。_ 核對電路（Verifying Circuit)對於選擇記憶胞之情況（较ί 如是開啓記憶胞或爲關閉記億胞）的偵測結果，將決定額 外之抹除操作或是編程操作是否需要。而抹除以及編程的 修補操作，亦取決於其個別的核對電路所進行之核對眉 序。然而，申於編程與抹除之核對電路各自獨立，因此造 甚佈局面積增加等問題。 〜 發明之槪述 本發明提供一種具有核對編程化及抹除功能之非揮發半 導體記憶體元件，以解決因編程與抹除之核對電路不同， 而造成佈局面積增加等問題。 爲達成本發明上述之目的，提供一種具有核對編程化及 抹除功能之非揮發半導體記憶體元件，包括：以方陣排列 之記憶胞陣列、一個用於偵測記憶胞狀態的感應放大電 路、一個用於接收感應放大電路之輸出訊號，並且產生一 個訊號以回應此輸出訊號的輸入/輸出緩衝器、一個用於 產生一個訊號以回應輸入/輸出緩衝器所輸出訊號的核對 電路，以及一個在編程操作以及抹除操作進行後，用於接 收有關於核對操作之訊號，並且產生用以控制輸入/輸出 緩衝器和核對電路之訊號的控制邏輯區塊。對於編程化以 及抹除化之記憶胞的核對操作，通常經由感應放大電路傳 導至輸入/輸出緩衝器以及核對電路。 圖示標號之簡單說明 爲讓本發明之上述和其他目的、特徵、和優點能更明顯 u ------訂------κ1 (誚先閱"背而之注意事項#填寫本頁) 本纸張尺度4jfL中國國家榡单(CNS } Λ4坭梠（210X297公势） 3943pif.doc/008 Λ7 Η 7 五、發明説明（S) 易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 說明如下： ° 圖式之簡單說明： 第1圖係顯示一種多位元儲存之快閃記憶胞的結構圖； 第2圖係顯示於進行編程操作以及抹除操作之後，開啓 電壓之變化圖； @ 第3圖係顯示根據本發明之一較佳實施例之快閃記憶一 件的功能性結構簡圖； 細 圖 圖 第4圖係顯示根據第3圖中控制邏輯區塊11〇的電路簡 1 第5圖係顯示根據第3圖中輸入/輸出緩衝器30之電路 (計先閱讀背而之注意事項再填寫本頁} 經满部中央標卑局貝工消费合作社印裝 第6圖係顯示根據第3圖中核對電路130之電路圖； 第7圖係顯示根據本發明之程式_核對對時間之曲線圖 以及 第8圖係顯示裉據本發明之抹除_核對對時間之曲線圖 其中’各圖標號與構件名稱之關係如下： 35 :互斥反或閘 36 ’ 114，117 :反及閘 37，165:問鎖電路 38 ’ 131 : PMOS 電晶體 5〇 :寫入驅動裝置 7〇 :行選擇電路 9〇 :感應放大電路 2 3 4 6 9 基底 源極區 汲極區 浮置閘 薄絕緣P 控制閘 絕緣層 --° 本紙張尺度適用中國國家榡準（CNS〉/\4规格（210X297公舫 3943pif.doc/008 A7 IM — 五、發明説明（4 ) ίο :記憶胞陣列 110 :控制邏輯區塊 30 :輸入/輸出緩衝器 130 :核對電路 ("先閱讀背而之注意事項再填寫本I ) 33，163 :傳輸閘 31，32，40，111，115，119，120，122，162，167 ·反 向器 39，132 至 146，147 至 161 : NMOS 電晶體 112，118，121 :脈衝產生器 較佳實施例之詳細說明 請參照第3圖，其所繪示係爲根據本發明之一較佳實施 例之非揮發性記憶元件的功能性結構簡圖。包括：一個記 憶胞陣列10、輸入/輸出緩衝器（Input/Output Buffer)3〇、 寫入驅動裝置（Write Driver)50、行選擇電路（Column
Selection Circuit)70、感應放大電路90、控制邏輯區塊 (Control Logic Block)110，以及核對電路丨3〇。其中，記 經满部中央標準局®C工消費合作社印裝 憶胞陣列10係由複數個如同第1圖所示的記憶胞，排列 成行以及列，以形成方陣型態之記憶胞陣列。而輸入/輸 出緩衝器3〇將外界資料’經過寫入驅動裝置50以及行選 擇電路70傳輸到記憶胞陣列10，並同時輸出一個從記億 胞陣列傳來’經過行選擇電路7〇以及感應放大電路90的 資料。寫入驅動裝置50接收來自輸入/輸出緩衝器3〇的 輸出資料，並將此輸出資料傳入記憶胞陣列1〇。當系統處 於資料輸出狀態時，行選擇電路70連結記憶胞陣列1〇的 位兀線至感應放大電路90，而當系統處於資料輸入狀態 本紙张尺度適用中國國家標準（CNS ) Λ4規枯（210X 297公发"7 A7 li7 3943pif.doc/008 五、發明説明（9 ) 時，行選擇電路7〇則連結記憶胞陣列10的位元線至寫入 驅動裝置50。又，感應放大電路90偵測並且放大經由記 憶胞陣列10所讀出之資料。再者，控制邏輯區塊110接 收核對控制訊號 nOsap，nPGMvf，nERAvf，nOERAvf.以 及ERAfg，並且於編程操作與抹除操作之後，產生用以進 行核對程序之nPGMaU，nDATset以及OPf等訊號，傳輸 到輸入/輸出緩衝器30以及核對電路130。而核對電路130 則接收來自輸入/輸出緩衝器30之訊號，並產生一顯示選 擇記憶胞狀態爲正常或是失敗之訊號Opass/fail，以回應 核對訊號 nPGMall，nDATset 以及 OPf。 請參照第4圖，其所繪示係爲根據第3圖中控制邏輯區 塊110的電路簡圖。此控制邏輯區塊110具有脈衝產生器 112，118以及121，用以產生其所輸出之訊號nPGMall， nDATset以及OPf的觸發時間。用於接收感應控制訊號 nOsap之反向器111輸出一訊號至脈衝產生器’112。由脈 衝產生器112輸出一訊號至接收訊號ERAfg的反及閘 114，而用以啓動輸入/輸出緩衝器30(請參照第3圖）之訊 號nPGMaU則由反及閘114產生，經過反向器115而輸出。 於訊號nOsap由高準位降至低準位之轉換期間，脈衝產生 器+112會相應產生一持續50ns之低準位'脈衝。當由脈衝 產生器112產生之脈衝在低準位持續50ns時，訊號nPGMall 將維持在高準位以達到一抑制狀態。且於訊號nOsap由高 準位降至低準位之轉換的同時，與反及閘117輸出端相連 之脈衝產生器118會相應產生一持續30ns之低準位脈衝。 (对先閱讀背而之注意事項再填寫本s )
、1T 經确部中央標卑局只工消费合作社印製 本紙張尺度適用中國國家標皐（CNS )八4坭拮（210X297公¥ ) 經满部中央標準局K工消费合作社印聚 3943pif.doc/008 JJ7 五、發明説明（？） 而脈衝產生器118之輸出端與另一脈衝產生器121之輸入 端相連接，同時，脈衝產生器118輸出一訊號依序經由反 向器119與120形成一資料設定訊號nDATAset。當由脈 衝產生器118產生之脈衝由低準位升高至高準位時，脈衝 產生器121會相應產生一持續30ns之低準位脈衝。脈衝 產生器121輸出一訊號經過反向器122形成一資料傳輸控 制訊號〇Pf。 請參照第5圖，其所繪示係爲根據第3圖中輸入/輸出 緩衝器30之電路圖。此輸入/輸出緩衝器30具有一個閂 鎖電路37。輸入/輸出線I〇i與閂鎖電路37之輸入端經由 反向器31與互補式金氧半導體(CMOS)之傳輸閘33相連 接。閂鎖電路37之輸出端與資料線nDINi(或是輸入資料 位元線)經由反向器40相連接。訊號nDlch經由反向器32 傳至傳輸閘33之PMOS閘電極，以及直接傳至傳輸閘33 之NMOS閘電極。PMOS電晶體38之汲極與NMOS電晶 體39之汲極相連接於傳輸閘33與閂鎖電路37之間的節 點N1。電晶體38之閘極接收訊號nPGMall。用於接收訊 號nERAvf與DOUTi之互斥反或閘35輸出一訊號並與訊 號nDATAset —起輸入反或閘36，而由反或閘36輸出之 訊號則傳輸至NMOS電晶體39之閘極。PMOS電晶體38 與NMOS電晶體39係用於啓動閂鎖電路37。閂鎖電路37 可將程式資料於程式模式之狀態下儲存，而在核對模式之 狀態下持續進行核對資料。 請參照第6圖，其所繪示係爲根據第3圖中核對電路130 11 I紙張尺度中國國家標準TcNSyA^MM 2丨0X 297¾ ) ("先閱讀背而之注意事項#填寫本頁)
A7 B7 3943pif.doc/008 五、發明説明（q ) (ΤΑ先閱讀背而之注意事項#填耗本頁) 之電路圖。此核對電路130具有NMOS電晶體132至146(例 如16個電晶體），其中，NMOS電晶體132至146之閘極 分別與輸入資料位元nDINO至nDIN15相耦接。NMOS電 晶體132至M6的源極區分別經由NMOS電晶體147至.,161 接地，通常NMOS電晶體132至146的汲極區皆與核對感 應節點COMPsum連接。核對感應節點COMPsum則與閘 極接地之電源供應電壓PMOS電晶體31相連接。核對感 應節點COMPsum與閂鎖電路165經由核對訊號Opf所控 制之傳輸閘167相連接，且閂鎖電路165鎖輸出之訊號 經由反向器167而轉換成訊號〇Pass/fai卜而訊號〇Pass/fail 決定核對之結果’例如正常或失敗。
"V 經漓部中央標準局負工消费合作社印褽 在編程化模式中，欲寫入記憶體之資料由輸入/輸出緩 衝器30供給，並且儲存於閂鎖電路37中。儲存於閂鎖電 路37中之資料將經由寫入驅動裝置50傳輸進入選擇記憶 胞中。欲被編程化之選擇記憶胞則成爲一在浮置閘中包含 有電荷之關閉記憶胞’相當於邏輯狀態“〇”°在抹除模式 中，一個抹除化記憶胞則爲一開啓記憶胞，相當於邏輯狀 態“1”。以下將描述分別在進行編成操作及抹除操作之後’ 進行核對操作之流程。 、請參;照第7圖’其所繪不係爲根據本發明之程式_核對 對時間之曲線圖。在經過編成操作之後，轉向低準位之訊 號nOsap.的觸發動作’可使得資料D〇UTi由編程化記憶 胞中讀取出。當編程化記憶胞爲一個關閉記憶胞或是一個 開啓記億胞時，資料位元DOUTi則分別爲邏輯狀態“0”或 12 …麟（加x297料 3943pif.doc/008 B7 五、發明説明（㈧） “1”。爲回應訊號nOsap的觸發動作，控制邏輯區塊no 的脈衝產生器II2將使得訊號nPGMall具有持續50ns之 低準位短脈衝，此時的閂鎖電路37預設爲邏輯狀態“1”。 當訊號nOsap由低準位提昇至高準位時，則開始進行後續 之程序核對操作，接著由控制邏輯區塊110產生分別具有 持續30ns之低準位的訊號DATAset以及具有持續30ns之 高準位的訊號Opf。在輸入/輸出緩衝器30中，傳輸閘33 將關閉以防止外界資料持續輸入傳輸閘33，而且由選擇記 憶胞所讀取出之訊號DOUTi會經由感應放大電路90傳輸 至互斥反或閘35。在程式核對操作進行的同時，抹除核對 訊號nERAvf維持在高準位。假設訊號DOUTi輸入互斥反 或閘35時爲邏輯狀態“0” ’相當於關閉記億胞，則當訊號 nDATAset維持在低準位短脈衝的同時，互斥反或閘35之 輸出訊號爲低準位，且反或閛36之輸出訊號亦變成低準 位。當NMOS電晶體39開啓時，閂鎖電路37的節點N1 將由預設之邏輯狀態“1”轉換成邏輯狀態“〇，，。因此，當最 終nDINi變成邏輯狀態“0”時，即代表選擇記憶胞已經被 編程化。由輸入/輸出緩衝器30所輸出之邏輯狀態“〇”的 nDINi將被輸入至NMOS電晶體U2至146中的一個NMOS 電晶體的閘極。高準位之訊號nOsap開啓NMOS電晶體147 以及所有與接地接點相連之NMOS電晶體。由於選擇 nDINi(由nDINO至nDINi5)是處於邏輯狀態“〇，，，因此核 對感應節點COMPsum維持在高準位，則此時選擇記憶胞 之編程化狀態爲正常。 13 ^紙張尺^適用中國國家標隼（cnsTawjT格(ϋϋ公^ ^ " ~~—^ 誚先閱讀背面之注意事項#填寫本頁) 、1Τ 經漪部中央標準局只工消费合作社印聚 , 經满部中央標洚局負工消費合作社印製 A7 3943pif.doc/008 I口 五、發明説明（丨丨） ^ 另一方面，若由編程化記億胞所讀出的訊號DOUTi被 偵測呈現邏輯狀態“1”，且訊號DOUTi傳輸至互斥反或閘 35時，則閂所電路37，亦即節點N1，之預設邏輯狀態“1，， 將不會有所改變。如此一來，DINi將變成邏輯狀態“1.”， 而核對感應節點#COMPsum將固定於低準位，此係表示選 擇記憶胞並末成功的編程化，意即失敗。 請參照第8圖，其所繪示係爲根據本發明之抹除-核對 對時間之曲線圖。在進行抹除操作之後，此抹除化記憶胞 可視爲一開啓記憶胞。此時，轉向低準位之訊號nOsap的 觸發動作，可使得資料DOUTi由抹除化記憶胞中讀取出。 當'抹除化記憶胞爲一個開啓記憶胞或是一個關閉記憶胞 時，資料位元DOUTi則分別爲邏輯狀態“1”或“0”。爲回應 訊號nOsap的觸發動作，控制邏輯區塊110的脈衝產生器 112將使得訊號nPGMall具有持續50ns之低準位短脈衝， 而此時的閂鎖電路37預設爲邏輯狀態“1”。當訊號nOsap 由低準位提昇至高準位時，開始進行後續之抹除核對操 作，接著由控制邏輯區塊110產生分別具有持續30ns之 低準位的訊號DATAset以及具有持續30ns之高準位的訊 號Opf。在輸入/輸出緩衝器30中，傳輸閘33將關閉以防 止外界資料持續輸入傳輸閘33，而且由選擇記憶胞所讀取 出之訊號DOUTi會經由感應放大電路90傳輸至互斥反或 閘35。在抹除核對操作進行的同時，抹除核對訊號nERAvf 維持在高準位。假設訊號DOUTi輸入互斥反或閘35時爲 邏輯狀態“1”，.相當於開啓記憶胞，則當訊號nDATAset維 14 $張尺度適用中國國家標準（CNS ) Λ&ΐ梠（21〇χϋ於) (誚先閱讀背面之注意事項再填寫本頁)
A7 H7 3943pif.d〇c/008 五、發明説明（) 持在低準位短脈衝的同時，互斥反或閘35之輸出訊號爲 低準位，且反或閘36之輸出訊號亦變成低準位。當NMOS 電晶體39開啓時，閂鎖電路37的節點N1將由預設之邏 輯狀態“1”轉換成邏輯狀態“0”。因此，當最終nDINi變成 邏輯狀態“0”時，即代表選擇記憶胞已經被編程化。由輸 入/輸出緩衝器30所輸出之邏輯狀態“〇，’的nDINi將被輸入 至NMOS電晶體132至146中的一個NMOS電晶體的閘 極。高準位之訊號n〇sap開啓NMOS電晶體M7以及所有 與接地接點相連之NMOS電晶體。由於選擇nDINi(由 nDINO至nDIN15)是處於邏輯狀態“〇，，，因此核對感應節點 COMPsum維持在高準位，則此時選擇記憶胞之抹除化狀 態爲正常。 然而，若由抹除化記憶胞所讀出的訊號DOUTi被偵測 呈現邏輯狀態“〇”，且訊號DOUTi傳輸至互斥反或閘35 '時’閂所電路37，亦即節點N1，之預設邏輯狀態“1”將不 會有所改變。如此一來，DINi將變成邏輯狀態“1”，而核 對感應節點COMPsum將固定於低準位，此係表示此選擇 記憶胞並未被成功的抹除化，意即失敗。 如同前文所述，在進行編成操作以及抹除操作之後，核 對程序一般經由邏輯電路區塊11〇、輸入/輸出緩衝器30 以及核對電路130進行操控。分屬於輸入/輸出緩衝器30 與核對電路130的閂鎖電路37與165，則是用於決定由偵 測選#記憶胞所得之資料的邏輯變化。因此，設計用於核 對編程化記憶胞與抹除化記憶胞之電路，可以較爲統一化 15 本紙張尺度適用;國國家椋準（CNsTa4«L搞(210X297^^ ) — … ~ (¾先閱讀背而之注意事項再填寫本萸)
'1T 經满部中央標率局只工消f合作社印掣 Λ7 Λ7 3943pif.doc/008 H7 五、發明説明（θ) 且簡單化。 雖然本發明已以一較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍內，當可作各種之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者爲準。 邻先閱讀背而之注意事項再填寫本頁)
、1T 經确部中央標準局只工消費合作社印裝 16 本紙張尺度適用中國國家標準（CNS ) A4ML枯（210X297公犮）

Claims (1)

  1. 經濟部中央揲车局貝工消费合作社印製 A8 B8 3943pif.doc/008 六、申請專利範圍 ...ι· 一具有複數個記憶胞之非揮發性半導體記憶體，旦 該些記憶胞已被編程化以及抹除化，該非揮發性半導體記 憶體包括= 一記憶胞陣列，該記憶胞陣列具有排列成爲一方陣型態 之該些記憶胞； 一感應放大電路，該感應放大電路用於偵測該記憶胞之 狀態； 一輸入/輸出緩衝器，該輸入/輸出緩衝器用於接收該感 應放大電路之一輸出訊號，並用於產生一輸出訊號以回應 .該感應放大電路之該會出訊號； 一核對電路，該核對電路用於產生一輸出訊號，以回應 該輸入/輸出緩衝器之該輸出訊號；以及 一控制邏輯區塊，該控制邏輯區塊用於在編程操作與抹 除操ίΐ進行後，接收有關於核對操作之複數個訊號，以及 產生複藪個訊號以控制該輸入/輸出緩衝器與該核對電 .路。 2.如申請專利範圍第1項所述之非揮發性半導體記億 體.，其中該輸入/輸出緩衝器包括可回應該感應放大電路 之該輸出訊號之一問鎖電路。 . 3.如申請專利範圍第1項所述之非揮發性半導體記憶 體，其中該核對電路包括可回應該輸入/輸出緩衝器之該 輸出訊號之一閂鎖電路。 17 本紙張尺度適用中國國家揉準（CNS > Α4说格（210X297公^ ) (請先閲讀背面之注意事項再填寫本萸) 裝. 訂：
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