JPH06150678A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH06150678A JPH06150678A JP30225492A JP30225492A JPH06150678A JP H06150678 A JPH06150678 A JP H06150678A JP 30225492 A JP30225492 A JP 30225492A JP 30225492 A JP30225492 A JP 30225492A JP H06150678 A JPH06150678 A JP H06150678A
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Abstract
(57)【要約】
【目的】 フラッシュメモリ領域を一括消去及び書込み
を行う複数の複合ブロックに区分し、必要個所のみを選
択的に一括消去し、またここに書込みを可能とする。 【構成】 フラッシュメモリ領域１を複数の単位ブロッ
クメモリＵＢ0 〜ＵＢ7 に区分し、夫々に一括消去／書
込みを切り換えるスイッチＳＷ0 〜ＳＷ7 を設け、また
前記単位ブロックメモリＵＢ0 〜ＵＢ7 の少なくとも１
つを含む一括消去及び書込みの単位を構成する複合ブロ
ック０〜３を定め、複合ブロック０〜３から選定した消
去対象とする複合ブロックを構成する各単位ブロックに
属するスイッチを切換え操作することで、複合ブロック
単位で一括消去及び書込みを可能とする。
を行う複数の複合ブロックに区分し、必要個所のみを選
択的に一括消去し、またここに書込みを可能とする。 【構成】 フラッシュメモリ領域１を複数の単位ブロッ
クメモリＵＢ0 〜ＵＢ7 に区分し、夫々に一括消去／書
込みを切り換えるスイッチＳＷ0 〜ＳＷ7 を設け、また
前記単位ブロックメモリＵＢ0 〜ＵＢ7 の少なくとも１
つを含む一括消去及び書込みの単位を構成する複合ブロ
ック０〜３を定め、複合ブロック０〜３から選定した消
去対象とする複合ブロックを構成する各単位ブロックに
属するスイッチを切換え操作することで、複合ブロック
単位で一括消去及び書込みを可能とする。
Description
【０００１】
【産業上の利用分野】本発明は電気的にデータの一括消
去及び書込みが可能な不揮発性メモリを備える不揮発性
半導体記憶装置に関する。
去及び書込みが可能な不揮発性メモリを備える不揮発性
半導体記憶装置に関する。
【０００２】
【従来の技術】図１は従来のフラッシュメモリ内蔵マイ
クロコンピュータの構成を示すブロック図であり、図中
21はＣＰＵ、22は周辺回路、23はフラッシュメモリ領域
を示している。そのフラッシュメモリ領域23は比較的大
容量のプログラム領域23a と、このプログラム領域23a
よりは小さいデータ領域23b 等に固定的に区分されてお
り、フラッシュメモリ領域23のプログラム領域23a には
メインルーチン, サブルーチン等のプログラムが、また
データ領域23b には種々のデータが書き込まれている。
クロコンピュータの構成を示すブロック図であり、図中
21はＣＰＵ、22は周辺回路、23はフラッシュメモリ領域
を示している。そのフラッシュメモリ領域23は比較的大
容量のプログラム領域23a と、このプログラム領域23a
よりは小さいデータ領域23b 等に固定的に区分されてお
り、フラッシュメモリ領域23のプログラム領域23a には
メインルーチン, サブルーチン等のプログラムが、また
データ領域23b には種々のデータが書き込まれている。
【０００３】ところでプログラム又はデータの一部を書
き換える必要が生じた場合はプログラム領域23a 、又は
データ領域23b 全てのプログラム，データを電気的に一
括消去した後、修正を行ったプログラム又はデータを電
気的にプログラム領域23a 、又はデータ領域23b に書き
込むこととなる。
き換える必要が生じた場合はプログラム領域23a 、又は
データ領域23b 全てのプログラム，データを電気的に一
括消去した後、修正を行ったプログラム又はデータを電
気的にプログラム領域23a 、又はデータ領域23b に書き
込むこととなる。
【０００４】
【発明が解決しようとする課題】しかしこのような従来
の不揮発性半導体記憶装置では、プログラム又はデータ
の一部を書き換えれば済む場合でも大きなメモリ領域単
位で消去し、書き込まねばならず時間を要するという問
題があった。本発明はこのような問題を解消する為に成
されたものであって、その目的とするところは、プログ
ラム領域，データ領域夫々を複数の単位ブロックメモリ
に分割し、この単位ブロックメモリを１又は２以上組み
合わせて、一括消去及び書込み可能なブロック（以下複
合ブロックと称す）を定め、しかもこの複合ブロックの
サイズをプログラムの内容，データの種類等に応じて自
由に設定可能とし、必要個所のみを限定して電気的一括
消去及び書込みを可能とした不揮発性半導体記憶装置を
提供するにある。
の不揮発性半導体記憶装置では、プログラム又はデータ
の一部を書き換えれば済む場合でも大きなメモリ領域単
位で消去し、書き込まねばならず時間を要するという問
題があった。本発明はこのような問題を解消する為に成
されたものであって、その目的とするところは、プログ
ラム領域，データ領域夫々を複数の単位ブロックメモリ
に分割し、この単位ブロックメモリを１又は２以上組み
合わせて、一括消去及び書込み可能なブロック（以下複
合ブロックと称す）を定め、しかもこの複合ブロックの
サイズをプログラムの内容，データの種類等に応じて自
由に設定可能とし、必要個所のみを限定して電気的一括
消去及び書込みを可能とした不揮発性半導体記憶装置を
提供するにある。
【０００５】
【課題を解決するための手段】第１の発明に係る不揮発
性半導体記憶装置は、電気的一括消去及び書込み可能な
不揮発性メモリで構成される複数分割された単位ブロッ
クメモリと、各単位ブロックメモリ毎に設けた切り換え
可能なスイッチと、少なくとも一つの単位ブロックメモ
リを有する複合ブロックを選定するブロック選択レジス
タと、消去対象となる複合ブロックを指定する消去ブロ
ック指定レジスタとを備えることを特徴とする。
性半導体記憶装置は、電気的一括消去及び書込み可能な
不揮発性メモリで構成される複数分割された単位ブロッ
クメモリと、各単位ブロックメモリ毎に設けた切り換え
可能なスイッチと、少なくとも一つの単位ブロックメモ
リを有する複合ブロックを選定するブロック選択レジス
タと、消去対象となる複合ブロックを指定する消去ブロ
ック指定レジスタとを備えることを特徴とする。
【０００６】第２の発明に係る不揮発性半導体記憶装置
は、電気的一括消去及び書込み可能な不揮発性メモリで
構成される複数分割された単位ブロックメモリと、各単
位ブロックメモリ毎に設けた切り換え可能なスイッチ
と、不揮発性メモリで構成され少なくとも一つの単位ブ
ロックメモリを有する、複合ブロックを選定するブロッ
ク選択レジスタと、不揮発性メモリで構成され、消去対
象となる複合ブロックを指定する消去ブロック指定レジ
スタとを備えることを特徴とする。
は、電気的一括消去及び書込み可能な不揮発性メモリで
構成される複数分割された単位ブロックメモリと、各単
位ブロックメモリ毎に設けた切り換え可能なスイッチ
と、不揮発性メモリで構成され少なくとも一つの単位ブ
ロックメモリを有する、複合ブロックを選定するブロッ
ク選択レジスタと、不揮発性メモリで構成され、消去対
象となる複合ブロックを指定する消去ブロック指定レジ
スタとを備えることを特徴とする。
【０００７】
【作用】第１の発明にあっては、電気的一括消去及び書
込み可能な不揮発性メモリ領域を電気的一括消去及び書
込み可能な最小単位である複数の単位ブロックメモリに
分割し、その単位ブロックメモリを１又は２以上組み合
わせて電気的一括消去及び書込み対象となる複合ブロッ
クをブロック選択レジスタにて選定し、消去時は消去ブ
ロック指定レジスタでどの複合ブロックを消去するかを
指定することで１又は２以上の複合ブロックにつき一括
消去が可能となる。第２の発明にあっては、ブロック選
択レジスタ，消去ブロック指定レジスタを夫々不揮発性
メモリで構成してあるから電源オフ後、電源をオンした
とき、先に定めた複合ブロックの構成をそのまま利用す
ることが可能となる。
込み可能な不揮発性メモリ領域を電気的一括消去及び書
込み可能な最小単位である複数の単位ブロックメモリに
分割し、その単位ブロックメモリを１又は２以上組み合
わせて電気的一括消去及び書込み対象となる複合ブロッ
クをブロック選択レジスタにて選定し、消去時は消去ブ
ロック指定レジスタでどの複合ブロックを消去するかを
指定することで１又は２以上の複合ブロックにつき一括
消去が可能となる。第２の発明にあっては、ブロック選
択レジスタ，消去ブロック指定レジスタを夫々不揮発性
メモリで構成してあるから電源オフ後、電源をオンした
とき、先に定めた複合ブロックの構成をそのまま利用す
ることが可能となる。
【０００８】
【実施例】以下、本発明をその実施例を示す図面に基づ
き具体的に説明する。
き具体的に説明する。
【０００９】（実施例１）図２は本発明に係る不揮発性
半導体記憶装置の構成を示すブロック図であり、図中１
は電気的に一括消去及び書込み可能な不揮発性メモリ領
域（以下フラッシュメモリ領域という）を示している。
フラッシュメモリ領域１は複数個（図面では８個）に分
割形成した単位ブロックメモリＵＢ0 〜ＵＢ7 （一般化
した符号をＵＢj と記す：ｊ＝０〜７）からなり、各単
位ブロックメモリＵＢ0 〜ＵＢ7 夫々に一括消去／書込
み及び読出しの切換え用のスイッチＳＷ0 〜ＳＷ7 （一
般化した符号をＳＷj と記す：ｊ＝０〜７）が設けられ
ている。各スイッチＳＷ0 〜ＳＷ7 はトランジスタで構
成され、電源電圧Ｖppと接地電位Ｖssとの間に相互に並
列に配設してある。
半導体記憶装置の構成を示すブロック図であり、図中１
は電気的に一括消去及び書込み可能な不揮発性メモリ領
域（以下フラッシュメモリ領域という）を示している。
フラッシュメモリ領域１は複数個（図面では８個）に分
割形成した単位ブロックメモリＵＢ0 〜ＵＢ7 （一般化
した符号をＵＢj と記す：ｊ＝０〜７）からなり、各単
位ブロックメモリＵＢ0 〜ＵＢ7 夫々に一括消去／書込
み及び読出しの切換え用のスイッチＳＷ0 〜ＳＷ7 （一
般化した符号をＳＷj と記す：ｊ＝０〜７）が設けられ
ている。各スイッチＳＷ0 〜ＳＷ7 はトランジスタで構
成され、電源電圧Ｖppと接地電位Ｖssとの間に相互に並
列に配設してある。
【００１０】図３は複合ブロックをどの単位ブロックメ
モリにより構成するかを選定するブロック選択レジスタ
群２を示す説明図であり、８個のブロック選択レジスタ
ＢＬ0 〜ＢＬ7 （一般化した符号をＢＬi と記す：ｉ＝
０〜７）で構成されている。各ブロック選択レジスタＢ
Ｌi を構成するメモリ領域は右端をビット０とし、ここ
から左端側に向けて１，２…とし左端をビット７と定め
る。ＥＢはブロック選択レジスタＢＬ0 〜ＢＬ7 により
選定された１又は複数の複合ブロックのうちから、メモ
リデータ消去時に一括消去の対象（書き換え対象：以下
同じ）とする複合ブロックを指定する消去ブロック指定
レジスタである。
モリにより構成するかを選定するブロック選択レジスタ
群２を示す説明図であり、８個のブロック選択レジスタ
ＢＬ0 〜ＢＬ7 （一般化した符号をＢＬi と記す：ｉ＝
０〜７）で構成されている。各ブロック選択レジスタＢ
Ｌi を構成するメモリ領域は右端をビット０とし、ここ
から左端側に向けて１，２…とし左端をビット７と定め
る。ＥＢはブロック選択レジスタＢＬ0 〜ＢＬ7 により
選定された１又は複数の複合ブロックのうちから、メモ
リデータ消去時に一括消去の対象（書き換え対象：以下
同じ）とする複合ブロックを指定する消去ブロック指定
レジスタである。
【００１１】ブロック選択レジスタＢＬi は複合ブロッ
クｉがどのような単位ブロックメモリＵＢj で構成され
るかを示しており、ブロック選択レジスタＢＬi のビッ
トｊをＢＬij（ｉ＝０〜７，ｊ＝０〜７）で示すものと
すると、このビットＢＬijを「１」に設定することで単
位ブロックメモリＵＢj が複合ブロックｉの構成要素と
なり、また「０」に設定することで単位ブロックメモリ
ＵＢj が複合ブロックｉの構成要素でないこととなる。
クｉがどのような単位ブロックメモリＵＢj で構成され
るかを示しており、ブロック選択レジスタＢＬi のビッ
トｊをＢＬij（ｉ＝０〜７，ｊ＝０〜７）で示すものと
すると、このビットＢＬijを「１」に設定することで単
位ブロックメモリＵＢj が複合ブロックｉの構成要素と
なり、また「０」に設定することで単位ブロックメモリ
ＵＢj が複合ブロックｉの構成要素でないこととなる。
【００１２】例えばブロック選択レジスタＢＬ0 につい
てみると、ビットＢＬ00，ビットＢＬ01が「１」、ビッ
トＢＬ02〜ＢＬ07はいずれも「０」であるから図２に明
らかな如く、複合ブロック０は単位ブロックメモリＵＢ
0 とＵＢ1 で構成されることを示す。またブロック選択
レジスタＢＬ1 についてみると、ビットＢＬ12〜ＢＬ14
がいずれも「１」、他のビットＢＬ10，ＢＬ11，ＢＬ15
〜ＢＬ17がいずれも「０」に設定されているから図２に
明らかな如く複合ブロック１は単位ブロックメモリＵＢ
2 ，ＵＢ3 ，ＵＢ4 で構成されることを示す。
てみると、ビットＢＬ00，ビットＢＬ01が「１」、ビッ
トＢＬ02〜ＢＬ07はいずれも「０」であるから図２に明
らかな如く、複合ブロック０は単位ブロックメモリＵＢ
0 とＵＢ1 で構成されることを示す。またブロック選択
レジスタＢＬ1 についてみると、ビットＢＬ12〜ＢＬ14
がいずれも「１」、他のビットＢＬ10，ＢＬ11，ＢＬ15
〜ＢＬ17がいずれも「０」に設定されているから図２に
明らかな如く複合ブロック１は単位ブロックメモリＵＢ
2 ，ＵＢ3 ，ＵＢ4 で構成されることを示す。
【００１３】同様にブロック選択レジスタＢＬ2 につい
てみると、ビットＢＬ25，ＢＬ26が「１」、他は「０」
であるから複合ブロック２は単位ブロックメモリＵ
Ｂ5 ，ＵＢ6 により、またブロック選択レジスタＢＬ3
はビットＢＬ37が「１」、他は「０」であるから複合ブ
ロック３は単位ブロックメモリＵＢ7 で夫々構成されて
いることを示す。
てみると、ビットＢＬ25，ＢＬ26が「１」、他は「０」
であるから複合ブロック２は単位ブロックメモリＵ
Ｂ5 ，ＵＢ6 により、またブロック選択レジスタＢＬ3
はビットＢＬ37が「１」、他は「０」であるから複合ブ
ロック３は単位ブロックメモリＵＢ7 で夫々構成されて
いることを示す。
【００１４】このようにブロック選択レジスタＢＬ0 〜
ＢＬ7 の所定ビットに「１」をセットすることで各複合
ブロックにどの単位ブロックメモリを含ませるかを選定
でき、フラッシュメモリ領域上の８個に分割された単位
ブロックメモリを自由に組み合わせた複合ブロックを構
成できることとなる。
ＢＬ7 の所定ビットに「１」をセットすることで各複合
ブロックにどの単位ブロックメモリを含ませるかを選定
でき、フラッシュメモリ領域上の８個に分割された単位
ブロックメモリを自由に組み合わせた複合ブロックを構
成できることとなる。
【００１５】一方消去ブロック指定レジスタＥＢはどの
複合ブロックを消去するかを示し、そのビット０，１，
２〜７をブロック選択レジスタＢＬ0 〜ＢＬ7 に対応さ
せてあり、消去ブロック指定レジスタＥＢのビットｉを
ＥＢi （ｉ＝０〜７）で表わすものとすると、ビットＥ
Ｂi に「１」を設定することにより、これに対応するブ
ロック選択レジスタＢＬi （ＥＢi と同じｉの値）にて
選定された複合ブロックが消去対象となり、また「０」
を設定することにより、これに対応するブロック選択レ
ジスタＢＬi にて選定された複合ブロックは消去対象と
ならないこととなる。
複合ブロックを消去するかを示し、そのビット０，１，
２〜７をブロック選択レジスタＢＬ0 〜ＢＬ7 に対応さ
せてあり、消去ブロック指定レジスタＥＢのビットｉを
ＥＢi （ｉ＝０〜７）で表わすものとすると、ビットＥ
Ｂi に「１」を設定することにより、これに対応するブ
ロック選択レジスタＢＬi （ＥＢi と同じｉの値）にて
選定された複合ブロックが消去対象となり、また「０」
を設定することにより、これに対応するブロック選択レ
ジスタＢＬi にて選定された複合ブロックは消去対象と
ならないこととなる。
【００１６】図３に示す消去ブロック指定レジスタＥＢ
ではビットＥＢ0 が「１」にセットされ、他は「０」に
セットされているから、消去対象はブロック選択レジス
タＢＬ0 で選定されている複合ブロック、即ち図２に示
す複合ブロック０が消去対象となる。
ではビットＥＢ0 が「１」にセットされ、他は「０」に
セットされているから、消去対象はブロック選択レジス
タＢＬ0 で選定されている複合ブロック、即ち図２に示
す複合ブロック０が消去対象となる。
【００１７】図４はブロック選択レジスタＢＬi と、消
去ブロック指定レジスタＥＢとからの信号によりスイッ
チＳＷ0 ，ＳＷ1 に対する動作信号を発生する論理回路
の回路図である。図４(a) においてＮＡＮＤ回路10a 〜
10h はブロック選択レジスタＢＬ0 〜ＢＬ7 の各ビット
ＢＬ00〜ＢＬ70の信号と消去ブロック指定レジスタＥＢ
の各ビットＥＢ0 〜ＥＢ7 の信号とを夫々入力とし、そ
の各出力端はＮＡＮＤ回路11の入力端に接続され、ＮＡ
ＮＤ回路11の出力端はスイッチＳＷ0 に接続されてい
る。
去ブロック指定レジスタＥＢとからの信号によりスイッ
チＳＷ0 ，ＳＷ1 に対する動作信号を発生する論理回路
の回路図である。図４(a) においてＮＡＮＤ回路10a 〜
10h はブロック選択レジスタＢＬ0 〜ＢＬ7 の各ビット
ＢＬ00〜ＢＬ70の信号と消去ブロック指定レジスタＥＢ
の各ビットＥＢ0 〜ＥＢ7 の信号とを夫々入力とし、そ
の各出力端はＮＡＮＤ回路11の入力端に接続され、ＮＡ
ＮＤ回路11の出力端はスイッチＳＷ0 に接続されてい
る。
【００１８】また図４(b) においてＮＡＮＤ回路12a 〜
12h はブロック選択レジスタＢＬ0〜ＢＬ7 の各ビット
ＢＬ01〜ＢＬ71の信号と、消去ブロック指定レジスタＥ
Ｂの各ビットＥＢ0 〜ＥＢ7 の信号とを夫々入力とし、
またその各出力端はＮＡＮＤ回路13の入力端に接続さ
れ、ＮＡＮＤ回路13の出力端はスイッチＳＷ1 に接続さ
れている。他のスイッチＳＷ2 〜ＳＷ7 に対する動作信
号を発生する論理回路の構成も上記した回路の構成と実
質的に同じである。
12h はブロック選択レジスタＢＬ0〜ＢＬ7 の各ビット
ＢＬ01〜ＢＬ71の信号と、消去ブロック指定レジスタＥ
Ｂの各ビットＥＢ0 〜ＥＢ7 の信号とを夫々入力とし、
またその各出力端はＮＡＮＤ回路13の入力端に接続さ
れ、ＮＡＮＤ回路13の出力端はスイッチＳＷ1 に接続さ
れている。他のスイッチＳＷ2 〜ＳＷ7 に対する動作信
号を発生する論理回路の構成も上記した回路の構成と実
質的に同じである。
【００１９】図３に示すブロック選択レジスタＢＬ0 で
はそのビットＢＬ00，ＢＬ01が、また消去ブロック指定
レジスタＥＢのビットＥＢ0 のみが「１」にセットされ
ているから、ビットＢＬ00とビットＥＢ0 、ビットＢＬ
01とビットＥＢ0 からの信号が入力するＮＡＮＤ回路10
a,12a の出力が「Ｌ」レベルとなる。従ってＮＡＮＤ回
路11,13 の出力は「Ｈ」レベルとなり、スイッチＳＷ0
とＳＷ1 のソースが電圧Ｖppに接続され、図２に示す複
合ブロック０が消去される。
はそのビットＢＬ00，ＢＬ01が、また消去ブロック指定
レジスタＥＢのビットＥＢ0 のみが「１」にセットされ
ているから、ビットＢＬ00とビットＥＢ0 、ビットＢＬ
01とビットＥＢ0 からの信号が入力するＮＡＮＤ回路10
a,12a の出力が「Ｌ」レベルとなる。従ってＮＡＮＤ回
路11,13 の出力は「Ｈ」レベルとなり、スイッチＳＷ0
とＳＷ1 のソースが電圧Ｖppに接続され、図２に示す複
合ブロック０が消去される。
【００２０】上述の実施例においては複合ブロックの大
きさを１〜３個の単位ブロックのメモリで構成した場合
を示したが、何らこれに限るものではなく、保存するプ
ログラム，データのサイズに応じて、複合ブロックの大
きさを単位ブロックメモリ１個から最大８個まで自由に
選定出来る。また１個の複合ブロックを一括消去及び書
込み対象とした場合を説明したが、消去ブロック指定レ
ジスタＥＢのビット設計によって任意に設定可能であ
る。
きさを１〜３個の単位ブロックのメモリで構成した場合
を示したが、何らこれに限るものではなく、保存するプ
ログラム，データのサイズに応じて、複合ブロックの大
きさを単位ブロックメモリ１個から最大８個まで自由に
選定出来る。また１個の複合ブロックを一括消去及び書
込み対象とした場合を説明したが、消去ブロック指定レ
ジスタＥＢのビット設計によって任意に設定可能であ
る。
【００２１】上述の実施例では図３に示す如く各ブロッ
ク選択レジスタＢＬi を各複合ブロックｉに対応させ、
またその各ビットＢＬijを単位ブロックメモリＵＢj に
対応させた構成を示したが、各ブロック選択レジスタＢ
Ｌi を各単位ブロックメモリＵＢj に対応させ、またそ
の各ビットＢＬijを各複合ブロックｉに対応させること
で各ブロック選択レジスタＢＬi のビットＢＬijに各単
位ブロックメモリＵＢj が属する複合ブロックを設定す
ることとしても同様の効果が得られる。
ク選択レジスタＢＬi を各複合ブロックｉに対応させ、
またその各ビットＢＬijを単位ブロックメモリＵＢj に
対応させた構成を示したが、各ブロック選択レジスタＢ
Ｌi を各単位ブロックメモリＵＢj に対応させ、またそ
の各ビットＢＬijを各複合ブロックｉに対応させること
で各ブロック選択レジスタＢＬi のビットＢＬijに各単
位ブロックメモリＵＢj が属する複合ブロックを設定す
ることとしても同様の効果が得られる。
【００２２】（実施例２）この実施例２においては図３
に示すブロック選択レジスタ群２をフラッシュメモリ領
域の１のブロックを利用して構成する。これにより電源
オフ時でもブロック選択レジスタＢＬi により選択され
た一括消去及び書き換え可能な複合ブロックの情報は残
存し、再度電源をオンした時に以前の複合ブロックのデ
ータをそのまま使用でき、例えば携帯電話等の移動体通
信機において未使用時に電源をオフさせておき、使用時
に電源をオンさせれば新たに複合ブロックを設定する必
要がなく低消費電力化が図れる。
に示すブロック選択レジスタ群２をフラッシュメモリ領
域の１のブロックを利用して構成する。これにより電源
オフ時でもブロック選択レジスタＢＬi により選択され
た一括消去及び書き換え可能な複合ブロックの情報は残
存し、再度電源をオンした時に以前の複合ブロックのデ
ータをそのまま使用でき、例えば携帯電話等の移動体通
信機において未使用時に電源をオフさせておき、使用時
に電源をオンさせれば新たに複合ブロックを設定する必
要がなく低消費電力化が図れる。
【００２３】実施例１，２においては単位ブロックメモ
リ８個に限定して複合ブロックの構成要素を選択した
が、更に選択可能な単位ブロックメモリを増やすことが
でき、複合ブロックの数も同様に８個以上の設定が可能
である。また、実施例１，２においてフラッシュメモリ
の一括消去エリアを指定し、スイッチＳＷj によりソー
ス線をＶPPに接続した場合に限定して説明したが、ソー
ス線は一括消去時以外はＶSSに接続されており、この場
合は書込み及び読出しが可能となる。更に上記した実施
例は電気的一括消去及び書込み可能な不揮発性メモリを
用いた場合を説明したが、紫外線等により一括消去可能
な場合にも適用は可能である。
リ８個に限定して複合ブロックの構成要素を選択した
が、更に選択可能な単位ブロックメモリを増やすことが
でき、複合ブロックの数も同様に８個以上の設定が可能
である。また、実施例１，２においてフラッシュメモリ
の一括消去エリアを指定し、スイッチＳＷj によりソー
ス線をＶPPに接続した場合に限定して説明したが、ソー
ス線は一括消去時以外はＶSSに接続されており、この場
合は書込み及び読出しが可能となる。更に上記した実施
例は電気的一括消去及び書込み可能な不揮発性メモリを
用いた場合を説明したが、紫外線等により一括消去可能
な場合にも適用は可能である。
【００２４】
【発明の効果】以上のように第一の発明によればフラッ
シュメモリ領域を小さい単位ブロックメモリに分割し、
その少なくとも一つの単位ブロックメモリにより構成さ
れる複合ブロックで一括消去及び書込み領域を指定する
ことが出来、少量のプログラム，データを書き換えたい
場合にはプログラムの内容，データの種類によって最小
限必要な部分のメモリ領域のみ消去すれば足り、広いメ
モリ領域を書き換える煩わしさが解消されるという効果
がある。
シュメモリ領域を小さい単位ブロックメモリに分割し、
その少なくとも一つの単位ブロックメモリにより構成さ
れる複合ブロックで一括消去及び書込み領域を指定する
ことが出来、少量のプログラム，データを書き換えたい
場合にはプログラムの内容，データの種類によって最小
限必要な部分のメモリ領域のみ消去すれば足り、広いメ
モリ領域を書き換える煩わしさが解消されるという効果
がある。
【００２５】第２の発明によれば、ブロック選択レジス
タ群を不揮発性メモリで構成することとしたから、電源
をオフしてもブロック選択レジスタの情報が残存し、ブ
ロッ選択レジスタの内容を書換えるまで複合ブロックの
データを繰り返し再現できる効果がある。
タ群を不揮発性メモリで構成することとしたから、電源
をオフしてもブロック選択レジスタの情報が残存し、ブ
ロッ選択レジスタの内容を書換えるまで複合ブロックの
データを繰り返し再現できる効果がある。
【図１】従来のフラッシュメモリ内蔵マイクロコンピュ
ータを示すブロック図である。
ータを示すブロック図である。
【図２】本発明に係る不揮発性半導体記憶装置の構成を
示すブロック図である。
示すブロック図である。
【図３】本発明に係る不揮発性半導体記憶装置に用いる
ブロック選択レジスタと消去ブロック指定レジスタを示
す説明図である。
ブロック選択レジスタと消去ブロック指定レジスタを示
す説明図である。
【図４】本発明に係る不揮発性半導体記憶装置に用いる
一括消去，書込み切り換え用スイッチの動作信号を発生
する論理回路の回路図である。
一括消去，書込み切り換え用スイッチの動作信号を発生
する論理回路の回路図である。
１ フラッシュメモリ領域 ２ ブロック選択レジスタ群 10a 〜10h ＮＡＮＤ回路 11 ＮＡＮＤ回路 12a 〜12h ＮＡＮＤ回路 13 ＮＡＮＤ回路 ＵＢ0 〜ＵＢ7 ＵＢj （ｊ＝０〜７） 単位ブロックメ
モリ ＢＬ0 〜ＢＬ7 ＢＬj （ｊ＝０〜７） ブロック選択レ
ジスタ ＥＢ 消去ブロック指定レジスタ
モリ ＢＬ0 〜ＢＬ7 ＢＬj （ｊ＝０〜７） ブロック選択レ
ジスタ ＥＢ 消去ブロック指定レジスタ
【手続補正書】
【提出日】平成５年４月１２日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正内容】
【００１７】図４はブロック選択レジスタＢＬi と、消
去ブロック指定レジスタＥＢとからの信号によりスイッ
チＳＷ0 ，ＳＷ1 に対する動作信号を発生する論理回路
の回路図である。図４(a) においてＮＡＮＤ回路10a 〜
10h はブロック選択レジスタＢＬ0 〜ＢＬ7 の各ビット
０即ちＢＬ00〜ＢＬ70の信号と消去ブロック指定レジス
タＥＢの各ビットＥＢ0 〜ＥＢ7 の信号とを夫々入力と
し、その各出力端はＮＡＮＤ回路11の入力端に接続さ
れ、ＮＡＮＤ回路11の出力端はスイッチＳＷ0 に接続さ
れている。
去ブロック指定レジスタＥＢとからの信号によりスイッ
チＳＷ0 ，ＳＷ1 に対する動作信号を発生する論理回路
の回路図である。図４(a) においてＮＡＮＤ回路10a 〜
10h はブロック選択レジスタＢＬ0 〜ＢＬ7 の各ビット
０即ちＢＬ00〜ＢＬ70の信号と消去ブロック指定レジス
タＥＢの各ビットＥＢ0 〜ＥＢ7 の信号とを夫々入力と
し、その各出力端はＮＡＮＤ回路11の入力端に接続さ
れ、ＮＡＮＤ回路11の出力端はスイッチＳＷ0 に接続さ
れている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】また図４(b) においてＮＡＮＤ回路12a 〜
12h はブロック選択レジスタＢＬ0〜ＢＬ7 の各ビット
１即ちＢＬ01〜ＢＬ71の信号と、消去ブロック指定レジ
スタＥＢの各ビットＥＢ0 〜ＥＢ7 の信号とを夫々入力
とし、またその各出力端はＮＡＮＤ回路13の入力端に接
続され、ＮＡＮＤ回路13の出力端はスイッチＳＷ1 に接
続されている。他のスイッチＳＷ2 〜ＳＷ7 に対する動
作信号を発生する論理回路の構成も上記した回路の構成
と実質的に同じである。スイッチＳＷj に対する動作信
号が「Ｈ」レベルの時、夫々スイッチＳＷj のソース線
がＶPPに接続され、対応する単位ブロックメモリＵＢj
内のメモリセルにおいて電子がフローティングゲートか
らソースに引き抜かれて、単位ブロックメモリＵＢj が
消去される。
12h はブロック選択レジスタＢＬ0〜ＢＬ7 の各ビット
１即ちＢＬ01〜ＢＬ71の信号と、消去ブロック指定レジ
スタＥＢの各ビットＥＢ0 〜ＥＢ7 の信号とを夫々入力
とし、またその各出力端はＮＡＮＤ回路13の入力端に接
続され、ＮＡＮＤ回路13の出力端はスイッチＳＷ1 に接
続されている。他のスイッチＳＷ2 〜ＳＷ7 に対する動
作信号を発生する論理回路の構成も上記した回路の構成
と実質的に同じである。スイッチＳＷj に対する動作信
号が「Ｈ」レベルの時、夫々スイッチＳＷj のソース線
がＶPPに接続され、対応する単位ブロックメモリＵＢj
内のメモリセルにおいて電子がフローティングゲートか
らソースに引き抜かれて、単位ブロックメモリＵＢj が
消去される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】実施例１，２においては単位ブロックメモ
リ８個に限定して複合ブロックの構成要素を選択した
が、更に選択可能な単位ブロックメモリを増やすことが
でき、複合ブロックの数も同様に８個以上の設定が可能
である。また、実施例１，２においてフラッシュメモリ
の一括消去エリアを指定し、スイッチＳＷj によりソー
ス線をＶPPに接続した場合に限定して説明したが、ソー
ス線は一括消去時以外はＶSSに接続されており、この場
合は書込み及び読出しが可能となる。
リ８個に限定して複合ブロックの構成要素を選択した
が、更に選択可能な単位ブロックメモリを増やすことが
でき、複合ブロックの数も同様に８個以上の設定が可能
である。また、実施例１，２においてフラッシュメモリ
の一括消去エリアを指定し、スイッチＳＷj によりソー
ス線をＶPPに接続した場合に限定して説明したが、ソー
ス線は一括消去時以外はＶSSに接続されており、この場
合は書込み及び読出しが可能となる。
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正内容】
【図１】
Claims (2)
- 【請求項１】 電気的一括消去及び書込み可能な不揮発
性メモリで構成される複数分割された単位ブロックメモ
リと、各単位ブロックメモリ毎に設けた切り換え可能な
スイッチと、少なくとも一つの単位ブロックメモリを有
する複合ブロックを選定するブロック選択レジスタと、
消去対象となる複合ブロックを指定する消去ブロック指
定レジスタとを備えることを特徴とする不揮発性半導体
記憶装置。 - 【請求項２】 電気的一括消去及び書込み可能な不揮発
性メモリで構成される複数分割された単位ブロックメモ
リと、各単位ブロックメモリ毎に設けた切り換え可能な
スイッチと、不揮発性メモリで構成され少なくとも一つ
の単位ブロックメモリを有する、複合ブロックを選定す
るブロック選択レジスタと、不揮発性メモリで構成さ
れ、消去対象となる複合ブロックを指定する消去ブロッ
ク指定レジスタとを備えることを特徴とする不揮発性半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30225492A JPH06150678A (ja) | 1992-11-12 | 1992-11-12 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30225492A JPH06150678A (ja) | 1992-11-12 | 1992-11-12 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150678A true JPH06150678A (ja) | 1994-05-31 |
Family
ID=17906806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30225492A Pending JPH06150678A (ja) | 1992-11-12 | 1992-11-12 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150678A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006309943A (ja) * | 2006-08-21 | 2006-11-09 | Ricoh Co Ltd | 複合化フラッシュメモリ装置 |
| JP2007157331A (ja) * | 2007-03-16 | 2007-06-21 | Ricoh Co Ltd | 複合化フラッシュメモリ及びそれを搭載した携帯用機器 |
-
1992
- 1992-11-12 JP JP30225492A patent/JPH06150678A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006309943A (ja) * | 2006-08-21 | 2006-11-09 | Ricoh Co Ltd | 複合化フラッシュメモリ装置 |
| JP2007157331A (ja) * | 2007-03-16 | 2007-06-21 | Ricoh Co Ltd | 複合化フラッシュメモリ及びそれを搭載した携帯用機器 |
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