JPH04148446A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶装置の内部制御に関する。

〔従来の技術〕

従来、メモリの初期化、試験及び縮退を実行する装置で
は、プロセッサからメモリの初期化及び試験を行い、エ
ラーを検出するとプロセッサ側でアドレスの縮退を行う
が、または、プロセッサから記憶装置内のアドレス変換
手段に対して縮退を設定していた。

口発明が解決しようとする課題〕 従来の記憶装置は、自分自身でメモリの初期化、試験及
び縮退を実行する機能を持たないため、メモリの初期化
　試験及び縮退を実行するのにプロセッサ側の負担が増
加するという欠点がある。

〔課題を解決するための手段〕

本発明の記憶装置は、メモリ初期化またはメモリ試験の
ためのリクエスト／コマンド７アドレス、ライトデータ
をそれぞれ発生／生成するためのリクエスト発生手段、
アドレス生成手段、データ生成手段と、パワーオンリセ
ット又はテスト信号にヨリリクエスト／コマンド、アド
レス、ライトデータの各入力をそれぞれプロセッサから
前記各発生／生成手段へ切換えるリクエスト切換手段と
、メモリ初期化の終了をプロセッサに通知する終了報告
手段とを有する。

更に、メモリ試験において書込みデータと読出しデータ
の比較を実行するためのシフトレジスタ及び比較手段と
、テスト結果を診断しエラー発生時にはエラー報告を行
う診断手段とを有する。

更に、メモリ試験時のエラー検圧アドレスを診断部へ入
力するシフトレジスタと、エラー検呂アドレスを入力し
た診断手段により縮退を設定されアドレス変換を行うア
ドレス変換手段とを有している。

〔実態例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック図である。

メモリ初期化の起動信号としてパワーオンリセット等の
信号が入力端子４からリクエスト制御部１４に入力する
と、リクエスト制御部１４は制御信号を出力してアドレ
ス変換部１８．ライトデータ制御部１９．主制御部２ｏ
のそれぞれの入力であるアドレス、ライトテータ、リク
エスト／コマンドをプロセッサから入力端子１〜３への
入力からそれぞれアドレス生成部１１．データ生成部１
２．リクエスト発生部］３の出力へセレクタ１５〜１７
によって切換える。

またリクエスト制御部１４は、アドレス生成部１１、デ
ータ生成部１２．！Ｊクエスト発生部１３ニ対してメモ
リ初期化のためのアドレス、ライトテータ、リクエスト
／フマンドの発生／生成を指示する。

アドレス変換部１８は、縮退の設定がない限り入力アト
レスをアドレス変換せずにアドレス制御部２１へ出力す
る。メモリ初期化のリクエスト／コマソトを入力した主
制御部２０は、アドレス制御部２１．ライトデータ制御
部１９に対して制御信号を出力しアドレス生成部１１．
テータ生成部１２てそれぞれ出力したアドレス、ライト
データをランチして記憶部２２へ出力させる。また、主
制御部２０は記憶部２２に対してライトイネーブルなと
のタイミンク信号を出力しメモリ初期化を実行する。

リクエスト発生部１３からは記憶部２２の全アドレスを
初期化するまでメモリ初期化の指示が出力され、アドレ
スはアドレス生成部１１においてインクリメントされた
アドレスを発生し全アドレスに対して初期化を行う。全
アドレスの初期化を終了するとリクエスト制御部１４は
、終了報告を出力端子６からプロセッサに対して出力し
、また、セレクタ１５〜１７の出力を入力端子１〜３か
らの入力に切換え、プロセッサからのアクセスを可能に
する。

リクエスト制御部１４が入力端子５からテスト信号を入
力するとアドレス生成部１１．データ生成部１２．リク
エスト発生部１３に対してメモリ試験のためのアドレス
、ライトテータ、リクエスト／コマンドの発生を指示し
、また、セレクタ１５〜１７を制御してアドレス変換部
１８．ライトデータ制御部１９．主制御部２０の入力を
プロセッサから入力端子１〜３への入力からそれぞれア
ドレス生成部１１．データ生成部１２．リクエスト発生
部１３の出力に切換える。

アドレス変換部１８は、縮退の設定が行われない限り入
力アドレスを変換せずにアドレス制御部２１へ出力する
。主制御部２０は、メモリ試験のための書込み及び読出
しコマンドを入力するとアドレス制御部２１．ライトデ
ータ制御部１９に対して制御信号を出力しアドレス生成
部１１．テタ生成部１２でそれぞれ出力したアドレス、
ライトデータをラッチして記憶部２２へ出力させる。

また、主制御部２０は、記憶部２２に対してライトイネ
ーブルなどのタイミンク信号を出力し、読出し動作の場
合リードデータ制御部２５へ制御信号を出力して記憶部
２２から出力したり−Ｆテテーのラッチ及びエラーチエ
、ツクを実行させ、リードデータをデータ比較部２６へ
出力させる。

メモリ試験の書込み時のライトデータをリードデータと
比較するためライトデータ制御部１９の出力をシフトレ
ジスタ２４に入力し、読出し実行時ソフトレジスタ２４
からデータ比較部２６へ入力する。

記憶部２２及びシフトレジスタ２４からそれぞれリート
テータ、ライトデータを入力したデータ比較部２６はデ
ータの比較を行い結果を診断部２７へ圧力する。診断部
２７は、リクエスト制御部１４からメモリ試験の指示を
入力するとリードデータ制御部２５のエラーチェック結
果及びデータ比較部２６の比較結果を取込んで少なくと
も一方かエラーしている場合プロセッサに対してエラー
報告を出力端子８から出力する。

今、少なくとも一方の結果にエラーが有った場合、エラ
ーの発生したアドレスを診断部２７へ入力するためアド
レス制御部２１の出力をシフトレジスタ２３へ入力して
おく。診断部２７は、ソフトレジスタ２３からエラーの
発生したアドレスを入力すると、そのアドレスを含む一
定の範囲をメモリ空間から除外し、残りのメモリ空間を
再構成する縮退設定のためのアドレス変換データを作成
する。

メモリ試験終了後診断部２７から前記アドレス変換デー
タをアドレス変換部１８に設定することにより縮退前の
最大アドレスに比べて除外した範囲の大きさたけ小さく
なったメモリ空間が再構成される。

第２図はアドレス空間の縮退例を示す図である。

縮退前アドレス空間１００において、メモリ試験を実行
時にエリアＡ（アドレスＯＯＨ〜７ＦＨ）内でエラーを
検出した場合エリアＡをアドレス空間から除き最大アド
レスがエリアＡの大きさだけ縮小したアドレス００８か
ら初まるアドレス空間を構成するため、物理アドレス８
０Ｈ”ＦＦやのエリアＢを縮退後のアドレス空間２００
のアドレス００８〜７ＦＨのエリアＡＩに対応させる様
にする。

即ち、診断部２７から、アドレス変換部１８ヘテータ“
１”′を設定し、アドレス変換部１８で入力アトレスの
最上位ビットと前記設定データ”１′′との排他的論理
和をとることによりエリアＢをエリアＡ＋に変換する。

第２図はアドレス空間縮退の一実施例を示すものてあり
各エリアの大きさをさらに小さくし多数に分割していく
ことにより縮退前後の最大アドレスの差を小さくおさえ
ることができる。但し、多数に分割した場合アドレス変
換部１８での変換論理は複雑になる。

診断部２７は、縮退をアドレス変換部１８に設定した場
合、プロセッサに対して縮退の設定状況を圧力端子８か
ら報告する。

口発明の効果〕 以上説明したように本発明は、記憶装置自身でメモリの
初期化、試験及び縮退を実行することにより、プロセッ
サ側の負担を軽減し、電源投入時等の立上げ時間や試験
時間を短縮できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
縮退前後のアドレス空間の一例を示す図である。 １〜８・・・・・・入出力端子、１１・・・・・・アド
レス生成部、１２・・・・・・テータ生成部、１３・・
・・リクエスト発生部、１４・・・・−リクエスト制御
部、１５〜１７・・・セレクタ、１８・・・・・アドレ
ス変換部、１９・・・・・・ライトテータ制御部、２０
・・・・・・主制御部、２１・・・・アドレス制御部、
２２・・・・・記憶部、２３〜２４・・・・・・シフト
レジスタ、２５・・・・リクエスト制御部、２６・・・
・・テータ比較部、２７・・・・診断部、１００・・・
・縮退前アドレス空間、２００・・・・・縮退後アドレ
ス空間。 代理人　弁理士　　内　原　　　晋 ？ り

Claims (1)

1. 【特許請求の範囲】 １、プロセッサからのアドレスを受け取り、アドレスの
   保持及びマルチプレクス等を行うアドレス制御部と、プ
   ロセッサからの書込みデータを受け取りパリテイまたは
   チェックビット等を生成するライトデータ制御部と、プ
   ロセッサからのリクエスト、コマンドにより記憶装置内
   の各種制御を行う主制御部と、データを記憶する記憶部
   と、記憶部から読出したデータを受け取りエラーチェッ
   ク、訂正等を行うリードデータ制御部と、プロセッサと
   のアドレス、データ、コマンド等の入出力を行う入出力
   端子を有する記憶装置において、プロセッサから送られ
   るリクエストと記憶装置内部で発生させるリクエストを
   切換えて記憶装置内の前記各種制御部へ入力させるリク
   エスト切換手段と、内部リクエスト及びコマンドを発生
   させるリクエスト発生手段と、内部リクエストで使用す
   るアドレス及び書込みデータを生成するアドレス生成手
   段及びライトデータ生成手段と、内部リクエストを終了
   しプロセッサからのリクエストを受付ける状態になった
   ことを通知する終了報告手段とを含むことを特徴とする
   記憶装置。 ２、前記リクエスト切換手段において、テスト信号を入
   力した場合リクエスト／コマンド、アドレス、ライトデ
   ータの入力を前記各／生成発生手段に切換えてメモリ試
   験を実行し書込んだデータと読出したデータを比較する
   ためのシフトレジスタ及び比較手段と、前記リードデー
   タ制御部及び前記データ比較手段からそれぞれエラー検
   出及びデータ比較結果を受け取りテスト時のエラーであ
   ると判断するとプロセッサに対してエラー報告を行う診
   断手段とを含む請求項１記載の記憶装置。 ３、前記診断手段に対してテスト時のエラーと判断した
   場合のエラーしたアドレスを与えるシフトレジスタと、
   入力したエラーアドレスをもとにそのアドレスの含まれ
   る記憶部内の特定の部分を使用不可として残りの部分を
   連続アドレスとしてアクセス可能にする記憶部の縮退を
   行うアドレス変換手段と、前記診断部から縮退状況をプ
   ロセッサに通知する手段とを含む請求項１記載の記憶装
   置。