JP2002032997A - 半導体メモリ試験方法・半導体メモリ試験装置 - Google Patents
半導体メモリ試験方法・半導体メモリ試験装置Info
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Abstract
(57)【要約】
【課題】フェイルの発生毎にそのフェイルが発生したブ
ロックを一括して消去し、そのブロックでフェイルが発
生しなくなるまで書き込み試験を繰り返して実行するフ
ラッシュメモリの試験を高速化する。 【解決手段】フェイル発生回数を計数し、フェイル発生
回数が不良救済可能なセル数を越えた時点でその被試験
半導体メモリを不良と判定し、試験を中止する半導体メ
モリ試験方法を提案する。
ロックを一括して消去し、そのブロックでフェイルが発
生しなくなるまで書き込み試験を繰り返して実行するフ
ラッシュメモリの試験を高速化する。 【解決手段】フェイル発生回数を計数し、フェイル発生
回数が不良救済可能なセル数を越えた時点でその被試験
半導体メモリを不良と判定し、試験を中止する半導体メ
モリ試験方法を提案する。
Description
【０００１】
【発明の属する技術分野】この発明は被試験半導体メモ
リ、特にフラッシュメモリと呼ばれている被試験半導体
メモリを試験する被試験半導体メモリ試験方法及びこの
試験方法を適用して動作する半導体メモリ試験装置に関
する。
リ、特にフラッシュメモリと呼ばれている被試験半導体
メモリを試験する被試験半導体メモリ試験方法及びこの
試験方法を適用して動作する半導体メモリ試験装置に関
する。
【０００２】
【従来の技術】図３に一般的なメモリ試験装置のブロッ
ク図を示す。一般的なメモリ試験装置はパターン発生器
１１、ピンデータセレクタ１２、フォーマッタ１３、ド
ライバ１４、デバイス電源１５、論理比較器１６等によ
って構成される。パターン発生器１１からアドレス信号
と試験パターンデータ及び、制御信号を発生させる。こ
れらの信号はフォーマッタ１３で被試験半導体メモリＤ
ＵＴに与える波形に整形され、試験パターンデータは試
験パターン信号に整形されてドライバ１４を介して被試
験半導体メモリＤＵＴに印加され、アドレス信号で指定
されるアドレスに記憶される。
ク図を示す。一般的なメモリ試験装置はパターン発生器
１１、ピンデータセレクタ１２、フォーマッタ１３、ド
ライバ１４、デバイス電源１５、論理比較器１６等によ
って構成される。パターン発生器１１からアドレス信号
と試験パターンデータ及び、制御信号を発生させる。こ
れらの信号はフォーマッタ１３で被試験半導体メモリＤ
ＵＴに与える波形に整形され、試験パターンデータは試
験パターン信号に整形されてドライバ１４を介して被試
験半導体メモリＤＵＴに印加され、アドレス信号で指定
されるアドレスに記憶される。
【０００３】被試験半導体メモリＤＵＴから読み出され
たデータは論理比較器１６でピンデータセレクタ１２か
ら出力される期待値データと比較され、不一致があれば
パターン発生器１１に対してフェイル信号を出力する。
パターン発生器１１はこのフェイル信号を受け取ると、
一般にはパターンの発生を停止させるが、場合によって
はフェイル信号を無視し、パターン発生を最後（テスト
プログラムの全期間）まで実行させる場合もある。
たデータは論理比較器１６でピンデータセレクタ１２か
ら出力される期待値データと比較され、不一致があれば
パターン発生器１１に対してフェイル信号を出力する。
パターン発生器１１はこのフェイル信号を受け取ると、
一般にはパターンの発生を停止させるが、場合によって
はフェイル信号を無視し、パターン発生を最後（テスト
プログラムの全期間）まで実行させる場合もある。
【０００４】デバイス電源１５は被試験半導体メモリＤ
ＵＴで必要な電源の供給を行う。図４は従来のパターン
発生器１１の内部構成を示す。パターン発生器１１はシ
ーケンス制御部１１Ａと、アドレス発生部１１Ｂと、デ
ータ発生部１１Ｃと、制御信号発生部１１Ｄとによって
構成される。シーケンス制御部１１Ａはパターン発生シ
ーケンスを制御する部分で試験パターンのループ、ジャ
ンプ、ストップ等を制御する。
ＵＴで必要な電源の供給を行う。図４は従来のパターン
発生器１１の内部構成を示す。パターン発生器１１はシ
ーケンス制御部１１Ａと、アドレス発生部１１Ｂと、デ
ータ発生部１１Ｃと、制御信号発生部１１Ｄとによって
構成される。シーケンス制御部１１Ａはパターン発生シ
ーケンスを制御する部分で試験パターンのループ、ジャ
ンプ、ストップ等を制御する。
【０００５】アドレス発生部１１Ｂは被試験半導体メモ
リＤＵＴに与えるアドレス信号の発生を行う。データ発
生部１１Ｃは被試験半導体メモリＤＵＴに書き込む試験
パターン信号となる試験パターンデータ及び期待値デー
タの発生を行う。制御信号発生部１１Ｄは被試験半導体
メモリＤＵＴに与える例えば書き込み、読み出し、チッ
プセレクト信号等の各種の制御信号を発生する。シーケ
ンス制御部１１Ａに入力されるフェイル信号は、論理比
較器１６から入力されるもので被試験半導体メモリＤＵ
Ｔの読出データと期待値との比較で不一致が発生した場
合に「１」論理のフェイル信号を出力する。このフェイ
ル信号により一般的にはパターン発生器１１は強制的に
停止状態に制御される。但し、複数の被試験半導体メモ
リＤＵＴを試験する場合には１個の被試験半導体メモリ
ＤＵＴがフェイル信号を発生してもフェイル信号を無視
させ、他の正常な被試験半導体メモリＤＵＴの試験を続
ける。この場合はパターン発生器１１はプログラムされ
たシーケンスを全て実行した後で停止する。
リＤＵＴに与えるアドレス信号の発生を行う。データ発
生部１１Ｃは被試験半導体メモリＤＵＴに書き込む試験
パターン信号となる試験パターンデータ及び期待値デー
タの発生を行う。制御信号発生部１１Ｄは被試験半導体
メモリＤＵＴに与える例えば書き込み、読み出し、チッ
プセレクト信号等の各種の制御信号を発生する。シーケ
ンス制御部１１Ａに入力されるフェイル信号は、論理比
較器１６から入力されるもので被試験半導体メモリＤＵ
Ｔの読出データと期待値との比較で不一致が発生した場
合に「１」論理のフェイル信号を出力する。このフェイ
ル信号により一般的にはパターン発生器１１は強制的に
停止状態に制御される。但し、複数の被試験半導体メモ
リＤＵＴを試験する場合には１個の被試験半導体メモリ
ＤＵＴがフェイル信号を発生してもフェイル信号を無視
させ、他の正常な被試験半導体メモリＤＵＴの試験を続
ける。この場合はパターン発生器１１はプログラムされ
たシーケンスを全て実行した後で停止する。
【０００６】
【発明が解決しようとする課題】上述したように、従来
の被試験半導体メモリ試験装置ではフェイル信号が１回
でも発生すると強制的に停止してしまうか、或いはフェ
イル信号が発生しても強制的にテストプログラムを最後
まで実行するか、いずれかのモードでしか動作しない。
ところでフラッシュメモリに限らず被試験半導体メモリ
では一般に図５に示すように領域Ａに不良セルＦＬが存
在した場合は、この不良セルＦＬを領域Ｂ又はＣに形成
した予備のメモリセルで救済する処置が施され、この救
済処置によって良品として取り扱われることになる。こ
のために不良セルが１個だけ発生したことを検出した時
点で試験を終了することはできない。従って、不良救済
手段を装備している被試験半導体メモリを試験する場合
は従来の被試験半導体メモリ試験装置ではテストプログ
ラムを最後まで実行することを余儀なくされている。
の被試験半導体メモリ試験装置ではフェイル信号が１回
でも発生すると強制的に停止してしまうか、或いはフェ
イル信号が発生しても強制的にテストプログラムを最後
まで実行するか、いずれかのモードでしか動作しない。
ところでフラッシュメモリに限らず被試験半導体メモリ
では一般に図５に示すように領域Ａに不良セルＦＬが存
在した場合は、この不良セルＦＬを領域Ｂ又はＣに形成
した予備のメモリセルで救済する処置が施され、この救
済処置によって良品として取り扱われることになる。こ
のために不良セルが１個だけ発生したことを検出した時
点で試験を終了することはできない。従って、不良救済
手段を装備している被試験半導体メモリを試験する場合
は従来の被試験半導体メモリ試験装置ではテストプログ
ラムを最後まで実行することを余儀なくされている。
【０００７】然るに、フラッシュメモリは書込動作が遅
いため、テストプログラムを最後まで実行すると試験の
終了までの時間が長くかかる欠点がある。つまり、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）の書き込みサイクルが１０〜１００ｎｓで
あるのに対して、フラッシュ型ＥＥＰＲＯＭの書き込み
サイクルは１０〜１０００μｓ程度あり、ＳＲＡＭの約
１０００倍程度の時間を必要とする。
いため、テストプログラムを最後まで実行すると試験の
終了までの時間が長くかかる欠点がある。つまり、ＳＲ
ＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）の書き込みサイクルが１０〜１００ｎｓで
あるのに対して、フラッシュ型ＥＥＰＲＯＭの書き込み
サイクルは１０〜１０００μｓ程度あり、ＳＲＡＭの約
１０００倍程度の時間を必要とする。
【０００８】更に、フラッシュメモリでは不良セルが検
出されるごとに、その不良セルを含むメモリブロックの
全てのメモリセルに対して消去動作（１論理を書き込む
動作）を実行し、再度書き込み、読み出し試験を行うこ
とを不良セルが検出されなくなるまで繰り返す。同一メ
モリブロック内において、この試験が所定の回数に達す
るとこのメモリブロックを不良ブロックと判定して次の
メモリブロックの試験に移行する。このために、不良セ
ルの数が多く存在するフラッシュメモリの試験時間は非
常に長くなる欠点がある。
出されるごとに、その不良セルを含むメモリブロックの
全てのメモリセルに対して消去動作（１論理を書き込む
動作）を実行し、再度書き込み、読み出し試験を行うこ
とを不良セルが検出されなくなるまで繰り返す。同一メ
モリブロック内において、この試験が所定の回数に達す
るとこのメモリブロックを不良ブロックと判定して次の
メモリブロックの試験に移行する。このために、不良セ
ルの数が多く存在するフラッシュメモリの試験時間は非
常に長くなる欠点がある。
【０００９】従って、同時に複数のフラッシュメモリを
試験した場合、その中の１個のフラッシュメモリに不良
セルが多数存在したとすると、その不良セルの数が多い
フラッシュメモリのために、他の正常なフラッシュメモ
リの試験時間も長くなってしまう欠点が生じる。つま
り、不良と判定されるフラッシュメモリは全体的に不良
セルが散在している場合が多く、このようなフラッシュ
メモリをすべてのメモリブロックに対して試験を行う
と、それだけでも充分時間が掛かってしまうことにな
る。
試験した場合、その中の１個のフラッシュメモリに不良
セルが多数存在したとすると、その不良セルの数が多い
フラッシュメモリのために、他の正常なフラッシュメモ
リの試験時間も長くなってしまう欠点が生じる。つま
り、不良と判定されるフラッシュメモリは全体的に不良
セルが散在している場合が多く、このようなフラッシュ
メモリをすべてのメモリブロックに対して試験を行う
と、それだけでも充分時間が掛かってしまうことにな
る。
【００１０】この発明の目的はフラッシュメモリを試験
するのに要する時間を短くすることができる半導体メモ
リ試験方法及びこの半導体メモリ試験装置を提供しよう
とするものである。
するのに要する時間を短くすることができる半導体メモ
リ試験方法及びこの半導体メモリ試験装置を提供しよう
とするものである。
【００１１】
【課題を解決するための手段】この発明の請求項１で
は、不良救済手段を装備した被試験半導体メモリを試験
する場合において、不良救済が可能な範囲を越える不良
セル数が検出された時点でその被試験半導体メモリを不
良と判定し、その被試験半導体メモリに対する試験を停
止する半導体メモリ試験方法を提案する。この発明の請
求項２では、請求項１記載の被試験半導体メモリ試験方
法において、同時に複数の被試験半導体メモリを試験す
る場合に各被試験半導体メモリ毎に不良セル数を計数
し、各被試験半導体メモリ毎に不良救済可能な不良セル
数を越えたことを検出すると、その被試験半導体メモリ
の試験を停止する半導体メモリ試験方法を提案する。
は、不良救済手段を装備した被試験半導体メモリを試験
する場合において、不良救済が可能な範囲を越える不良
セル数が検出された時点でその被試験半導体メモリを不
良と判定し、その被試験半導体メモリに対する試験を停
止する半導体メモリ試験方法を提案する。この発明の請
求項２では、請求項１記載の被試験半導体メモリ試験方
法において、同時に複数の被試験半導体メモリを試験す
る場合に各被試験半導体メモリ毎に不良セル数を計数
し、各被試験半導体メモリ毎に不良救済可能な不良セル
数を越えたことを検出すると、その被試験半導体メモリ
の試験を停止する半導体メモリ試験方法を提案する。
【００１２】この発明の請求項３では、被試験半導体メ
モリに試験パターン信号を印加して記憶させ、この記憶
した試験パターン信号を被試験半導体メモリから読み出
し、この読み出した読み出しデータと期待値とを比較
し、不一致が検出されることにより不良セルの存在を検
出する半導体メモリ試験装置において、被試験半導体メ
モリの不良セル数を計数するフェイルカウンタと、この
フェイルカウンタの計数値が、被試験半導体メモリに装
備している不良救済可能なセルの数を越えたか否かを判
定し、その判定結果によりその判定条件を満たした被試
験半導体メモリの試験を停止させるための制御信号を出
力する判定器と、を付加した構成とした半導体メモリ試
験装置を提案する。
モリに試験パターン信号を印加して記憶させ、この記憶
した試験パターン信号を被試験半導体メモリから読み出
し、この読み出した読み出しデータと期待値とを比較
し、不一致が検出されることにより不良セルの存在を検
出する半導体メモリ試験装置において、被試験半導体メ
モリの不良セル数を計数するフェイルカウンタと、この
フェイルカウンタの計数値が、被試験半導体メモリに装
備している不良救済可能なセルの数を越えたか否かを判
定し、その判定結果によりその判定条件を満たした被試
験半導体メモリの試験を停止させるための制御信号を出
力する判定器と、を付加した構成とした半導体メモリ試
験装置を提案する。
【００１３】この発明の請求項４では、請求項３記載の
被試験半導体メモリ試験装置において、フェイルカウン
タと、判定器とをそれぞれ複数設け、これら複数の判定
器の中のいずれかが判定結果として判定条件を満たした
ことを表わす判定結果を出力した時点で、その判定条件
を満たした被試験半導体メモリの試験を停止させる構造
とした半導体メモリ試験装置を提案する。
被試験半導体メモリ試験装置において、フェイルカウン
タと、判定器とをそれぞれ複数設け、これら複数の判定
器の中のいずれかが判定結果として判定条件を満たした
ことを表わす判定結果を出力した時点で、その判定条件
を満たした被試験半導体メモリの試験を停止させる構造
とした半導体メモリ試験装置を提案する。
【００１４】
【作用】この発明による半導体メモリ試験方法によれば
被試験半導体メモリが持つ不良救済能力を越える不良セ
ル数が検出された場合は、その時点で被試験半導体メモ
リを不良と判定し、その時点でその被試験半導体メモリ
に対する試験を停止するから、不良の被試験半導体メモ
リを最後まで試験しなくて済み、全体として試験に要す
る時間を短縮することができる。特に不良セルの数が多
くなるに伴って試験に要する時間が長くなる傾向にある
フラッシュメモリに適用してその効果は大である。
被試験半導体メモリが持つ不良救済能力を越える不良セ
ル数が検出された場合は、その時点で被試験半導体メモ
リを不良と判定し、その時点でその被試験半導体メモリ
に対する試験を停止するから、不良の被試験半導体メモ
リを最後まで試験しなくて済み、全体として試験に要す
る時間を短縮することができる。特に不良セルの数が多
くなるに伴って試験に要する時間が長くなる傾向にある
フラッシュメモリに適用してその効果は大である。
【００１５】また、請求項２で提案する半導体メモリ試
験方法によれば、同時に複数の被試験半導体メモリを試
験する場合に、その中の一部の被試験半導体メモリの不
良セルの数が救済可能な数を越えてしまった場合はその
時点でその被試験半導体メモリを不良と判定し、その時
点でその被試験半導体メモリの試験を停止する。従っ
て、不良セルの数が多い被試験半導体メモリのために正
常な被試験半導体メモリの試験時間が長くなってしまう
欠点を解消することができる利点が得られ、特にフラッ
シュメモリに適用してその効果は大である。
験方法によれば、同時に複数の被試験半導体メモリを試
験する場合に、その中の一部の被試験半導体メモリの不
良セルの数が救済可能な数を越えてしまった場合はその
時点でその被試験半導体メモリを不良と判定し、その時
点でその被試験半導体メモリの試験を停止する。従っ
て、不良セルの数が多い被試験半導体メモリのために正
常な被試験半導体メモリの試験時間が長くなってしまう
欠点を解消することができる利点が得られ、特にフラッ
シュメモリに適用してその効果は大である。
【００１６】
【発明の実施の形態】図１にこの発明による半導体メモ
リ試験方法を実現することができる半導体メモリ試験装
置の一実施例を示す。図４と対応する部分には同一符号
を付して示す。この実施例では１個の半導体メモリを試
験する半導体メモリ試験装置にこの発明を適用した場合
を示す。このため、この場合にはパターン発生器１１の
フェイル信号の入力側にフェイルコントローラ１７を設
ける。このフェイルコントローラ１７はフェイル信号の
発生回数を計数するフェイルカウンタ１７Ａと、フェイ
ルカウンタ１７Ａの計数値が設定値より大きくなったか
否かを比較判定する判定器１７Ｂと、この判定器１７Ｂ
に設定値を与える設定器１７Ｃと、判定器１７Ｂの判定
結果をパターン発生器１１に入力するか、或いはフェイ
ル信号をそのままパターン発生器１１に入力するかを選
択するセレクタ１７Ｄとによって構成することができ
る。セレクタ１７Ｄはコントロール信号ＣＯＮによって
入力端子Ａに入力されるフェイル信号か、入力端子Ｂに
入力される判定器１７Ｄの判定結果の何れか一方をパタ
ーン発生器１１に入力する。
リ試験方法を実現することができる半導体メモリ試験装
置の一実施例を示す。図４と対応する部分には同一符号
を付して示す。この実施例では１個の半導体メモリを試
験する半導体メモリ試験装置にこの発明を適用した場合
を示す。このため、この場合にはパターン発生器１１の
フェイル信号の入力側にフェイルコントローラ１７を設
ける。このフェイルコントローラ１７はフェイル信号の
発生回数を計数するフェイルカウンタ１７Ａと、フェイ
ルカウンタ１７Ａの計数値が設定値より大きくなったか
否かを比較判定する判定器１７Ｂと、この判定器１７Ｂ
に設定値を与える設定器１７Ｃと、判定器１７Ｂの判定
結果をパターン発生器１１に入力するか、或いはフェイ
ル信号をそのままパターン発生器１１に入力するかを選
択するセレクタ１７Ｄとによって構成することができ
る。セレクタ１７Ｄはコントロール信号ＣＯＮによって
入力端子Ａに入力されるフェイル信号か、入力端子Ｂに
入力される判定器１７Ｄの判定結果の何れか一方をパタ
ーン発生器１１に入力する。
【００１７】設定器１７Ｃには、その試験しようとして
いるメモリに装備している不良救済手段の救済が可能な
メモリセルの数と同等の数値を設定する。判定器１７Ｂ
はフェイルカウンタ１７Ａの計数値が設定器１７Ｃに設
定した数値を越えると、例えば「１」論理の検出信号を
出力し、この検出信号をセレクタ１７Ｄを通じてパター
ン発生器１１に入力する。従って、セレクタ１７Ｄが入
力端子Ｂを選択している状態では試験中の被試験半導体
メモリで検出された不良メモリセルの数が救済可能な数
値を越えるとパターン発生器１１に「１」論理の検出信
号が入力され、これにより試験パターンの発生が停止さ
れ、次の被試験半導体メモリの試験に移行する。従っ
て、不良メモリセルの数が救済可能な数より多く存在す
る被試験半導体メモリに関しては試験の途中でも試験を
中止してしまうから、不良メモリセル数が多いメモリを
長時間掛かって試験するような事態が無くなり、全体と
して試験時間を短くすることができる。
いるメモリに装備している不良救済手段の救済が可能な
メモリセルの数と同等の数値を設定する。判定器１７Ｂ
はフェイルカウンタ１７Ａの計数値が設定器１７Ｃに設
定した数値を越えると、例えば「１」論理の検出信号を
出力し、この検出信号をセレクタ１７Ｄを通じてパター
ン発生器１１に入力する。従って、セレクタ１７Ｄが入
力端子Ｂを選択している状態では試験中の被試験半導体
メモリで検出された不良メモリセルの数が救済可能な数
値を越えるとパターン発生器１１に「１」論理の検出信
号が入力され、これにより試験パターンの発生が停止さ
れ、次の被試験半導体メモリの試験に移行する。従っ
て、不良メモリセルの数が救済可能な数より多く存在す
る被試験半導体メモリに関しては試験の途中でも試験を
中止してしまうから、不良メモリセル数が多いメモリを
長時間掛かって試験するような事態が無くなり、全体と
して試験時間を短くすることができる。
【００１８】図２は同時に複数のメモリを試験する場合
の半導体メモリ試験装置の実施例を示す。この場合には
論理比較器１６は同時に試験するメモリの数と同数が設
けられる。図の例では１６Ａ〜１６ＮのＮ個の論理比較
器を設けた場合を示す。これらの各論理比較器１６Ａ〜
１６Ｎから出力されるフェイル信号はセレクタ１７Ｄの
入力端子Ａに入力されると共に、複数のフェイルカウン
タ１７Ａ−１〜１７Ａ−Ｎにも入力する。
の半導体メモリ試験装置の実施例を示す。この場合には
論理比較器１６は同時に試験するメモリの数と同数が設
けられる。図の例では１６Ａ〜１６ＮのＮ個の論理比較
器を設けた場合を示す。これらの各論理比較器１６Ａ〜
１６Ｎから出力されるフェイル信号はセレクタ１７Ｄの
入力端子Ａに入力されると共に、複数のフェイルカウン
タ１７Ａ−１〜１７Ａ−Ｎにも入力する。
【００１９】フェイルカウンタ１７Ａ−１〜１７Ａ−Ｎ
の各計数出力を判定器１７Ｂ−１〜１７Ｂ−Ｎに入力
し、各判定器１７Ｂ−１〜１７Ｂ−Ｎで設定器１７Ｃ−
１〜１７Ｃ−Ｎに設定した数値と比較する。判定器１７
Ｂ−１〜１７Ｂ−Ｎの何れかでフェイルカウンタ１７Ａ
−１〜１７Ａ−Ｎの各計数値が設定値を越えたことを検
出すると、その判定結果を一致検出器１８を通じてパタ
ーン発生器１１に入力すると共に、この例では各設定器
１７Ｃ−１〜１７Ｃ−Ｎの判定結果をそれぞれ論理比較
器１６Ａ〜１６Ｎに入力する。
の各計数出力を判定器１７Ｂ−１〜１７Ｂ−Ｎに入力
し、各判定器１７Ｂ−１〜１７Ｂ−Ｎで設定器１７Ｃ−
１〜１７Ｃ−Ｎに設定した数値と比較する。判定器１７
Ｂ−１〜１７Ｂ−Ｎの何れかでフェイルカウンタ１７Ａ
−１〜１７Ａ−Ｎの各計数値が設定値を越えたことを検
出すると、その判定結果を一致検出器１８を通じてパタ
ーン発生器１１に入力すると共に、この例では各設定器
１７Ｃ−１〜１７Ｃ−Ｎの判定結果をそれぞれ論理比較
器１６Ａ〜１６Ｎに入力する。
【００２０】論理比較器１６Ａ〜１６Ｎでは判定器１７
Ｂ−１〜１７Ｂ−Ｎの何れかが、「１」論理の判定結果
を出力すると、その「１」論理が入力された論理比較器
はその時点から論理比較動作を停止し、フェイル信号の
発生を禁止する。この結果、フラッシュメモリの試験で
は不良セル数が救済可能なセル数に達してしまったメモ
リに対しては論理比較動作を停止し、フェイル信号の発
生を禁止するから、爾後はその不良と判定されたメモリ
から不良セルが検出されることはなく、試験は正常なメ
モリの不良セルの発生頻度に従って進められ、試験速度
を速めることができる。
Ｂ−１〜１７Ｂ−Ｎの何れかが、「１」論理の判定結果
を出力すると、その「１」論理が入力された論理比較器
はその時点から論理比較動作を停止し、フェイル信号の
発生を禁止する。この結果、フラッシュメモリの試験で
は不良セル数が救済可能なセル数に達してしまったメモ
リに対しては論理比較動作を停止し、フェイル信号の発
生を禁止するから、爾後はその不良と判定されたメモリ
から不良セルが検出されることはなく、試験は正常なメ
モリの不良セルの発生頻度に従って進められ、試験速度
を速めることができる。
【００２１】尚、判定器１７Ｂ−１〜１７Ｂ−Ｎの全て
の判定結果が「１」論理に反転した場合には一致検出器
１８は全一致を検出し、パターン発生器１１に「１」論
理のフェイル信号を入力する。従って、その状態でパタ
ーン発生器１１は試験パターンデータの発生を停止し、
試験中の全ての被試験メモリを不良と判定する。また、
図２では判定器１７Ｂ−１〜１７Ｂ−Ｎの各判定結果を
論理比較器１６Ａ〜１６Ｎに入力し、不良セル数が判定
条件に達した場合はその判定条件を満たした被試験メモ
リＤＵＴの論理比較動作を停止させる構成とした例を説
明したが、他の方法としては各判定器１７Ｂ−１〜１７
Ｂ−Ｎの判定結果を図３に示したフォーマッタ１３に入
力し、フォーマッタ１３で判定条件を満たした被試験半
導体メモリＤＵＴに対して書き込みを禁止するように構
成しても上述と同様の作用効果を得ることができる。
の判定結果が「１」論理に反転した場合には一致検出器
１８は全一致を検出し、パターン発生器１１に「１」論
理のフェイル信号を入力する。従って、その状態でパタ
ーン発生器１１は試験パターンデータの発生を停止し、
試験中の全ての被試験メモリを不良と判定する。また、
図２では判定器１７Ｂ−１〜１７Ｂ−Ｎの各判定結果を
論理比較器１６Ａ〜１６Ｎに入力し、不良セル数が判定
条件に達した場合はその判定条件を満たした被試験メモ
リＤＵＴの論理比較動作を停止させる構成とした例を説
明したが、他の方法としては各判定器１７Ｂ−１〜１７
Ｂ−Ｎの判定結果を図３に示したフォーマッタ１３に入
力し、フォーマッタ１３で判定条件を満たした被試験半
導体メモリＤＵＴに対して書き込みを禁止するように構
成しても上述と同様の作用効果を得ることができる。
【００２２】
【発明の効果】上述したように、この発明によれば１個
のメモリを試験する場合には、被試験半導体メモリの不
良セル数が救済可能な数を越えた時点で試験を中止し、
次のメモリの試験に移行するから、不良のメモリに対し
ていつまでも試験を続けることはなく、試験の効率を向
上することができる。また、同時に複数のメモリを試験
する場合でも、試験中の複数のメモリの中で不良セルの
数が救済可能な数を超えるメモリが発生した場合は、そ
のメモリに対する試験を中止し、他のメモリの試験を継
続するから、不良セルの数が多いメモリのために試験時
間が長くなる不都合を解消することができる。
のメモリを試験する場合には、被試験半導体メモリの不
良セル数が救済可能な数を越えた時点で試験を中止し、
次のメモリの試験に移行するから、不良のメモリに対し
ていつまでも試験を続けることはなく、試験の効率を向
上することができる。また、同時に複数のメモリを試験
する場合でも、試験中の複数のメモリの中で不良セルの
数が救済可能な数を超えるメモリが発生した場合は、そ
のメモリに対する試験を中止し、他のメモリの試験を継
続するから、不良セルの数が多いメモリのために試験時
間が長くなる不都合を解消することができる。
【００２３】特に、不良セルを検出するごとにその不良
セルを含むメモリブロックの記憶を一括消去し、そのメ
モリブロックに対して再度書き込み、読み出す試験を所
定回数に渡って繰り返すフラッシュメモリの試験に適用
して好適である。
セルを含むメモリブロックの記憶を一括消去し、そのメ
モリブロックに対して再度書き込み、読み出す試験を所
定回数に渡って繰り返すフラッシュメモリの試験に適用
して好適である。
【図１】この発明による半導体メモリ試験方法を実行す
ることができる半導体メモリ試験装置の一実施例を示す
ブロック図。
ることができる半導体メモリ試験装置の一実施例を示す
ブロック図。
【図２】この発明による半導体メモリ試験方法により同
時に複数の半導体メモリを試験する場合に実施例を説明
するためのブロック図。
時に複数の半導体メモリを試験する場合に実施例を説明
するためのブロック図。
【図３】従来から用いられている半導体メモリ試験装置
の概要を説明するためのブロック図。
の概要を説明するためのブロック図。
【図４】図３に示した半導体メモリ試験装置に用いられ
ているパターン発生器の構成を説明するためのブロック
図。
ているパターン発生器の構成を説明するためのブロック
図。
【図５】不良救済手段を装備しているメモリの構成を説
明するための図。
明するための図。
１１ パターン発生器 １２ ピンデータセレクタ １３ フォーマッタ １４ ドライバ １５ デバイス電源 １６、１６Ａ〜１６Ｎ 論理比較器 ＤＵＴ 被試験半導体メモリ １７ フェイルコントローラ １７Ａ フェイルカウンタ １７Ｂ 判定器 １７Ｃ 設定器 １７Ｄ セレクタ
Claims (4)
- 【請求項１】不良救済手段を装備した被試験半導体メモ
リを試験する場合において、不良救済が可能な範囲を越
える不良セル数が検出された時点でその被試験半導体メ
モリを不良と判定し、その被試験半導体メモリに対する
試験を停止することを特徴とする半導体メモリ試験方
法。 - 【請求項２】請求項１記載の被試験半導体メモリ試験方
法において、同時に複数の被試験半導体メモリを試験す
る場合に各被試験半導体メモリ毎に不良セル数を計数
し、各被試験半導体メモリ毎に不良救済可能な不良セル
数を越えたことを検出すると、その被試験半導体メモリ
の試験を停止することを特徴とするメモリ試験方法。 - 【請求項３】Ａ、被試験半導体メモリに試験パターン信
号を印加して記憶させ、この記憶した試験パターン信号
を被試験半導体メモリから読み出し、この読み出した読
み出しデータと期待値とを比較し、不一致が検出される
ことにより不良セルの存在を検出する被試験半導体メモ
リ試験装置において、 Ｂ、被試験半導体メモリの不良セル数を計数するフェイ
ルカウンタと、 Ｃ、このフェイルカウンタの計数値が、被試験半導体メ
モリに装備している不良救済可能なセルの数を越えたか
否かを判定し、その判定結果によりその判定条件を満た
した被試験半導体メモリの試験を停止させるための制御
信号を出力する判定器と、 を付加した構成としたことを特徴とする半導体メモリ試
験装置。 - 【請求項４】請求項３記載の被試験半導体メモリ試験装
置において、上記フェイルカウンタと、判定器とをそれ
ぞれ複数設け、これら複数の判定器の中のいずれかが判
定結果として上記判定条件を満たしたことを表わす判定
結果を出力した時点で、その判定条件を満たした被試験
半導体メモリの試験を停止させる構造としたことを特徴
とする半導体メモリ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215591A JP2002032997A (ja) | 2000-07-17 | 2000-07-17 | 半導体メモリ試験方法・半導体メモリ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000215591A JP2002032997A (ja) | 2000-07-17 | 2000-07-17 | 半導体メモリ試験方法・半導体メモリ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002032997A true JP2002032997A (ja) | 2002-01-31 |
Family
ID=18710990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000215591A Pending JP2002032997A (ja) | 2000-07-17 | 2000-07-17 | 半導体メモリ試験方法・半導体メモリ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002032997A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001164A1 (ja) * | 2004-06-23 | 2006-01-05 | Advantest Corporation | 試験装置及び試験方法 |
| JP2008016113A (ja) * | 2006-07-05 | 2008-01-24 | Yokogawa Electric Corp | 半導体集積回路試験装置及び方法 |
| JP2008152870A (ja) * | 2006-12-19 | 2008-07-03 | Yokogawa Electric Corp | メモリ試験装置 |
-
2000
- 2000-07-17 JP JP2000215591A patent/JP2002032997A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006001164A1 (ja) * | 2004-06-23 | 2006-01-05 | Advantest Corporation | 試験装置及び試験方法 |
| JP2008016113A (ja) * | 2006-07-05 | 2008-01-24 | Yokogawa Electric Corp | 半導体集積回路試験装置及び方法 |
| JP2008152870A (ja) * | 2006-12-19 | 2008-07-03 | Yokogawa Electric Corp | メモリ試験装置 |
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| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060316 |
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