JP2008016113A - 半導体集積回路試験装置及び方法 - Google Patents

Abstract

【課題】試験時間の短縮を図ることのできる半導体集積回路試験装置及びその方法を提供する。
【解決手段】複数の被試験対象デバイスに対し、並列にコマンド信号を印加して試験を行う半導体集積回路試験装置であって、各被試験対象デバイスから出力される信号に基づいて、各被試験対象デバイスの状態を判定するデバイス状態判定手段と、当該デバイス状態判定手段による判定結果に基づいて、各被試験対象デバイス毎に、所定時間経過後、所定の状態が発生した回数を計数する計数手段と、前記回数が設定値と一致した被試験対象デバイスを試験対象外に決定し、試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスの状態に基づいて前記コマンド信号を印加するタイミングを制御するコマンド制御手段とを具備する。
【選択図】図１

Description

本発明は、半導体集積回路試験装置及び方法に係り、特にＮＡＮＤ型フラッシュメモリ等の複数のアドレスをブロック単位で取り扱う機能を有する被試験対象デバイスの試験を行う際に用いて好適な半導体集積回路試験装置及び方法に関する。

周知のようにＮＡＮＤ型フラッシュメモリとは、複数のアドレスを１まとめのブロック単位で取り扱い、当該ブロック単位でデータの書き込み、読み出し、及び消去を行い、電源を切断してもその記憶内容が失われない不揮発性メモリである。このようなＮＡＮＤ型フラッシュメモリは、ＲＥＡＤＹ状態（コマンド受付可能状態）になるまで次のコマンドを受け付けないという特徴がある。なお、ＮＡＮＤ型フラッシュメモリは、自身の状態がＲＥＡＤＹ状態であるか、またはＢＵＳＹ状態（コマンド受付不能状態）であるかを示す信号を出力するＲＥＡＤＹ／ＢＵＳＹピンを備えている。

図４は、上記のようなＮＡＮＤ型フラッシュメモリ（以下被試験メモリと称す）の試験を行なう従来の半導体集積回路試験装置１０の構成概略図である。なお、この半導体集積回路試験装置１０は、複数（ｎ個）の被試験メモリＭ１〜Ｍｎを並列に試験するものである。図４に示すように、従来の半導体集積回路試験装置１０は、コンパレータＣ１〜Ｃｎ、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎ、ストローブ信号発生部ＴＧ１〜ＴＧｎ、コマンド発生指示部２０、コマンド発生部３０及びドライバ４０から概略構成されている。

コンパレータＣ１〜Ｃｎは、被試験メモリＭ１〜Ｍｎに対応して設けられており、各々に対応する被試験メモリのＲＥＡＤＹ／ＢＵＳＹピンから出力されるＲＥＡＤＹ／ＢＵＳＹ信号と所定の基準電圧との比較を行い、当該比較結果を示す２値信号（Ｈｉ信号またはＬｏ信号）を、各々の出力側に設けられたＲＥＡＤＹ／ＢＵＳＹ判定部に出力する。なお、ＲＥＡＤＹ／ＢＵＳＹ信号は、コマンド発生部３０によってアドレス毎に順次印加されたコマンド信号に応じて各被試験メモリから出力されるものである。

具体的には、コンパレータＣ１は、被試験メモリＭ１のＲＥＡＤＹ／ＢＵＳＹピンから出力されるＲＥＡＤＹ／ＢＵＳＹ信号に基づく２値信号をＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１に出力し、コンパレータＣ２は、被試験メモリＭ２のＲＥＡＤＹ／ＢＵＳＹピンから出力されるＲＥＡＤＹ／ＢＵＳＹ信号に基づく２値信号をＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ２に出力し、以下同様に、コンパレータＣｎは、被試験メモリＭｎのＲＥＡＤＹ／ＢＵＳＹピンから出力されるＲＥＡＤＹ／ＢＵＳＹ信号に基づく２値信号をＲＥＡＤＹ／ＢＵＳＹ判定部Ｊｎに出力する。

ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎは、コンパレータＣ１〜Ｃｎに対応して（つまり被試験メモリＭ１〜Ｍｎに対応して）設けられており、各々に対応するコンパレータから出力される２値信号と、コマンド発生部３０から出力される期待値パターンとを比較することによって、各々に対応する被試験メモリがＲＥＡＤＹ状態かＢＵＳＹ状態かを判定し、当該判定結果を示す状態判定信号をコマンド発生指示部２０に出力する。なお、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎは、各々に対応して設けられたストローブ信号発生部ＴＧ１〜ＴＧｎから出力されるストローブ信号にて規定される判定タイミングで、ＲＥＡＤＹ／ＢＵＳＹ判定を行なう。

なお、以下では、被試験メモリの状態がＲＥＡＤＹ状態となることを「Ｍａｔｃｈ」、ＢＵＳＹ状態となることを「Ｕｎｍａｔｃｈ」と呼び、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎは、「Ｍａｔｃｈ」と判定した場合に、状態判定信号としてＨｉ信号を出力し、「Ｕｎｍａｔｃｈ」と判定した場合に、状態判定信号としてＬｏ信号を出力する。

コマンド発生指示部２０は、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎから出力される状態判定信号に基づき、全ての状態判定信号が「Ｍａｔｃｈ」を示す場合に、コマンド発生部３０に対して、各被試験メモリＭ１〜Ｍｎの次のアドレスにコマンドを印加するように指示するためのコマンド発生指示信号を出力する。なお、各被試験メモリＭ１〜Ｍｎは、それぞれ任意の時間に「Ｍａｔｃｈ」となるため、コマンド発生指示部２０は、全ての状態判定信号が「Ｍａｔｃｈ」を示すまで待機する。

コマンド発生部３０は、上記コマンド発生指示信号に基づき、被試験メモリＭ１〜Ｍｎに入力するためのコマンドを発生し、当該コマンドを示すコマンド信号をドライバ４０に出力する。また、このコマンド発生部３０は、所定時間経過してもコマンド発生指示信号が入力されない場合、コマンド信号をドライバ４０に出力する。具体的には、このコマンド発生部３０は、被試験メモリＭ１〜Ｍｎに印加する試験パターン、当該試験パターンの記憶先アドレスを示すアドレス信号やライトイネーブル信号などをコマンド信号として出力する。なお、このコマンド発生部３０は、期待値パターンを発生し、各ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎに出力する。ドライバ４０は、上記コマンド発生部３０から入力されるコマンド信号を増幅して、各被試験メモリＭ１〜Ｍｎに出力する。

次に、このように構成された従来の半導体集積回路試験装置の動作について説明する。
まず、コマンド発生部３０は、ドライバ４０を介して、被試験メモリＭ１〜Ｍｎにコマンド信号（試験パターン、アドレス信号、ライトイネーブル信号）を出力する。被試験メモリＭ１〜Ｍｎは、上記コマンド信号に基づき、アドレス信号が示す記憶先アドレス（第１ブロックの先頭アドレス）に試験パターンの書き込み処理を行い、正常に書き込み処理が終了した場合、ＲＥＡＤＹ状態（「Ｍａｔｃｈ」）を示すＲＥＡＤＹ／ＢＵＳＹ信号を、各々に対応するコンパレータＣ１〜Ｃｎに出力する。また、被試験メモリＭ１〜Ｍｎは、正常に書き込み処理が終了しない場合、ＢＵＳＹ状態（「Ｕｎｍａｔｃｈ」）を示すＲＥＡＤＹ／ＢＵＳＹ信号を、各々に対応するコンパレータＣ１〜Ｃｎに出力する。

ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎは、各々に対応するコンパレータＣ１〜Ｃｎから入力される２値信号と、コマンド発生部３０から入力される期待値パターンとを比較することによって、各々に対応する被試験メモリＭ１〜ＭｎがＲＥＡＤＹ状態（「Ｍａｔｃｈ」）かＢＵＳＹ状態（「Ｕｎｍａｔｃｈ」）かを判定し、当該判定結果を示す状態判定信号をコマンド発生指示部２０に出力する。

コマンド発生指示部２０は、上記の状態判定信号に基づき、全ての状態判定信号が「Ｍａｔｃｈ」を示す場合、コマンド発生部３０に対して、各被試験メモリＭ１〜Ｍｎの次のアドレスにコマンドを印加するように指示するためのコマンド発生指示信号を出力する。そして、コマンド発生部３０は、コマンド発生指示信号が入力された場合、または所定時間経過してもコマンド発生指示信号が入力されない場合、次の記憶先アドレスを示すアドレス信号と試験パターン、ライトイネーブル信号を出力する。以上のような動作が繰り返されることにより、被試験メモリＭ１〜Ｍｎの全アドレスに試験パターンが順次書き込まれる。なお、従来の半導体集積回路試験装置についての詳細は、例えば下記特許文献１を参照されたい。
特開平１１−１８３５６９号公報

ところで、上述した従来の半導体集積回路試験装置において、以下のような問題があった。複数のアドレスを１まとめのブロック単位で取り扱うような被試験メモリ（ＮＡＮＤ型フラッシュメモリ）は、任意のアドレスで「Ｕｎｍａｔｃｈ」が生じると、そのアドレスが含まれるブロック内の他のアドレスでも「Ｕｎｍａｔｃｈ」が生じやすい傾向がある。従って、全てのアドレスを試験対象とした場合、あるブロック内の任意のアドレスに生じる「Ｕｎｍａｔｃｈ」、または、他の被試験メモリにおいて生じる「Ｕｎｍａｔｃｈ」に引きづられてコマンド発生指示部２０の待機時間が増大し、その結果、トータルの試験時間が増大してしまう。

本発明は、このような事情に鑑みてなされたものであり、上記のような課題を解決し、試験時間の短縮を図ることのできる半導体集積回路試験装置及びその方法を提供することを目的とする。

上記課題を解決するために、本発明では、半導体集積回路試験装置に係る第１の解決手段として、複数の被試験対象デバイスに対し、並列にコマンド信号を印加して試験を行う半導体集積回路試験装置であって、各被試験対象デバイスから出力される信号に基づいて、各被試験対象デバイスの状態を判定するデバイス状態判定手段と、当該デバイス状態判定手段による判定結果に基づいて、各被試験対象デバイス毎に、所定の時間経過後、所定の状態が発生した回数を計数する計数手段と、前記回数が設定値と一致した被試験対象デバイスを試験対象外に決定し、試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスの状態に基づいて前記コマンド信号を印加するタイミングを制御するコマンド制御手段とを具備することを特徴とする。

また、本発明では、半導体集積回路試験装置に係る第２の解決手段として、上記第１の解決手段において、前記デバイス状態判定手段は、アドレス毎に順次印加された前記コマンド信号に応じて各被試験対象デバイスから出力される信号に基づいて各被試験対象デバイスの状態を判定し、前記計数手段は、前記デバイス状態判定手段からアドレス毎に得られる判定結果に基づいて、各被試験対象デバイス毎に、所定の時間経過後、所定の状態が発生した回数を計数し、前記コマンド制御手段は、前記回数が設定値と一致した被試験対象デバイスを、次のアドレスから所定のアドレスまでの試験期間だけ試験対象外に決定し、試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスの状態に基づいて、次のアドレスに前記コマンド信号を印加するタイミングを制御することを特徴とする。

また、本発明では、半導体集積回路試験装置に係る第３の解決手段として、上記第１の解決手段において、複数のアドレスをブロック単位で取り扱う機能を有する被試験対象デバイスを試験する場合において、前記デバイス状態判定手段は、アドレス毎に順次印加された前記コマンド信号に応じて各被試験対象デバイスから出力される信号に基づいて各被試験対象デバイスの状態を判定し、前記計数手段は、前記デバイス状態判定手段からアドレス毎に得られる判定結果に基づいて、各被試験対象デバイス毎に、所定の時間経過後、所定の状態が発生した回数をブロック単位で計数し、前記コマンド制御手段は、前記回数が設定値と一致した被試験対象デバイスを、現在試験中のブロックが終了するまでの試験期間だけ試験対象外に決定し、試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスの状態に基づいて、次のアドレスに前記コマンド信号を印加するタイミングを制御することを特徴とする。

また、本発明では、半導体集積回路試験装置に係る第４の解決手段として、上記第２または第３の解決手段において、前記コマンド制御手段は、被試験対象デバイスが試験対象外に決定される前記試験期間が終了した場合、前記回数の計数結果をリセットするように前記計数手段を制御し、試験対象外の被試験対象デバイスを試験対象に復帰させることを特徴とする。

また、本発明では、半導体集積回路試験装置に係る第５の解決手段として、上記第１〜４のいずれかの解決手段において、前記デバイス状態判定手段は、前記被試験対象デバイスの状態として、コマンド受付可能状態かコマンド受付不能状態かを判定し、前記計数手段は、各被試験対象デバイス毎に、所定の時間経過後、コマンド受付不能状態が発生した回数を計数し、前記コマンド制御手段は、試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスがコマンド受付可能状態と判定された時を、前記コマンド信号を印加するタイミングを制御することを特徴とする。

一方、本発明では、半導体集積回路試験方法に係る第１の解決手段として、複数の被試験対象デバイスに対し、並列にコマンド信号を印加して試験を行う半導体集積回路試験方法であって、各被試験対象デバイスから出力される信号に基づいて、各被試験対象デバイスの状態を判定し、各被試験対象デバイス毎に、所定の時間経過後、所定の状態が発生した回数を計数し、前記回数が設定値と一致した被試験対象デバイスを試験対象外に決定し、試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスの状態に基づいて前記コマンド信号を印加するタイミングを制御することを特徴とする。

本発明によれば、各被試験対象デバイス毎に、所定の時間経過後、所定の状態が発生した回数を計数し、前記回数が設定値と一致した被試験対象デバイスを試験対象外に決定し、試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスの状態に基づいて、各被試験対象デバイスにコマンド信号を印加するタイミングを制御する。よって、例えば「Ｕｎｍａｔｃｈ」状態（ＢＵＳＹ状態）が多く発生する被試験対象デバイス（被試験メモリ）を一定の試験期間だけ試験対象外とすることにより、そのような被試験対象デバイスの影響を受けることなくコマンド信号を印加するタイミングを制御することができる。つまり、従来と比べて試験時間の短縮を図ることが可能である。

以下、図面を参照して、本発明の一実施形態について説明する。図１は、本実施形態における半導体集積回路試験装置１０’の構成概略図である。なお、図１において、図４と同様の構成要素には同一符号を付し、説明を省略する。

図１に示すように、本実施形態における半導体集積回路試験装置１０’と、図４に示す従来における半導体集積回路試験装置１０とを比較して構成上異なる点は、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎが、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎに対応して設けられており、また、カウンタ制御部Ｌ１〜Ｌｎが、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎに対応して設けられていることである。また、本実施形態におけるコマンド発生部３０’は、アドレスの切り替わりを示すアドレスインクリメント信号及びカウンタ設定値を示すカウンタ設定信号をＵｎｍａｔｃｈカウンタＫ１〜Ｋｎに出力し、ブロックの切り替わりを示すブロックインクリメント信号をカウンタ制御部Ｌ１〜Ｌｎに出力する。なお、これらＵｎｍａｔｃｈカウンタＫ１〜Ｋｎは、本発明における計数手段を構成するものであり、カウンタ制御部Ｌ１〜Ｌｎ及びコマンド発生指示部２０は、コマンド制御手段を構成するものである。

ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎは、各々に対応するＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜Ｊｎから入力される状態判定信号、コマンド発生部３０’から入力されるアドレスインクリメント信号に基づいて、「Ｕｎｍａｔｃｈ」が生じた回数をカウントし、当該カウント値を示すカウント信号、及び上記状態判定信号を、各々に対応するカウンタ制御部Ｌ１〜Ｌｎにそれぞれ出力する。なお、本実施形態では、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎは、コマンド発生部３０’から入力されるカウンタ設定信号によって設定されるカウンタ設定値をカウントダウンすることにより、「Ｕｎｍａｔｃｈ」が生じた回数をカウントする。より具体的には、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎは、アドレスインクリメント信号が「Ｌｏ」の期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１〜ＪｎからＨｉ信号（「Ｕｎｍａｔｃｈ」）が入力された場合、次のアドレスインクリメント信号の立ち上がりに同期してカウンタ設定値をカウントダウンする。

カウンタ制御部Ｌ１〜Ｌｎは、コマンド発生部３０’から入力されるブロックインクリメント信号の立ち上がりに同期してカウント値をリセットするように、それぞれに対応するＵｎｍａｔｃｈカウンタＫ１〜Ｋｎを制御する。また、カウンタ制御部Ｌ１〜Ｌｎは、カウント値「０」を示すカウント信号が入力された場合、つまり「Ｕｎｍａｔｃｈ」が生じた回数がカウンタ設定値と一致した場合、次のアドレスからカウント値がリセットされるまで（そのブロックが終了するまで）、各々に対応する被試験メモリを試験対象外に決定し、「Ｍａｔｃｈ」を示すＨｉ信号をコマンド発生指示部２０に出力する一方、カウント値が「０」に到達しない期間は、各々に対応するＵｎｍａｔｃｈカウンタＫ１〜Ｋｎから入力される状態判定信号をコマンド発生指示部２０に出力する。

なお、カウンタ設定値は、Ｕｎｍａｔｃｈカウンタ毎に個別に設定でき、また、図示しない外部の信号処理装置によって、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎから「Ｕｎｍａｔｃｈ」のカウント値を読み出し可能に構成されている。

コマンド発生指示部２０は、入力される全ての状態判定信号が「Ｍａｔｃｈ」を示すＨｉ信号である場合に、コマンド発生指示信号をコマンド発生部３０’に出力する。よって、本実施形態では、カウンタ制御部Ｌ１〜Ｌｎにおいて、各々に対応する被試験メモリが試験対象外に決定され、「Ｍａｔｃｈ」を示すＨｉ信号が出力された場合、コマンド発生指示部２０は、試験対象外の被試験メモリの状態に依存せずに、その他の被試験メモリの状態だけに影響されることになる。すなわち、実質的に、コマンド発生指示部２０は、試験対象外に決定された被試験メモリを除く他の被試験メモリが「Ｍａｔｃｈ」と判定された場合に、コマンド発生指示信号をコマンド発生部３０’に出力する。

次に、このように構成された本実施形態における半導体集積回路試験装置１０’の動作、特にＵｎｍａｔｃｈカウンタＫ１〜Ｋｎ及びカウンタ制御部Ｌ１〜Ｌｎの動作について、図２のタイミングチャートを用いて説明する。なお、以下の説明では、被試験メモリＭ１〜Ｍｎにおける１ブロックは１０個のアドレスを含み、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎのカウンタ設定値は予め「４」に設定されているものとする。また、図２のタイミングチャートにて示される動作は、ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎ及びカウンタ制御部Ｌ１〜Ｌｎの全てに共通するものであるが、以下では便宜上、ＵｎｍａｔｃｈカウンタＫ１及びカウンタ制御部Ｌ１を代表的に用いて説明する。

図２に示すように、被試験メモリＭ１における第１ブロックの１、３、４、８、９番地、第２ブロックの２、４番地のアドレスにコマンド信号が印加された場合に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）が出力され、他のアドレスにコマンド信号が印加された場合には、「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）が出力されるものとする。

まず、第１ブロックにおける１番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、カウント値「４」を示すカウント信号と、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から入力される「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をカウンタ制御部Ｌ１に出力する。
カウンタ制御部Ｌ１は、上記カウント信号に基づき、カウント値が「０」になっていないと判断すると、「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をコマンド発生指示部２０に出力する。なお、ここでコマンド発生指示部２０は、入力される全ての状態判定信号が「Ｍａｔｃｈ」を示す場合、次のアドレス（２番地目）にコマンドを発生するように指示するためのコマンド発生指示信号を出力する。

次に、第１ブロックにおける２番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、アドレスインクリメント信号の立ち上がりが発生する（つまりアドレスが２番地に切り替わるタイミング）直前のＬｏ期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）が出力されたため、カウント値「４」をカウントダウンせず、カウント値「４」を示すカウント信号及び「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）をカウンタ制御部Ｌ１に出力する。カウンタ制御部Ｌ１は、上記カウント信号に基づき、カウント値が「０」になっていないと判断すると、「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）をコマンド発生指示部２０に出力する。

次に、第１ブロックにおける３番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、アドレスインクリメント信号の立ち上がりが発生する（つまりアドレスが３番地に切り替わるタイミング）直前のＬｏ期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）が出力されたため、カウント値「４」をカウントダウンし、カウント値「３」を示すカウント信号及び「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をカウンタ制御部Ｌ１に出力する。カウンタ制御部Ｌ１は、上記カウント信号に基づき、カウント値が「０」になっていないと判断すると、「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をコマンド発生指示部２０に出力する。

次に、第１ブロックにおける４番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、アドレスインクリメント信号の立ち上がりが発生する（つまりアドレスが４番地に切り替わるタイミング）直前のＬｏ期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）が出力されたため、カウント値「３」をカウントダウンせず、カウント値「３」を示すカウント信号及び「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をカウンタ制御部Ｌ１に出力する。カウンタ制御部Ｌ１は、上記カウント信号に基づき、カウント値が「０」になっていないと判断すると、「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をコマンド発生指示部２０に出力する。

次に、第１ブロックにおける５番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、アドレスインクリメント信号の立ち上がりが発生する（つまりアドレスが５番地に切り替わるタイミング）直前のＬｏ期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）が出力されたため、カウント値「３」をカウントダウンせず、カウント値「３」を示すカウント信号及び「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）をカウンタ制御部Ｌ１に出力する。カウンタ制御部Ｌ１は、上記カウント信号に基づき、カウント値が「０」になっていないと判断すると、「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）をコマンド発生指示部２０に出力する。

次に、第１ブロックにおける６番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、アドレスインクリメント信号の立ち上がりが発生する（つまりアドレスが６番地に切り替わるタイミング）直前のＬｏ期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）が出力されたため、カウント値「３」をカウントダウンして、カウント値「２」を示すカウント信号及び「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）をカウンタ制御部Ｌ１に出力する。カウンタ制御部Ｌ１は、上記カウント信号に基づき、カウント値が「０」になっていないと判断すると、「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）をコマンド発生指示部２０に出力する。

次に、第１ブロックにおける７番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、アドレスインクリメント信号の立ち上がりが発生する（つまりアドレスが７番地に切り替わるタイミング）直前のＬｏ期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）が出力されたため、カウント値「２」をカウントダウンして、カウント値「１」を示すカウント信号及び「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）をカウンタ制御部Ｌ１に出力する。カウンタ制御部Ｌ１は、上記カウント信号に基づき、カウント値が「０」になっていないと判断すると、「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）をコマンド発生指示部２０に出力する。

次に、第１ブロックにおける８番地のアドレスにおいて、ＵｎｍａｔｃｈカウンタＫ１は、アドレスインクリメント信号の立ち上がりが発生する（つまりアドレスが８番地に切り替わるタイミング）直前のＬｏ期間に、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から「Ｕｎｍａｔｃｈ」を示す状態判定信号（Ｌｏ信号）が出力されたため、カウント値「１」をカウントダウンして、カウント値「０」を示すカウント信号及び「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をカウンタ制御部Ｌ１に出力する。カウンタ制御部Ｌ１は、カウント値「０」を示すカウント信号が入力されたため、被試験メモリＭ１を試験対象外に決定し、ＵｎｍａｔｃｈカウンタＫ１から入力される状態判定信号に拘わらず、「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）を出力する。ここで、カウンタ制御部Ｌ１は、カウント値がリセットされる（ブロックインクリメント信号の立ち上がりが発生する）まで常に「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）を出力する。従って、図２に示すように、第１ブロックの８〜１０番地において、カウンタ制御部Ｌ１は、ＲＥＡＤＹ／ＢＵＳＹ判定部Ｊ１から出力される状態判定信号に拘わらず、「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）を出力し続ける。

そして、第１ブロックの１０番地目の試験が終了した後、ブロックインクリメント信号にブロックの切り替わりを示す立ち上がりが発生する、つまり第２ブロックの１番地のアドレスの試験に移行する。カウンタ制御部Ｌ１は、このブロックインクリメント信号の立ち上がりに同期してカウント値をリセットするようにＵｎｍａｔｃｈカウンタＫ１を制御する（つまりカウント値は、試験ブロックの１番地目でカウント設定値である「４」に初期化される）。以降、第２ブロックの１番地目のアドレスから、上記と同様な動作が繰り返されることになる。

図３は、上記の動作によって、被試験メモリＭ１のブロック毎に得られた各アドレスの「Ｍａｔｃｈ」／「Ｕｎｍａｔｃｈ」状態の判定結果の一例を示すものである。この図に示すように、「Ｕｎｍａｔｃｈ」の発生回数がカウンタ設定値と一致した場合、そのブロック内における他のアドレスは「Ｕｎｍａｔｃｈ」となる可能性が高いために、そのブロック内における最終アドレスまで被試験メモリＭ１を試験対象外に決定し、強制的に「Ｍａｔｃｈ」を示す状態判定信号（Ｈｉ信号）をコマンド発生指示部２０に出力させる。

このように、試験対象外の被試験メモリの状態を「Ｍａｔｃｈ」とみなすことにより、コマンド発生指示部２０における待機時間は、試験対象外の被試験メモリの影響を受けず、他の被試験メモリの「Ｍａｔｃｈ」／「Ｕｎｍａｔｃｈ」状態だけに依存することになる。
従って、本実施形態によれば、あるブロック内の任意のアドレスに生じる「Ｕｎｍａｔｃｈ」状態、または、他の被試験メモリにおいて生じる「Ｕｎｍａｔｃｈ」状態に引きづられることなく、次のアドレスへのコマンド発生をコマンド発生部３０’に指示することができる。つまり、コマンド発生指示部２０における待機時間を短縮でき、その結果、トータルの試験時間の短縮を図ることが可能である。

また、ブロックが切り替わる毎にカウント値をリセットすることにより、次のブロックの先頭番地から試験対象外の被試験メモリを再び試験対象に復帰させることが可能である。さらに、ブロック単位のアドレス数及び「Ｕｎｍａｔｃｈ」状態の発生数を認識できると共に、各被試験メモリに応じて、個別にカウンタ設定値（つまり「Ｕｎｍａｔｃｈ」状態の発生数）を任意に設定することができる。よって、例えば、「Ｕｎｍａｔｃｈ」状態が多数発生するような不良ロットの被試験メモリが存在する場合などは、その被試験メモリに対応するカウント設定値を「０」や「１」に設定することにより、早期にその不良ロットの被試験メモリの影響を排除し、他の被試験メモリの試験を効率良く行なうことができる。

なお、本発明は上記実施形態に限定されず、以下のような変形例が考えられる。
（１）ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎのカウント方式はカウントダウン方式に限らず、カウントアップ方式を採用しても良い。
（２）ＵｎｍａｔｃｈカウンタＫ１〜Ｋｎのビットサイズは任意に設定しても良い。
（３）カウンタのクロックは、発振器やテストレート同期等を使用して、別の単位でカウントしても良い。
（４）試験対象へ復帰するタイミングはブロック単位に限らず、任意のアドレスから復帰するようにしても良い。
（５）カウンタクロックのアサートは、各被試験メモリの「Ｕｎｍａｔｃｈ」状態（ＢＵＳＹ状態）としたが、これに限らず、「Ｍａｔｃｈ」状態（ＲＥＡＤＹ状態）、または他の状態でも良い。
（６）カウンタ設定値の設定方法、及びカウント数のクリア方法は、上記実施形態に限定されない。
（７）コマンド発生部３０’が、アドレスインクリメント信号、カウンタ設定信号、ブロックインクリメント信号を出力する構成を示したが、これに限らず、他の制御部により各信号を出力する構成を採用しても良い。また、他の制御部がコマンド制御手段でも良い。

本発明の一実施形態における半導体集積回路試験装置の構成概略図である。 本発明の一実施形態における半導体集積回路試験装置の動作を示すフローチャート図である。 本発明の一実施形態における半導体集積回路試験装置における動作説明図である。 従来における半導体集積回路試験装置の構成概略図である。

符号の説明

１０’…半導体集積回路試験装置、Ｃ１〜Ｃｎ…コンパレータ、Ｊ１〜Ｊｎ…ＲＥＡＤＹ／ＢＵＳＹ判定部、ＴＧ１〜ＴＧｎ…ストローブ信号発生部、Ｋ１〜Ｋｎ…Ｕｎｍａｔｃｈカウンタ、Ｌ１〜Ｌｎ…カウンタ制御部、２０…コマンド発生指示部、３０、３０’…コマンド発生部、４０…ドライバ、Ｍ１〜Ｍｎ…被試験メモリ

Claims (6)

1. 複数の被試験対象デバイスに対し、並列にコマンド信号を印加して試験を行う半導体集積回路試験装置であって、
   各被試験対象デバイスから出力される信号に基づいて、各被試験対象デバイスの状態を判定するデバイス状態判定手段と、
   当該デバイス状態判定手段による判定結果に基づいて、各被試験対象デバイス毎に、所定の時間経過後、所定の状態が発生した回数を計数する計数手段と、
   前記回数が設定値と一致した被試験対象デバイスを試験対象外に決定し、試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスの状態に基づいて前記コマンド信号を印加するタイミングを制御するコマンド制御手段と
   を具備することを特徴とする半導体集積回路試験装置。
2. 前記デバイス状態判定手段は、アドレス毎に順次印加された前記コマンド信号に応じて各被試験対象デバイスから出力される信号に基づいて各被試験対象デバイスの状態を判定し、
   前記計数手段は、前記デバイス状態判定手段からアドレス毎に得られる判定結果に基づいて、各被試験対象デバイス毎に、所定の時間経過後、所定の状態が発生した回数を計数し、
   前記コマンド制御手段は、前記回数が設定値と一致した被試験対象デバイスを、次のアドレスから所定のアドレスまでの試験期間だけ試験対象外に決定し、試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスの状態に基づいて、次のアドレスに前記コマンド信号を印加するタイミングを制御する
   ことを特徴とする請求項１記載の半導体集積回路試験装置。
3. 複数のアドレスをブロック単位で取り扱う機能を有する被試験対象デバイスを試験する場合において、
   前記デバイス状態判定手段は、アドレス毎に順次印加された前記コマンド信号に応じて各被試験対象デバイスから出力される信号に基づいて各被試験対象デバイスの状態を判定し、
   前記計数手段は、前記デバイス状態判定手段からアドレス毎に得られる判定結果に基づいて、各被試験対象デバイス毎に、所定の時間経過後、所定の状態が発生した回数をブロック単位で計数し、
   前記コマンド制御手段は、前記回数が設定値と一致した被試験対象デバイスを、現在試験中のブロックが終了するまでの試験期間だけ試験対象外に決定し、試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスの状態に基づいて、次のアドレスに前記コマンド信号を印加するタイミングを制御する
   ことを特徴とする請求項１記載の半導体集積回路試験装置。
4. 前記コマンド制御手段は、被試験対象デバイスが試験対象外に決定される前記試験期間が終了した場合、前記回数の計数結果をリセットするように前記計数手段を制御し、試験対象外の被試験対象デバイスを試験対象に復帰させることを特徴とする請求項２または３記載の半導体集積回路試験装置。
5. 前記デバイス状態判定手段は、前記被試験対象デバイスの状態として、コマンド受付可能状態かコマンド受付不能状態かを判定し、
   前記計数手段は、各被試験対象デバイス毎に、所定の時間経過後、コマンド受付不能状態が発生した回数を計数し、
   前記コマンド制御手段は、試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスがコマンド受付可能状態と判定された時を、前記コマンド信号を印加するタイミングを制御する
   ことを特徴とする請求項１〜４のいずれかに記載の半導体集積回路試験装置。
6. 複数の被試験対象デバイスに対し、並列にコマンド信号を印加して試験を行う半導体集積回路試験方法であって、
   各被試験対象デバイスから出力される信号に基づいて、各被試験対象デバイスの状態を判定し、
   各被試験対象デバイス毎に、所定の時間経過後、所定の状態が発生した回数を計数し、
   前記回数が設定値と一致した被試験対象デバイスを試験対象外に決定し、
   試験対象外に決定された被試験対象デバイスを除く他の被試験対象デバイスの状態に基づいて前記コマンド信号を印加するタイミングを制御する
   ことを特徴とする半導体集積回路試験方法。

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