JPH0552900A - 半導体ウエハ - Google Patents
半導体ウエハInfo
- Publication number
- JPH0552900A JPH0552900A JP3215529A JP21552991A JPH0552900A JP H0552900 A JPH0552900 A JP H0552900A JP 3215529 A JP3215529 A JP 3215529A JP 21552991 A JP21552991 A JP 21552991A JP H0552900 A JPH0552900 A JP H0552900A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- power supply
- semiconductor wafer
- circuit
- eeprom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Non-Volatile Memory (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 ウェハ状態で確実かつ容易に各ＩＣについて
テストを行うことができる半導体ウェハを提供すること
にある。 【構成】 半導体ウェハ１内には集積回路が多数配置さ
れるとともに、この集積回路毎にＥＥＰＲＯＭ７が配置
されている。又、集積回路毎にロジック回路６が配置さ
れ、同ロジック回路６にて集積回路を動作させるに必要
な信号を発生することができる。さらに、半導体ウェハ
のスクライブライン３上にはウェハ状態で全ての集積回
路に電源を供給するテスト用電源ライン４，５が設けら
れている。そして、半導体ウェハ状態でテスト用電源ラ
イン４，５による電圧印加によりロジック回路６を用い
て各集積回路を動作させ、その動作結果に応じたデータ
を当該集積回路に対応するＥＥＰＲＯＭ７に書き込み、
このＥＥＰＲＯＭ７に書き込まれたデータによりその集
積回路の良否を判断する。
テストを行うことができる半導体ウェハを提供すること
にある。 【構成】 半導体ウェハ１内には集積回路が多数配置さ
れるとともに、この集積回路毎にＥＥＰＲＯＭ７が配置
されている。又、集積回路毎にロジック回路６が配置さ
れ、同ロジック回路６にて集積回路を動作させるに必要
な信号を発生することができる。さらに、半導体ウェハ
のスクライブライン３上にはウェハ状態で全ての集積回
路に電源を供給するテスト用電源ライン４，５が設けら
れている。そして、半導体ウェハ状態でテスト用電源ラ
イン４，５による電圧印加によりロジック回路６を用い
て各集積回路を動作させ、その動作結果に応じたデータ
を当該集積回路に対応するＥＥＰＲＯＭ７に書き込み、
このＥＥＰＲＯＭ７に書き込まれたデータによりその集
積回路の良否を判断する。
Description
【０００１】
【産業上の利用分野】この発明は、ＩＣの検査を容易に
行うための半導体ウェハに関するものである。
行うための半導体ウェハに関するものである。
【０００２】
【従来の技術】ＩＣは、通常モールド等に組み付けた後
に高温バーンインを実施し、その後テスタ等を用いて電
気検査を行い、選別している。そのためソケット等を実
装するボードが必要であり、同時にバーンインできるＩ
Ｃ数も少ないという問題がある。この問題を解決するた
めに、特開昭６２−５５９４４号公報には、ウェハ状態
でバーンインできる方法が開示されている。つまり、各
チップにはヒューズ手段を設け、ウェハ上の全てのチッ
プに対し機能テストを行い、不良の場合にはヒューズ手
段を溶断して、この溶断の有無を調べることにより半導
体チップが良品か不良品かを識別するものである。
に高温バーンインを実施し、その後テスタ等を用いて電
気検査を行い、選別している。そのためソケット等を実
装するボードが必要であり、同時にバーンインできるＩ
Ｃ数も少ないという問題がある。この問題を解決するた
めに、特開昭６２−５５９４４号公報には、ウェハ状態
でバーンインできる方法が開示されている。つまり、各
チップにはヒューズ手段を設け、ウェハ上の全てのチッ
プに対し機能テストを行い、不良の場合にはヒューズ手
段を溶断して、この溶断の有無を調べることにより半導
体チップが良品か不良品かを識別するものである。
【０００３】
【発明が解決しようとする課題】しかし、この方法で
は、ヒューズ溶断の際には外部から溶断のための電気信
号を加える必要があり煩雑であった。又、ヒューズ手段
を溶断するために該当するチップを選択するための信号
線を正確に選択しなければならず、確実性に欠けてい
た。
は、ヒューズ溶断の際には外部から溶断のための電気信
号を加える必要があり煩雑であった。又、ヒューズ手段
を溶断するために該当するチップを選択するための信号
線を正確に選択しなければならず、確実性に欠けてい
た。
【０００４】この発明の目的は、ウェハ状態で確実かつ
容易に各ＩＣについてテストを行うことができる半導体
ウェハを提供することにある。
容易に各ＩＣについてテストを行うことができる半導体
ウェハを提供することにある。
【０００５】
【課題を解決するための手段】この発明は、半導体ウェ
ハ内に多数配置された各集積回路毎のＥＥＰＲＯＭと、
前記集積回路を動作させるに必要な信号を発生する、各
集積回路毎の制御回路と、半導体ウェハ状態で全ての集
積回路に電源を供給する電源ラインとを備え、半導体ウ
ェハ状態で前記電源ラインによる電圧印加により前記制
御回路を用いて各集積回路を動作させ、その動作結果に
応じたデータを当該集積回路に対応する前記ＥＥＰＲＯ
Ｍに書き込み、このＥＥＰＲＯＭに書き込まれたデータ
によりその集積回路の良否を判断するようにした半導体
ウェハをその要旨とする。
ハ内に多数配置された各集積回路毎のＥＥＰＲＯＭと、
前記集積回路を動作させるに必要な信号を発生する、各
集積回路毎の制御回路と、半導体ウェハ状態で全ての集
積回路に電源を供給する電源ラインとを備え、半導体ウ
ェハ状態で前記電源ラインによる電圧印加により前記制
御回路を用いて各集積回路を動作させ、その動作結果に
応じたデータを当該集積回路に対応する前記ＥＥＰＲＯ
Ｍに書き込み、このＥＥＰＲＯＭに書き込まれたデータ
によりその集積回路の良否を判断するようにした半導体
ウェハをその要旨とする。
【０００６】
【作用】半導体ウェハ状態での電源ラインによる電圧印
加により制御回路を用いて各集積回路が動作して、その
動作結果に応じたデータが当該集積回路に対応するＥＥ
ＰＲＯＭに書き込まれ、このＥＥＰＲＯＭに書き込まれ
たデータによりその集積回路の良否が判断される。
加により制御回路を用いて各集積回路が動作して、その
動作結果に応じたデータが当該集積回路に対応するＥＥ
ＰＲＯＭに書き込まれ、このＥＥＰＲＯＭに書き込まれ
たデータによりその集積回路の良否が判断される。
【０００７】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１には半導体ウェハ１を上（素子
が形成されている側）から見た図である。半導体ウェハ
１には、図２に示すように、多数の集積回路（ＩＣ）２
が形成されており、裁断することにより集積回路を有す
るチップとなる。そして、図１においては、そのうちの
一部分を示す。又、本実施例の集積回路２は、車両用オ
ドメータ（走行距離積算計）に使用されるものであっ
て、走行に伴うパルス信号を入力してそのパルス数のカ
ウント値の制御を行い表示器への表示信号を生成するも
のである。このオドメータ用集積回路２は冗長機能を有
し、データのチェックを行いつつカウント動作を行うよ
うになっている。
に従って説明する。図１には半導体ウェハ１を上（素子
が形成されている側）から見た図である。半導体ウェハ
１には、図２に示すように、多数の集積回路（ＩＣ）２
が形成されており、裁断することにより集積回路を有す
るチップとなる。そして、図１においては、そのうちの
一部分を示す。又、本実施例の集積回路２は、車両用オ
ドメータ（走行距離積算計）に使用されるものであっ
て、走行に伴うパルス信号を入力してそのパルス数のカ
ウント値の制御を行い表示器への表示信号を生成するも
のである。このオドメータ用集積回路２は冗長機能を有
し、データのチェックを行いつつカウント動作を行うよ
うになっている。
【０００８】図１に示すように、各チップに区画するた
めのスクライブライン３上には、２本のテスト用電源ラ
イン４，５が形成されている。テスト用電源ライン４に
は電源電圧ＶDD1 が印加されるとともに、テスト用電源
ライン５には電源電圧ＶSS1 が印加されるようになって
いる。
めのスクライブライン３上には、２本のテスト用電源ラ
イン４，５が形成されている。テスト用電源ライン４に
は電源電圧ＶDD1 が印加されるとともに、テスト用電源
ライン５には電源電圧ＶSS1 が印加されるようになって
いる。
【０００９】各ＩＣチップ形成領域においては、ロジッ
ク回路６と、ＥＥＰＲＯＭ７と、発振器８と、ＲＯＭ９
とが形成されている。ロジック回路６は走行距離積算処
理を行うとともに、集積回路を動作させるに必要な信号
を発生するためのテスト処理を行うようになっている。
つまり、ロジック回路６の一部にて、集積回路を動作さ
せるに必要な信号を発生するための制御回路が構成され
ている。又、ＲＯＭ９にはバーンイン中の制御プログラ
ムが格納されている。さらに、各ＩＣチップ形成領域に
おいては、電源パッド１０，１１が形成され、パッド１
０には電源電圧ＶDD2 が印加されるとともに、パッド１
１には電源電圧ＶSS2 が印加される。
ク回路６と、ＥＥＰＲＯＭ７と、発振器８と、ＲＯＭ９
とが形成されている。ロジック回路６は走行距離積算処
理を行うとともに、集積回路を動作させるに必要な信号
を発生するためのテスト処理を行うようになっている。
つまり、ロジック回路６の一部にて、集積回路を動作さ
せるに必要な信号を発生するための制御回路が構成され
ている。又、ＲＯＭ９にはバーンイン中の制御プログラ
ムが格納されている。さらに、各ＩＣチップ形成領域に
おいては、電源パッド１０，１１が形成され、パッド１
０には電源電圧ＶDD2 が印加されるとともに、パッド１
１には電源電圧ＶSS2 が印加される。
【００１０】各ＩＣチップ形成領域においては、テスト
用電源パッド１２が形成されている。このテスト用電源
パッド１２は、テスト用電源ライン４と接続されるとと
もにダイオード１３とスイッチ１４の直列回路を介して
電源パッド１０と集積回路との電源ラインに接続されて
いる。スイッチ１４はレーザでオープンすることができ
るものである。又、各ＩＣチップ形成領域にはテスト用
電源パッド１５が形成されている。テスト用電源パッド
１５はテスト用電源ライン５と接続されるとともに、抵
抗１６を介して電源パッド１１と集積回路との電源ライ
ンに接続されている。このように、全ての集積回路の電
源をウェハ状態で相互に接続し、ウェハ端面から電源
（ＶDD1 ，ＶSS1 ）を供給できるようになっている。
用電源パッド１２が形成されている。このテスト用電源
パッド１２は、テスト用電源ライン４と接続されるとと
もにダイオード１３とスイッチ１４の直列回路を介して
電源パッド１０と集積回路との電源ラインに接続されて
いる。スイッチ１４はレーザでオープンすることができ
るものである。又、各ＩＣチップ形成領域にはテスト用
電源パッド１５が形成されている。テスト用電源パッド
１５はテスト用電源ライン５と接続されるとともに、抵
抗１６を介して電源パッド１１と集積回路との電源ライ
ンに接続されている。このように、全ての集積回路の電
源をウェハ状態で相互に接続し、ウェハ端面から電源
（ＶDD1 ，ＶSS1 ）を供給できるようになっている。
【００１１】次に、上記のように構成された半導体ウェ
ハの各チップの検査手順を説明する。まず、ウェハ状態
において電源パッド１０に電極を当て電源電圧ＶDD2 を
供給するとともに、テスト用電源ライン５からの電源電
圧ＶSS1 を供給して、電気検査を行う。そして、各ＩＣ
チップの良否を判定し、集積回路の内部で電源のショー
トがあった場合（不良であった場合）にはスイッチ１４
をレーザによりオープンとする。
ハの各チップの検査手順を説明する。まず、ウェハ状態
において電源パッド１０に電極を当て電源電圧ＶDD2 を
供給するとともに、テスト用電源ライン５からの電源電
圧ＶSS1 を供給して、電気検査を行う。そして、各ＩＣ
チップの良否を判定し、集積回路の内部で電源のショー
トがあった場合（不良であった場合）にはスイッチ１４
をレーザによりオープンとする。
【００１２】そして、全てのチップの電気検査を終えた
ならば、次に、ウェハ状態においてバーンインを行な
う。これは、テスト用電源ライン４による電源電圧Ｖ
DD1 、及び、テスト用電源ライン５による電源電圧Ｖ
SS1 を供給して、ダイナミックバーンインを行うもので
ある。電源が印加されると直ちに発振器８がクロックを
発生し、ロジック回路６の一部をなすテスト用ロジック
回路が電源電圧ＶDD1 より電源が印加されたことを認識
してバーイン動作を開始する。そして、ロジック回路６
の一部をなすテスト用ロジック回路がＲＯＭ９に記憶さ
れたテストパターンに基づいて回路動作を行なうに必要
な信号を発生して、回路動作の結果得られる値をＥＥＰ
ＲＯＭ７に書き込む。即ち、回路動作が正常に行なわれ
た場合には（回路に不具合が無ければ）、期待する値が
ＥＥＰＲＯＭ７に書き込まれることになる。このＥＥＰ
ＲＯＭの値は、ＩＣチップを自己診断した結果として利
用することもできる。
ならば、次に、ウェハ状態においてバーンインを行な
う。これは、テスト用電源ライン４による電源電圧Ｖ
DD1 、及び、テスト用電源ライン５による電源電圧Ｖ
SS1 を供給して、ダイナミックバーンインを行うもので
ある。電源が印加されると直ちに発振器８がクロックを
発生し、ロジック回路６の一部をなすテスト用ロジック
回路が電源電圧ＶDD1 より電源が印加されたことを認識
してバーイン動作を開始する。そして、ロジック回路６
の一部をなすテスト用ロジック回路がＲＯＭ９に記憶さ
れたテストパターンに基づいて回路動作を行なうに必要
な信号を発生して、回路動作の結果得られる値をＥＥＰ
ＲＯＭ７に書き込む。即ち、回路動作が正常に行なわれ
た場合には（回路に不具合が無ければ）、期待する値が
ＥＥＰＲＯＭ７に書き込まれることになる。このＥＥＰ
ＲＯＭの値は、ＩＣチップを自己診断した結果として利
用することもできる。
【００１３】このバーンインの際にスイッチ１４がオー
プンとなっていると、テスト用電源ライン４による電源
電圧ＶDD1 が供給されず、ＥＥＰＲＯＭ７には期待する
値が書き込まれない。
プンとなっていると、テスト用電源ライン４による電源
電圧ＶDD1 が供給されず、ＥＥＰＲＯＭ７には期待する
値が書き込まれない。
【００１４】尚、バーンインは、高温通電等により集積
回路にストレスを加えスクリーニングするもので、簡単
な電気検査だけでは不良とできないチップを確実に選別
するものである。特に、不揮発性メモリでは書き換えに
よるスクリーニングが必要となる。
回路にストレスを加えスクリーニングするもので、簡単
な電気検査だけでは不良とできないチップを確実に選別
するものである。特に、不揮発性メモリでは書き換えに
よるスクリーニングが必要となる。
【００１５】このようにしてバーンインが終了したなら
ば、次に、個々のチップの電気検査を行なう。これは、
電源パッド１０による電源電圧ＶDD2 及び電源パッド１
１による電源電圧ＶSS2 を供給して、ＥＥＰＲＯＭ７の
データを読み出すものである。そして、そのデータが期
待値と一致すればそのＩＣチップは良品である。
ば、次に、個々のチップの電気検査を行なう。これは、
電源パッド１０による電源電圧ＶDD2 及び電源パッド１
１による電源電圧ＶSS2 を供給して、ＥＥＰＲＯＭ７の
データを読み出すものである。そして、そのデータが期
待値と一致すればそのＩＣチップは良品である。
【００１６】尚、ＥＥＰＲＯＭ７のビット数は多い程詳
細な結果を判別でき、同時に複雑な動作をさせることが
できる。このように本実施例では、半導体ウェハ１内に
多数配置された各集積回路毎のＥＥＰＲＯＭ７と、各集
積回路を動作させるに必要な信号を発生する、集積回路
毎のロジック回路６（制御回路）と、半導体ウェハ状態
で全ての集積回路に電源を供給するテスト用電源ライン
４，５とを備え、半導体ウェハ状態でテスト用電源ライ
ン４，５による電圧印加によりロジック回路６（制御回
路）を用いて各集積回路を動作させ、その動作結果に応
じたデータを当該集積回路に対応するＥＥＰＲＯＭ７に
書き込み、このＥＥＰＲＯＭ７に書き込まれたデータに
よりその集積回路の良否を判断するようにした。その結
果、従来方式であるヒューズを用いた場合にはヒューズ
溶断のための電気信号を加える必要があり煩雑であり、
又、ヒューズ手段を溶断するために該当するチップを選
択するための信号線を正確に選択しなければならず確実
性に欠けていたが、本実施例では不良品をチップ毎にＥ
ＥＰＲＯＭ７に記憶し、その後に読み出すだけでよいの
で、ウェハ状態で確実かつ容易に各チップについてテス
トを行うことができることとなる。又、特殊なウェハバ
ーンイン装置を使用しないで、容易に且つ確実にウェハ
バーンインできるとともに、特別な装置を用いないで、
バーンイン中の試験の検証が個々のＩＣ毎に可能とな
る。同時にファンクション試験もできることとなる。
細な結果を判別でき、同時に複雑な動作をさせることが
できる。このように本実施例では、半導体ウェハ１内に
多数配置された各集積回路毎のＥＥＰＲＯＭ７と、各集
積回路を動作させるに必要な信号を発生する、集積回路
毎のロジック回路６（制御回路）と、半導体ウェハ状態
で全ての集積回路に電源を供給するテスト用電源ライン
４，５とを備え、半導体ウェハ状態でテスト用電源ライ
ン４，５による電圧印加によりロジック回路６（制御回
路）を用いて各集積回路を動作させ、その動作結果に応
じたデータを当該集積回路に対応するＥＥＰＲＯＭ７に
書き込み、このＥＥＰＲＯＭ７に書き込まれたデータに
よりその集積回路の良否を判断するようにした。その結
果、従来方式であるヒューズを用いた場合にはヒューズ
溶断のための電気信号を加える必要があり煩雑であり、
又、ヒューズ手段を溶断するために該当するチップを選
択するための信号線を正確に選択しなければならず確実
性に欠けていたが、本実施例では不良品をチップ毎にＥ
ＥＰＲＯＭ７に記憶し、その後に読み出すだけでよいの
で、ウェハ状態で確実かつ容易に各チップについてテス
トを行うことができることとなる。又、特殊なウェハバ
ーンイン装置を使用しないで、容易に且つ確実にウェハ
バーンインできるとともに、特別な装置を用いないで、
バーンイン中の試験の検証が個々のＩＣ毎に可能とな
る。同時にファンクション試験もできることとなる。
【００１７】尚、この発明は上記実施例に限定されるこ
とはなく、例えば、一般的なメモリＩＣやフラッシュメ
モリＩＣやＥＥＰＲＯＭメモリＩＣに適用してもよい。
このＥＥＰＲＯＭメモリＩＣに適用したときは、ウェハ
状態でのチップの自己検査に利用することにより、ＥＥ
ＰＲＯＭ自身の検査に相当の時間を要していたものを大
幅に短縮させることができる。
とはなく、例えば、一般的なメモリＩＣやフラッシュメ
モリＩＣやＥＥＰＲＯＭメモリＩＣに適用してもよい。
このＥＥＰＲＯＭメモリＩＣに適用したときは、ウェハ
状態でのチップの自己検査に利用することにより、ＥＥ
ＰＲＯＭ自身の検査に相当の時間を要していたものを大
幅に短縮させることができる。
【００１８】さらに、前記実施例での発振器８を無く
し、外部からクロック信号を入力するようにしてもよ
い。この場合、このクロック信号線は、図１においてウ
ェハの左右方向のスクライブライン上に配線するように
すればよい。
し、外部からクロック信号を入力するようにしてもよ
い。この場合、このクロック信号線は、図１においてウ
ェハの左右方向のスクライブライン上に配線するように
すればよい。
【００１９】
【発明の効果】以上詳述したようにこの発明によれば、
ウェハ状態で確実かつ容易に各ＩＣについてテストを行
うことができる優れた効果を発揮する。
ウェハ状態で確実かつ容易に各ＩＣについてテストを行
うことができる優れた効果を発揮する。
【図１】実施例の半導体ウェハを上から見た図である。
【図２】半導体ウェハの概念図である。
１ 半導体ウェハ ４ テスト用電源ライン ５ テスト用電源ライン ６ 制御回路を構成するロジック回路 ７ ＥＥＰＲＯＭ
Claims (1)
- 【請求項１】 半導体ウェハ内に多数配置された各集積
回路毎のＥＥＰＲＯＭと、 前記集積回路を動作させるに必要な信号を発生する、各
集積回路毎の制御回路と、 半導体ウェハ状態で全ての集積回路に電源を供給する電
源ラインとを備え、半導体ウェハ状態で前記電源ライン
による電圧印加により前記制御回路を用いて各集積回路
を動作させ、その動作結果に応じたデータを当該集積回
路に対応する前記ＥＥＰＲＯＭに書き込み、このＥＥＰ
ＲＯＭに書き込まれたデータによりその集積回路の良否
を判断するようにしたことを特徴とする半導体ウェハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03215529A JP3143973B2 (ja) | 1991-08-27 | 1991-08-27 | 半導体ウェハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03215529A JP3143973B2 (ja) | 1991-08-27 | 1991-08-27 | 半導体ウェハ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0552900A true JPH0552900A (ja) | 1993-03-02 |
| JP3143973B2 JP3143973B2 (ja) | 2001-03-07 |
Family
ID=16673939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03215529A Expired - Fee Related JP3143973B2 (ja) | 1991-08-27 | 1991-08-27 | 半導体ウェハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3143973B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310578A (ja) * | 1993-04-26 | 1994-11-04 | Nec Corp | 半導体装置 |
| US5739546A (en) * | 1993-12-16 | 1998-04-14 | Nippondenso Co., Ltd. | Semiconductor wafer |
| US6859067B2 (en) | 2000-06-05 | 2005-02-22 | Elpida Memory, Inc. | Semiconductor apparatus |
| WO2007102257A1 (ja) * | 2006-03-06 | 2007-09-13 | Matsushita Electric Industrial Co., Ltd. | 半導体装置、及び半導体装置の検査方法 |
| US8653629B2 (en) | 2011-03-25 | 2014-02-18 | Kabushiki Kaisha Toshiba | Semiconductor device and wafer |
-
1991
- 1991-08-27 JP JP03215529A patent/JP3143973B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06310578A (ja) * | 1993-04-26 | 1994-11-04 | Nec Corp | 半導体装置 |
| US5739546A (en) * | 1993-12-16 | 1998-04-14 | Nippondenso Co., Ltd. | Semiconductor wafer |
| US6859067B2 (en) | 2000-06-05 | 2005-02-22 | Elpida Memory, Inc. | Semiconductor apparatus |
| WO2007102257A1 (ja) * | 2006-03-06 | 2007-09-13 | Matsushita Electric Industrial Co., Ltd. | 半導体装置、及び半導体装置の検査方法 |
| US8653629B2 (en) | 2011-03-25 | 2014-02-18 | Kabushiki Kaisha Toshiba | Semiconductor device and wafer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3143973B2 (ja) | 2001-03-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100466984B1 (ko) | 테스트 소자 그룹 회로를 포함하는 집적 회로 칩 및 그것의 테스트 방법 | |
| JP3804733B2 (ja) | ストレス用電圧を用いてメモリをテストする機能を有する集積回路 | |
| JP3353602B2 (ja) | 半導体装置の試験方法 | |
| JPWO2006025140A1 (ja) | 半導体集積回路装置およびその検査方法、半導体ウエハ、およびバーンイン検査装置 | |
| JP3143973B2 (ja) | 半導体ウェハ | |
| JPH1019974A (ja) | 半導体試験装置およびこの試験装置を用いた試験方法 | |
| JP2918397B2 (ja) | 半導体ウエハ及びその製造方法 | |
| US6785413B1 (en) | Rapid defect analysis by placement of tester fail data | |
| US6986087B2 (en) | Method and apparatus for improving testability of I/O driver/receivers | |
| JP2005283432A (ja) | 半導体ウエハおよびその半導体ウエハを用いた半導体装置の製造方法 | |
| JP2003031666A (ja) | 半導体デバイスまたは半導体ウェハ一括のテスト装置及びテスト方法 | |
| JPH0823016A (ja) | 半導体メモリのテスト方法 | |
| JPH08264917A (ja) | ２つの集積回路を有する基板 | |
| JPH06194421A (ja) | 半導体装置 | |
| US5841787A (en) | Memory programming and test circuitry and methods for implementing the same | |
| US20030080335A1 (en) | Semiconductor device, and verification method for semiconductor testing apparatus and method using the semiconductor device | |
| JPH0712903A (ja) | 半導体集積回路装置及びその検査方法 | |
| JPH0257676B2 (ja) | ||
| JPH10253707A (ja) | 集積回路試験装置 | |
| JP3873586B2 (ja) | 回路基板検査装置および回路基板検査方法 | |
| KR100517604B1 (ko) | 피시비에 장착된 메모리 소자에 대한 프로그래밍 장치 및방법 | |
| JP2000322898A (ja) | 半導体集積回路装置 | |
| JP2003007087A (ja) | メモリのテスト方法、テスト装置及びテスト用メモリモジュール | |
| JPH03120697A (ja) | 集積回路装置 | |
| JP2720761B2 (ja) | 半導体集積回路試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |