JPH01282799A

JPH01282799A - 半導体記憶装置

Info

Publication number: JPH01282799A
Application number: JP63110809A
Authority: JP
Inventors: Yasumasa Nishimura; 西村　安正
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-05-07
Filing date: 1988-05-07
Publication date: 1989-11-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は大容量の半導体記憶装置（以下、メモリＬＳＩ
と称する）内部の回路構成に関し、特にこのメモリＬＳ
Ｉの機能検査を簡便にするための回路構成に関するもの
である。

〔従来の技術〕

従来この種のメモリＬＳＩの機能検査のための装置とし
ては第３図に示されるものがある。

同図において、■はメモリＬ−Ｓ　Ｉ、２はメモリＬＳ
ＩＩの内部に形成されたメモリセルアレイ、３はこのメ
モリセルアレイ２に入力される人力データを印加するた
めの入力ピン、４はメモリセルアレイ２に保持（記憶）
されたデータを出力（読み出す）するための出力ピンで
ある。また、５はメモリＬＳＩＩを検査するための半導
体試験装置（以下、テスタと称する）、６はメモリＬＳ
ＩＩを検査するためのパルス信号を発生するドライバ。

７はメモリＬＳＩＩの出力するデータと比較される期待
値が記憶された記憶回路、８はメモリＬＳ１１の出力デ
ータを記憶回路７に記ｔａされた期待値と比較するコン
パレータであり、これらドライバ６、記憶回路７および
コンパレータ８はテスタ５の内部に組み込まれている。

なお、図示された入力ピン３以外に複数の信号（例えば
、メモリセルアレイ２の番地を特定するためのアドレス
（言号、メモリＬＳＩＩへのデータの書き込み中かある
いは読み出し中かを識別させるためのライトイネーブル
信号等）を人力するための入力ピンが必要であるが、こ
こでは省略しである。

次に、メモリＬＳＩＩが正常に動作しているかどうかの
検査、いわゆるファンクション・テストについて以下に
説明する。

テスタ５のドライバ６によって発生されたパルス信号は
入力ビン３に伝達され、そのパルス信号（「Ｈ」レベル
信号、「Ｌ」レベル信号）に応じてメモリＬＳＩＩのメ
モリセルアレイ２に所定のデータが書き込まれる。そし
て、メモリセルアレイ２に書き込んだｒＨＪレベル／「
Ｌ」レベルのデータが正しく保持されているかどうかを
テスタ５のコンパレータ８を用いて行う。つまり、まず
、メモリＬＳＩＩを読み出し状態にし、メモリセルアレ
イ２から出力されるデータを出力ピン４に取り出し、取
り出したこのデータとテスタ５内部の記憶回路７に記憶
された期待値とをコンパレータ８に入力し、このコンパ
レータ８においてｒＨＪレベル／「Ｌ」レベルの２値論
理で比較演算することによって行う。

この結果、メモリセルアレイ２内の全ての読み出しデー
タと期待値とが全て一致した場合にはそのメモリＬＳＩ
Ｉは良品であると判定し、それ以外は不良品であると見
做してメモリＬＳＩＩの良否の判定を行う。

〔発明が解決しようとする課題〕

従来のメモリＬＳＩは以上のように構成されており、そ
の機能検査をするにはメモリＬＳＩを動作させるための
パルス信号を発生ずるドライバおよびメモリＬＳＩの出
力データを期待値と比較するコンパレータを具備した高
価なテスタが必要である。また、テスト・コストを低減
するために、多数個（数百個）を−括して同時に検査し
ようとすると、このテスタをより大規模にかつ複雑にし
たより高価なテスタを必要とする。このように、従来の
メモリＬＳＩ２１はテスト・コストが高く、また、多数
個の製品を経済的に安く一括して検査出来ないという課
題を有していた。

本発明はこのような課題を解消するためになされたもの
で、簡単でかつ安価に多数個のメモリＬＳＩを一括して
検査出来るメモリＬＳ　Ｉ　２１を提供することを目的
とする。

〔課題を解決するための手段〕

本発明は、半導体記憶装置の出力期待データを保持する
第１の記憶回路と、半導体記憶装置の記憶部からの出力
データを第１の記憶回路に保持された期待データと比較
する比較回路と、この比較回路による比較結果を保持す
る第２の記憶回路とを半導体記憶装置の内部に備えたも
のである。

〔作　用〕

メモリセルアレイからの読み出しデータとメモＵ　Ｌ　
Ｓ　Ｉの期待値との比較およびこの比較結果の保持はメ
モリＬＳＩ内部の簡単な回路にて行われる。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路構成を表すブロク図で
ある。

同図において、２１は情報が記憶されるメモリセルアレ
イ２を内部に備えたメモリＬＳＩ、２２はメモリＬＳ　
Ｉ　２１にデータを入力する入力ビン、２３はメモリＬ
　Ｓ　Ｉ　２１からデータを出力する出力ピン、２４は
入力ビン２２からメモリＬＳＩ２１に供給される期、待
値を保持しておく第１のラッチ回路、２５はメモリセル
アレイ２から出力されるデータとラッチ回路２４から出
力される期待値とを入力してこれら各データを比較する
排他的論理和回路、２６は排他的論理和回路２５の出力
信号を取り込んで保持しておく第２のラッチ回路であり
、このランチ回路２６はメモリＬＳＩ２１に電源が投入
されたときにリセット（ラッチ回路２６の出力状態がｒ
ＬＪレベルとなる）され、「Ｈ」レベル信号が人力され
るとその出力はｒＨＪレベルとなり、この「Ｈ」レベル
はメモリＬＳＩ２１に電源が供給されている限り保持さ
れる。

また、２７ａ、２７ｂはメモリＬＳＩ２１を通常の動作
状態にするための入力系用リレー回路。

出力系用リレー回路であり、このメモリＬＳＩ２１の有
する検査機能を働かせない時には図示のオン（導通）状
態にされている。一方、２８ａ、２８ｂはメモリＬＳＩ
２１の有する検査機能を働かせる時に図示と反対側のオ
ン状態にされるリレー回路であり、これら各リレー回路
２７ａ、ｂおよびリレー回路２３ａ、ｂとは互いに排他
的な動作をする。すなわち、リレー回路２７ａ、ｂがオ
ン状態の時にはリレー回路２８ａ、ｂがオフ状態となり
、また、これと反対にリレー回路２７ａ、ｂがオフ状態
の時にはリレー回路２８ａ、ｂがオン状態となる。

また、２９はメモリＬＳ　Ｉ　２１の動作状態を制御す
るモード切替部、３０はこのモード切替部２９を制御す
る信号が入力される人力ピンであり、上述した一連の動
作はこのモード切替部２９によりコントロールされる。

なお、上述した人力ピン２２．出力ピン２３゜リレー回
路２７ａ＋ｂ＋　　リレー回路２３ａ、ｂ。

モード切替部２９および入力ピン３０は、メモリＬＳ　
Ｉ　２１の外部ピンの数が制限されているため、メモリ
ＬＳＩ２１が通常の動作をするのに必要な信号ピンおよ
び回路として作用する。例えば、データ入力ピン２２．
データ出力ピン２３およびモード切り替え用入力ピン３
０は、それぞれ、従来技術で説明した第３図のブロック
図における人力ビン３．出力ピン４および同図に図示さ
れていないアドレスピンとして作用する。

次に、このような構成における本装置の動作について説
明する。

メモリＬＳＩ２１が正常に動作しているかどうかの検査
、いわゆるファンクション・テストは以下に述べる手順
で行われる。

まず、メモリＬＳＩ２１のメモリセルアレイ２に保持し
たいデータを書き込む。この書き込みは、リレー回路２
７ａ、ｂを図示のオン状態とし、リレー回路２３ａ、ｂ
を図示のオフ状態とすることにより行われ、人力ピン２
２に人力されたデータはリレー回路２７ａを経てメモリ
セルアレイ２に入力されて記憶、保持される。

次に、メモリＬＳＩ２１を検査モードにするため、モー
ド切替用の入力ピン３０に制御信号を入力する。この制
御信号が人力されることにより、モード切替部２９はリ
レー回路２８ａ、ｂおよびリレー回路２７ａ、ｂを制御
し、リレー回路２８ａ、ｂを図示と反対側の状態に切り
替えてオン状態にし、リレー回路２７ａ、ｂを図示と反
対側の状態に切り替えてオフ状態にする。

そして、入力ピン２２に期待値を入力するとこの期待値
はラッチ回路２４に取り込まれる。これと同時に、メモ
リＬＳ　Ｉ　２１は読み出し動作を開始（図示しない他
の入力ピン、例えばアドレス信号を入力することにより
）しているので、一定時間が経過した後、メモリセルア
レイ２内の１つのセルからこのセルに書き込まれたデー
タが読み出され、リレー回路２８ｂを介して排他的論理
和回路２５に人力される。

排他的論理和回路２５では、メモリセルアレイ２からの
読み出しデータとラッチ回路２４に保持された期待値と
の比較演算が行われ、両方のデータが一致している場合
には排他的論理和回路２５の出力はｒＬＪレベルのまま
となり、また、両方のデータが一致していない場合には
ｒＨＪレベルとなる。このｒＨＪレベル信号はラッチ回
路２６に入力されて保持され、また、このラッチ回路２
６はメモリＬＳＩ２１に電源が供給されている限り、ｒ
ＨＪレベル信号を出力し続ける。このため、ラッチ回路
２６に保持されたデータの電位を出力ピン２３にて測定
することにより、検査されたメモリＬＳＩ２１の良否の
判定が識別されることとなる。

以上の動作をメモリセルアレイ２内の全てのメモリセル
の読み出しに適用することにより、従来のようにメモリ
ＬＳＩ２１の出力を常にモニタ（従来のテスタのコンパ
レータによる）していなくても、その製品の良否を識別
することが可能となる。しかも、この識別は、一定時間
（時間オーダで可）経過した後に出力ピン２３の電位を
測定することのみにより容易に行われる。

以上はメモリＬＳＩ２１の単体での検査手順を説明した
が、以下に多数個のメモリＬＳＩ２１を同時に検査する
場合、例えば、メモリＬＳＩ２１の初期不良を早く出す
ために行うエージング工程（通常数時間を要し、その間
はメモリＬＳＩ２１の書き込み、読み出し動作をさせる
。）について説明する。

第２図はメモリＬＳ　Ｉ　２１をエージング工程におい
て検査する際に使用する装置を示す。

同図において、４０はメモリＬＳＩ２１のエージングを
実施するためのエージング基板であり、この基板４０上
にはメモリＬＳＩ２１を動作させるために必要な図示し
ない信号線がプリント配線されており、図示しないバー
イン装置により必要な電気信号（パルス信号）が基板４
０上のメモリＬＳ　Ｉ　２１に一括して供給される。ま
た、４１は期待値を与えるための信号ライン、４２はメ
モリＬＳＩ２１の動作状態の切り替えのための信号ライ
ン（必要な場合にのみ使用）である。

エージング基板４０をバーイン装置に装着し、エージン
グ終了後、メモリＬＳ　Ｉ　２１の出力ピン２３の電圧
レベルを測定することにより、従来、エージング工程と
別個に実施していたメモリテスタで行うテスト項目を、
このエージング処理と同時に行え、しかも、簡単にかつ
迅速にメモリＬＳ１２１の良否を判定し識別することが
出来る。

〔発明の効果〕

以上のように本発明は、半導体記憶装置の出力期待デー
タを保持する第１の記憶回路と、半導体記憶装置の記憶
部からの出力データを第１の記憶回路に保持された期待
データと比較する比較回路と、この比較回路による比較
結果を保持する第２の記憶回路とを半導体記憶装置の内
部に備えたことにより、メモリセルアレイからの読み出
しデータとメモリＬＳＩの期待値との比較およびこの比
較結果の保持はメモリＬＳＩ内部の簡単な回路にて行わ
れる。このため、従来使用していた高価なテスタは不要
となり、しかも、多数個のメモリＬＳＩを一括して同時
に、かつ、低コストにて検査を行えるという効果を有す
る。また、エージング工程と同時に行えるため、検査工
程が簡略化されて効率的なメモリＬＳＩ２１の検査が実
施出来るという効果をも有する。

このため、近年大容量化しつつあるメモリＬＳ■のテス
ト時間は短縮化され、かつ、テスト・コストは低減され
て半導体記憶装置の技術進歩に有用な技術を提供するこ
とが可能となった。

【図面の簡単な説明】

第１図は本発明の一実施例の回路構成を表すブロック図
、第２図はこの実施例による半導体記憶装置を複数個同
時に検査する際の回路構成を示すブロック図、第３図は
従来の回路構成を示すブロック図である。２・・・メモリセルアレイ、２１・・・メモリＬＳＩ、
２２・・・データ入力ピン、２３・・・データ出力ピン
、２４・・・第１のランチ回路、２５・・・排他的論理
和回路、２６・・・第２のラッチ回路、２７ａ、ｂ、２
８ａ、ｂ・−−リレー回路、２９・・・モード切替部、
３０・・・モード切替用制御信号入力ピン。代　理　人　大府増雄ブ　　Ｉ　ｇ票　２　ス４Ｕ洒　３　〆手　続　補　正　書（自発）６３　、ｑ＝　２７昭和　　年　（１４月　　日

Claims

【特許請求の範囲】

半導体記憶装置の出力期待データを保持する第１の記憶
回路と、前記半導体記憶装置の情報の記憶される記憶部
からの出力データを前記第１の記憶回路に保持された期
待データと比較する比較回路と、この比較回路による比
較結果を保持する第２の記憶回路とを前記半導体記憶装
置の内部に備えたことを特徴とする半導体記憶装置。