JP2024014521A - 自動試験装置およびそのインタフェース装置 - Google Patents

Abstract

【課題】２０Ｇｂｐｓを超える高速デバイスを高精度で試験可能なインタフェース装置、および自動試験装置を提供する。
【解決手段】インタフェース装置２００は、テストヘッド１３０とＤＵＴ１の間に設けられる。インタフェース装置２００は、ピンエレクトロニクスＩＣ４００、ＲＡＭ４１０、ピンコントローラ４２０、不揮発性メモリ４３０を備える。ＲＡＭ４１０は、複数のピンエレクトロニクスＩＣ４００がＤＵＴから受信したデバイス信号にもとづくデータを格納する。ピンコントローラ４２０は、テストヘッド１３０からの制御信号に応じて、複数のピンエレクトロニクスＩＣ４００を制御する。ピンエレクトロニクスＰＣＢ３１０には、複数のピンエレクトロニクスＩＣ４００、ＲＡＭ４１０およびピンコントローラ４２０が実装される。
【選択図】図１３

Description

本開示は、自動試験装置のインタフェース装置に関する。

メモリやＣＰＵ（Central Processing Unit）などの各種半導体デバイスの検査に、自動試験装置（ＡＴＥ：Automatic Test Equipment）が使用される。ＡＴＥは、試験対象の半導体デバイス（以下、被試験デバイス（ＤＵＴ））に、試験信号を供給し、試験信号に対するＤＵＴの応答を測定し、ＤＵＴの良否を判定し、あるいは、不良箇所を特定する。

図１は、従来のＡＴＥ１０のブロック図である。ＡＴＥ１０は、テスター（テスター本体ともいう）２０、テストヘッド３０、インタフェース装置４０、ハンドラ５０を備える。

テスター２０は、ＡＴＥ１０を統括的に制御する。具体的には、テスター２０は、テストプログラムを実行し、テストヘッド３０やハンドラ５０を制御し、測定結果を収集する。

テストヘッド３０は、ＤＵＴ１に供給すべき試験信号を発生し、またＤＵＴからの信号（デバイス信号という）を検出するハードウェアを備える。具体的には、テストヘッド３０は、ピンエレクトロニクス（ＰＥ）３２や、電源回路（不図示）などを備える。ＰＥ３２は、ドライバおよびコンパレータなどを含むＡＳＩＣ（Application Specific IC）である。従来において、ＰＥ３２は、ＰＥボード３４と呼ばれるプリント基板上に実装され、テストヘッド３０の内部に収容されていた。

インタフェース装置４０は、ハイフィックスとも称され、テストヘッド３０とＤＵＴ１の間の電気的な接続を中継する。インタフェース装置４０は、ソケットボード４２を備える。ソケットボード４２には、複数のソケット４４が設けられており、複数のＤＵＴ１を同時測定可能となっている。ウェハレベル試験を行うＡＴＥの場合、ソケットボード４２に代えて、プローブカードが使用される。

複数のソケット４４には、ハンドラ５０によって、複数のＤＵＴ１がロードされ、ソケット４４にＤＵＴ１が押し付けられる。試験終了後、ハンドラ５０は、ＤＵＴ１をアンロードし、必要に応じて、良品と不良品を分別する。

インタフェース装置４０は、ソケットボード４２と、テストヘッド３０を接続する複数のケーブル４６を備える。ＰＥ３２が発生する試験信号は、ケーブル４６を介して、ＤＵＴ１に伝送され、ＤＵＴ１が発生するデバイス信号は、ケーブル４６を介してＰＥ３２に伝送される。

特開２００８－７６３０８号公報 国際公開ＷＯ２００９－０３４６４１号公報

近年、ＤＲＡＭ（Dynamic Random Access Memory）の高速化が進んでいる。グラフィックボードに搭載されるＧＤＤＲ（Graphics Double Data Rate)メモリでは、ＧＤＤＲ６Ｘ規格において、ＮＲＺ（Non Return to Zero）方式により２１Ｇｂｐｓの伝送速度が達成されている。

次世代のＧＤＤＲ７では、ＰＡＭ４（Pulse Amplitude Modulation 4）が採用され、伝送速度は４０Ｇｂｐｓまで高められる。ＮＲＺ方式も、年々高速化が進められており、次世代では、２８Ｇｂｐｓ程度まで高速化される。

伝送速度が２０Ｇｂｐｓを超えると、従来のアーキテクチャを流用したメモリテスタでの正確な測定が難しくなってくる。現状、２８Ｇｂｐｓや４０Ｇｂｐｓの高速なメモリを正確に測定できるＡＴＥは市販されていない。

本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、２０Ｇｂｐｓを超える高速デバイスを高精度で試験可能なインタフェース装置、および自動試験装置の提供にある。

本開示のある態様は、テストヘッドと被試験デバイス（ＤＵＴ）の間に設けられるインタフェース装置に関する。インタフェース装置は、複数のピンエレクトロニクスＩＣ（Integrated Circuit）と、複数のピンエレクトロニクスＩＣがＤＵＴから受信したデバイス信号にもとづくデータを格納するＲＡＭ（Random Access Memory）と、テストヘッドからの制御信号に応じて、複数のピンエレクトロニクスＩＣを制御するピンコントローラと、複数のピンエレクトロニクスＩＣ、ＲＡＭおよびピンコントローラが実装されるプリント基板と、を備える。

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

本開示のある態様によれば、高速デバイスを量産試験可能となる。

従来のＡＴＥのブロック図である。 実施形態に係るＡＴＥを示す図である。 一実施例に係るインタフェース装置の断面図である。 一実施例に係るフロントエンドモジュールを示す図である。 図４のＦＥＵの構成例を示す斜視図である。 図４のＦＥＵの構成例を示す断面図である。 ピンエレクトロニクスＩＣとソケットの接続の一例を示す断面図である。 ＦＰＣケーブルとソケットボードの接続部分の構成例を示す断面図である。 ＦＰＣケーブルとソケットボードの接続部分の分解斜視図である。 図１０（ａ）、（ｂ）は、インタポーザの構造および接続を説明する断面図である。 ＦＰＣケーブルとプリント基板の接続部分の構成例を示す断面図である。 ＦＰＣケーブルとプリント基板の接続部分の分解斜視図である。 ピンエレクトロニクスＰＣＢのレイアウトを示す図である。 ピンエレクトロニクスＰＣＢの簡略化されたレイアウト図である。

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

超高速のメモリデバイスを試験可能なＡＴＥを実現するためには、信号源（ドライバ）とＤＵＴの間の伝送距離を最短化する必要がある。従来は同軸ケーブルを用いたマザーボード(MB)によって、ピンエレクトロニクスボード(PE)とDUT間の伝送を担っていたが、同軸ケーブルの伝送損失および同軸ケーブルと基板との接続に要するコネクタの伝送損失、さらには基板上のピンエレクトロニクスＩＣからコネクタまでの配線引き出しといった伝送媒体の接続点や、接続箇所でのモード変換に伴う信号反射などの信号劣化要因が多く、高速信号を正確に伝送するには不利であった。本開示は、係る知見にもとづいてなされたものである。本開示では、伝送路における損失を低減することにより、高速信号の伝送を可能にする方式を提案する。

一実施形態に係るインタフェース装置は、テストヘッドと被試験デバイス（ＤＵＴ）の間に設けられる。インタフェース装置は、複数のピンエレクトロニクスＩＣ（Integrated Circuit）と、複数のピンエレクトロニクスＩＣがＤＵＴから受信したデバイス信号にもとづくデータを格納するＲＡＭ（Random Access Memory）と、テストヘッドからの制御信号に応じて、複数のピンエレクトロニクスＩＣを制御するピンコントローラと、複数のピンエレクトロニクスＩＣ、ＲＡＭおよびピンコントローラが実装されるプリント基板と、を備える。

本発明者らは、従来のＡＴＥについて検討し、以下の知見を得た。従来のＡＴＥでは、ピンエレクトロニクスＩＣは、テストヘッド内に設けられており、ピンエレクトロニクスＩＣとＤＵＴの間の距離が遠かった。ＤＵＴが２８Ｇｂｐｓや４０Ｇｂｐｓの高速なメモリである場合、ピンエレクトロニクスＩＣが発生する試験信号やＤＵＴが発生するデバイス信号は、１４ＧＨｚを超える高周波数成分を含むようになるが、伝送距離が長いと、高周波成分の損失が顕著となる。高周波成分の減衰は、波形歪みを引き起こし、正確な信号伝送が難しくなる。

これに対して、本実施形態では、複数のピンエレクトロニクスＩＣを、インタフェース装置に内蔵することにより、複数のピンエレクトロニクスＩＣを、ＤＵＴの直近に配置することが可能となり、試験信号およびデバイス信号の伝送距離を従来に比べて大幅に短くすることができる。これにより高周波成分の損失を抑制でき、高速な試験信号およびデバイス信号を伝送することが可能となり、ひいては正確な試験が可能となる。

さらに、複数のピンエレクトロニクスＩＣが実装されるプリント基板上に、ＲＡＭを実装し、ＲＡＭに大容量のデバイス信号を一時的に保存した後に、ピンコントローラによって、テストヘッドに送信することができる。これにより、テストヘッドとインタフェース装置の間の伝送レートを、ＤＵＴ１のレートに対して著しく低く設計できる。

本発明者は、高速デバイスの試験においては、ピンエレクトロニクスＩＣの電源電圧に含まれるノイズが、ピンエレクトロニクスＩＣの性能に大きな影響を与えることを認識した。この認識にもとづき、一実施形態において、インタフェース装置は、プリント基板に実装され、ピンエレクトロニクスＩＣに電源電圧を供給するリニアレギュレータをさらに備えてもよい。リニアレギュレータをテストヘッドに設けると、電源ラインが長くなるため、ピンエレクトロニクスＩＣに供給される電源電圧にノイズが混入し、ピンエレクトロニクスＩＣの性能が低下する。これに対して、リニアレギュレータをプリント基板上に実装することで、リニアレギュレータからピンエレクトロニクスＩＣまでの電源ラインを短縮でき、また電源電圧は、プリント基板上の配線だけを通過することとなるため、ノイズの混入を抑制できる。また、リニアレギュレータと負荷であるピンエレクトロニクスＩＣの間の配線が短くできるため、配線インピーダンスに起因するＩＲドロップ、すなわち無駄な電力消費を削減でき、またロードレギュレーションを改善できる。

一実施形態において、リニアレギュレータは、テストヘッド側に設けられたＤＣ／ＤＣコンバータからの直流電圧を受け、ピンエレクトロニクスＩＣに供給すべき電源電圧を生成してもよい。ノイズ源となるＤＣ／ＤＣコンバータを、テストヘッド内に設けることで、ピンエレクトロニクスＩＣに混入するノイズを低減できる。また、ＤＣ／ＤＣコンバータの一次側電圧は比較的高い電圧（たとえば４８Ｖ）であることが多く、そのままインタフェース装置に供給すると、コネクタとして高耐圧のものが必要になるが、高耐圧のコネクタは、高速伝送に適さない。ＤＣ／ＤＣコンバータをテストヘッド側に設けると、低耐圧の、高速伝送に適したコネクタを採用できる。

一実施形態において、複数のピンエレクトロニクスＩＣが、プリント基板のＤＵＴに最も近い第１辺に沿って実装されてもよい。これにより、複数のピンエレクトロニクスＩＣを、ＤＵＴに近づけることができ、試験信号およびデバイス信号の伝送距離を短くできる。

一実施形態において、第１辺が伸びる方向を第１方向、それと垂直な方向を第２方向とするとき、ピンコントローラは、第１方向に関してプリント基板の中央に配置され、第２方向に関して、プリント基板の中央よりも、第１辺と対向する第２辺に近い領域に配置されてもよい。

一実施形態において、インタフェース装置は、テストヘッドから供給されるクロック信号と同期して動作してもよい。言い換えると、クロック信号を生成するオシレータは、プリント基板上ではなく、テストヘッドに設けられる。これにより、ノイズ源であるオシレータを、ピンエレクトロニクスＩＣやリニアレギュレータなどのアナログブロックから遠ざけることができ、これらの回路の性能の低下を抑制できる。

一実施形態において、インタフェース装置は、ピンエレクトロニクスＩＣ（Integrated Circuit）とＤＵＴを接続するＦＰＣ（Flexible printed circuits）ケーブルを備えてもよい。

従来の同軸ケーブルに代えて、ＦＰＣケーブルを採用することで、高周波領域における損失を低減できる。これにより波形歪みを改善して、高速なデバイスを試験することが可能となる。

ＦＰＣケーブルは同軸ケーブルに比べて柔軟であるため、ピンエレクトロニクスＩＣのレイアウトに、大きな自由度をもたらす。したがって、従来に比べてピンエレクトロニクスＩＣを、よりＤＵＴに近い位置に配置することが可能となる。

一実施形態において、インタフェース装置は、ピンエレクトロニクスＩＣが実装されるプリント基板と、プリント基板とＦＰＣケーブルを接続する第１インタポーザと、をさらに備えてもよい。従来のアーキテクチャでは、ケーブルを着脱可能としたい場合、ＬＩＦ（Low Insertion Force）コネクタやＺＩＦ（Zero Insertion Force）コネクタが採用されていたが、これらのコネクタは、高周波領域において無視できない損失を有している。本実施形態では、ＬＩＦコネクタやＺＩＦコネクタに代えて、インタポーザを利用して電気的コンタクトをとるため、コネクタにおける損失を低減することができる。

一実施形態において、プリント基板は、ピンエレクトロニクスＩＣの裏面電極の位置において貫通するビアホールを含み、ビアホールの位置において、第１インタポーザの配線と電気的に接続されてもよい。プリント基板の内部において、面内方向に伝送路を引き回さずに、ストレートに裏面に導くことで、伝送損失をさらに低減できる。

一実施形態において、インタフェース装置は、ソケットと、ソケットが実装されるソケットプリント基板と、を含むソケットボードと、ソケットプリント基板とＦＰＣケーブルを接続する第２インタポーザと、をさらに備えてもよい。ソケットプリント基板と、ＦＰＣケーブルの間の接続に、ＬＩＦコネクタやＺＩＦコネクタに代えて、インタポーザを採用することで、コネクタにおける損失を低減することができる。

一実施形態において、ソケットプリント基板は、ソケットボードの裏面電極の位置において貫通するビアホールを含み、ビアホールの位置において、第２インタポーザの配線と電気的に接続されてもよい。ソケットプリント基板の内部において、面内方向に伝送路を引き回さずに、ストレートに裏面に導くことで、伝送損失をさらに低減できる。

一実施形態に係る自動試験装置は、テスター本体と、テストヘッドと、テストヘッドに接続される上述のいずれかのインタフェース装置と、を備えてもよい。

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

また図面に記載される各部材の寸法（厚み、長さ、幅など）は、理解の容易化のために適宜、拡大縮小されている場合がある。さらには複数の部材の寸法は、必ずしもそれらの大小関係を表しているとは限らず、図面上で、ある部材Ａが、別の部材Ｂよりも厚く描かれていても、部材Ａが部材Ｂよりも薄いこともあり得る。

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

図２は、実施形態に係るＡＴＥ１００を示す図である。ＡＴＥ１００は、テスター１２０、テストヘッド１３０、ハンドラ１５０およびインタフェース装置２００を備える。

テスター１２０は、ＡＴＥ１００を統括的に制御する。具体的には、テスター１２０は、テストプログラムを実行し、テストヘッド１３０やハンドラ１５０を制御し、測定結果を収集する。

ハンドラ１５０は、ＤＵＴ１を、インタフェース装置２００に供給（ロード）し、試験済みのＤＵＴ１を、インタフェース装置２００からアンロードする。またハンドラ１５０は、ＤＵＴ１を、良品と不良品に分別する。

インタフェース装置２００は、ソケットボード２１０、配線２２０およびフロントエンドモジュール３００を備える。

本実施形態において、複数のピンエレクトロニクスＩＣ（ＰＥ－ＩＣ）４００は、テストヘッド１３０内ではなく、インタフェース装置２００に設けられている。ピンエレクトロニクスＩＣ４００は、試験信号を発生するドライバや、デバイス信号を受信するコンパレータが集積化される特定用途向け集積回路（ＡＳＩＣ：Application Specific IC）である。試験信号およびデバイス信号は、ＮＲＺ信号、あるいはＰＡＭ４信号である。

より具体的には、複数のピンエレクトロニクスＩＣ４００はモジュール化されている。このモジュールをフロントエンドモジュール３００と称する。

ソケットボード２１０には、複数のソケット２１２が設けられている。ソケット２１２には、ＤＵＴ１が装着される。フロントエンドモジュール３００とソケット２１２の間は、配線２２０を介して接続される。

以上がＡＴＥ１００の構成である。

このＡＴＥ１００によれば、複数のピンエレクトロニクスＩＣ４００をモジュール化してなるフロントエンドモジュール３００を、インタフェース装置２００に内蔵することにより、ピンエレクトロニクスＩＣ４００を、ＤＵＴ１の直近に配置することが可能となる。これにより、試験信号およびデバイス信号の伝送距離を、従来に比べて大幅に短くすることができる。

たとえば、従来のＡＴＥにおいて、ピンエレクトロニクスＩＣとソケットボードの間は、長さ５００ｍｍ～６００ｍｍ程度の同軸ケーブルで接続されていたが、本実施形態では、配線２２０の長さを、１００ｍｍ～１５０ｍｍ程度まで短くすることができる。これにより高周波成分の損失を大幅に低減でき、高速な試験信号およびデバイス信号を伝送することが可能となる。このインタフェース装置２００を備えるＡＴＥ１００は、２０Ｇｂｐｓを超える高速メモリの試験が可能となる。

本開示は、図２のブロック図や回路図として把握され、あるいは上述の説明から導かれるさまざまな装置、方法に及ぶものであり、特定の構成に限定されるものではない。以下、本開示の範囲を狭めるためではなく、本開示や本発明の本質や動作の理解を助け、またそれらを明確化するために、より具体的な構成例や実施例を説明する。

図３は、一実施例に係るインタフェース装置２００Ａの断面図である。図３には、１個のＤＵＴに関連する構成のみが示される。この実施例において、インタフェース装置２００Ａは、マザーボード２３０と、マザーボード２３０に対して着脱可能なソケットボード２１０を備える。ソケットボード２１０は、ソケット２１２、ソケットプリント基板（ソケットＰＣＢ）２１４、ソケットボード側コネクタ２１６を備える。

フロントエンドモジュール３００Ａは、複数のピンエレクトロニクスＩＣ４００が実装される複数のプリント基板（ピンエレクトロニクスＰＣＢ）３１０を備える。複数のピンエレクトロニクスＰＣＢ３１０は、ＤＵＴの面（表面および裏面）、言い換えるとソケットボード２１０の面Ｓ１に対して垂直な向きで配置される。本実施形態では、ソケットボード２１０は、地面と水平であり、したがって複数のピンエレクトロニクスＰＣＢ３１０は、重力方向と平行となるように配置される。

フロントエンドモジュール３００Ａは、プレート状の冷却装置（以下、コールドプレートと称する）３２０をさらに備える。コールドプレート３２０は、冷媒が流通する流路を有する。

複数のピンエレクトロニクスＰＣＢ３１０ａ，３１０ｂおよびコールドプレート３２０は、ピンエレクトロニクスＩＣ４００がコールドプレート３２０と熱的に結合する態様で積層されている。

マザーボード２３０は、ソケットボード側コネクタ２３２、スペーシングフレーム２３４、中継コネクタ２３６を備える。フロントエンドモジュール３００Ａは、スペーシングフレーム２３４に対して固定されている。中継コネクタ２３６は、テストヘッド側コネクタ１３２と電気的および機械的に結合する。

詳しくは後述するように、配線２２０は、従来の同軸ケーブルに代えて、フレキシブル基板（ＦＰＣ：Flexible printed circuits）で構成されるケーブル（ＦＰＣケーブルともいう）を用いることができる。

一方で、ピンエレクトロニクスＰＣＢ３１０と中継コネクタ２３６の間の配線２２４には、ピンエレクトロニクスＩＣ４００に対する制御信号のみが伝送し、試験信号やデバイス信号は伝送しない。そのため配線２２４は、同軸ケーブルを利用してもよい。

複数のピンエレクトロニクスＩＣ４００は、ピンエレクトロニクスＰＣＢ３１０上において、ピンエレクトロニクスＰＣＢ３１０の上下方向の中央よりも、ＤＵＴ寄り（ソケットボード２１０寄り）に実装される。これにより、ピンエレクトロニクスＰＣＢ３１０上における、試験信号およびデバイス信号の伝送距離を短くすることができ、高速な信号伝送が可能となる。

たとえば、複数のピンエレクトロニクスＩＣ４００は、ピンエレクトロニクスＰＣＢ３１０のＤＵＴ側の１辺から、５０ｍｍ以内に配置することが好ましく、３０ｍｍ以内に配置することができれば、さらに伝送距離を短くできる。

図４は、一実施例に係るフロントエンドモジュール３００Ｂを示す図である。

１個のＤＵＴ１には、２×Ｍ個（Ｍ≧１）のピンエレクトロニクスＩＣ４００が割り当てられている。複数のＤＵＴおよびピンエレクトロニクスＩＣ４００には、Ａ～Ｄの添え字を付し、必要に応じて区別する。この例では、ＤＵＴ１が、１９２Ｉ／Ｏを有し、ピンエレクトロニクスＩＣ４００が２４Ｉ／Ｏを有する場合、１個のＤＵＴ当たり、１９２／２４＝８個（つまりＭ＝４）のピンエレクトロニクスＩＣ４００が割り当てられる。

フロントエンドモジュール３００Ｂは、複数Ｎ個（Ｎ≧２）のＤＵＴ１ごとに分割して構成され、この分割単位をフロントエンドユニット（ＦＥＵ）と称する。この例では４個のＤＵＴに対応するブロックが、１個のＦＥＵを構成しており、１個のＦＥＵは、２×Ｍ×Ｎ個＝２×４×４＝３２個のピンエレクトロニクスＩＣ４００を備える。

図４には、２個のＦＥＵが示されるが、実際にはフロントエンドモジュール３００Ｂは、２個以上のＦＥＵを備えることができる。たとえば６４個の同時測定可能なＡＴＥでは、６４／４＝１６個のＦＥＵが設けられ、フロントエンドモジュール３００Ｂ全体としては、６４×１９２Ｉ／Ｏ＝１２２８８Ｉ／Ｏを備えることとなる。

図５は、図４のＦＥＵの構成例を示す斜視図である。４個のＤＵＴに対応するソケット２１２Ａ～２１２Ｄは、２行２列のマトリクス状に配置される。１個のＤＵＴ１Ａに着目すると、それに割り当てられる８個のピンエレクトロニクスＩＣ４００Ａは、Ｘ方向に並ぶ４枚のピンエレクトロニクスＰＣＢ３１０ａ～３１０ｄに２個ずつに分けて実装される。ソケット２１２が実装されるソケットＰＣＢ２１４は、ＤＵＴごとに分割されていてもよいし、４個のＤＵＴに対応するソケットＰＣＢ２１４が、１枚の基板として一体に構成されてもよい。

１枚のピンエレクトロニクスＰＣＢ３１０に実装される２個のピンエレクトロニクスＩＣ４００Ａは、Ｙ方向に並べて配置される。２個のピンエレクトロニクスＩＣ４００Ａは、ＤＵＴ１Ａから等距離の位置に配置されている。

図６は、図４のＦＥＵの構成例を示す断面図である。図３に示したように、２枚のピンエレクトロニクスＰＣＢ３１０ａと３１０ｂの間には、コールドプレート３２０が設けられる。同様に、２枚のピンエレクトロニクスＰＣＢ３１０ｃ、３１０ｄの間にも、コールドプレート３２０が設けられる。上述したように、ピンエレクトロニクスＩＣ４００は、ピンエレクトロニクスＰＣＢ３１０上のソケットボード２１０に近い箇所に実装されている。冷却効率を高めるために、ピンエレクトロニクスＩＣ４００はベアチップとすることができ、ピンエレクトロニクスＩＣ４００とコールドプレート３２０は、サーマルインターフェースマテリアル（ＴＩＭ）３２２を介して熱的に結合している。

またＦＥＵを、Ｙ軸に沿って平面視したときに、Ｘ方向に積層される４枚（Ｍ枚）のピンエレクトロニクスＰＣＢ３１０ａ～３１０ｄの中心位置に、ＤＵＴの中心、すなわちソケット２１２Ａが位置している。

以上がＦＥＵの構成である。

このＦＥＵの利点を説明する。添え字Ａを付したＤＵＴ１Ａに着目する。１個のＤＵＴ１Ａに対応する複数（この例では８個）のピンエレクトロニクスＩＣ４００Ａを、４枚のピンエレクトロニクスＰＣＢ３１０ａ～３１０ｄに２個ずつ、実装することにより、８個のピンエレクトロニクスＩＣ４００Ａそれぞれから、ソケット２１２Ａまでの距離を均一化することができる。これにより各ピンエレクトロニクスＩＣ４００Ａからソケット２１２Ａ（ＤＵＴ１Ａ）までの伝送線路の損失を均一化でき、正確な試験が可能となる。

続いて、ピンエレクトロニクスＩＣ４００とソケット２１２の電気的な接続について説明する。

図７は、ピンエレクトロニクスＩＣとソケット（ＤＵＴ１）の接続の一例を示す断面図である。試験信号およびデバイス信号が伝送する伝送路、すなわちピンエレクトロニクスＰＣＢ３１０とソケットボード２１０の間の配線２２０は、ＦＰＣケーブル２２２が用いられる。

ピンエレクトロニクスＰＣＢ３１０とソケットボード２１０の間の配線２２０として、同軸ケーブルを用いると、同軸ケーブルの剛性に起因して、ピンエレクトロニクスＰＣＢ３１０とソケットボード２１０の最短距離が制約される。またこれに対して、ＦＰＣケーブル２２２を利用することにより、その柔軟性によってピンエレクトロニクスＰＣＢ３１０とソケットボード２１０の距離ｈを、同軸ケーブルを用いた場合に比べて短縮でき、試験信号およびデバイス信号の伝送距離を短くできる。

従来の試験装置では、ソケットボード２１０を着脱可能としたい場合、ＬＩＦ（Low Insertion Force）コネクタを使用するのが一般的であった。このＬＩＦコネクタは、１４ＧＨｚより高い周波数帯域において、－３ｄＢ程度の無視できない損失を有しており、２８Ｇｂｐｓあるいは４０Ｇｂｐｓの高速伝送においては、波形歪みの原因となる。配線２２０にＦＰＣケーブル２２２を用いることで、ＬＩＦコネクタが不要となるため、損失（高周波帯域の減衰）に起因する波形歪みを抑制でき、正確な試験が可能となる。

図８は、ＦＰＣケーブル２２２とソケットボード２１０の接続部分の構成例を示す断面図である。図９は、ＦＰＣケーブル２２２とソケットボード２１０の接続部分の分解斜視図である。

ソケットボード２１０は、ソケット２１２およびソケットＰＣＢ２１４を含む。ソケットＰＣＢ２１４は、配線層と絶縁層を含む多層基板である。配線層には、信号経路を水平方向に移動させる配線が形成され、絶縁層には、信号経路を垂直方向に移動させるビアホールＶＨが形成されている。試験信号およびデバイス信号が伝送する経路は、なるべく水平方向に移動せずに、ソケットボード２１０の裏面まで引き出されることが好ましい。

ＦＰＣケーブル２２２とソケットボード２１０は、ソケットボード側コネクタ２１６によって接続される。ソケットボード側コネクタ２１６は、インタポーザ２１８と、ケーブルクランプ２１９を含む。

インタポーザ２１８の表面に露出する電極は、ソケットＰＣＢ２１４の裏面に露出する電極と電気的に接続されている。ＦＰＣケーブル２２２は、インタポーザ２１８の裏面電極と接触した状態で、ケーブルクランプ２１９によって挟み込まれる。

図１０（ａ）、（ｂ）は、インタポーザの構造および接続を説明する断面図である。図１０（ａ）は、接続前の状態を、図１０（ｂ）は、接続後の状態を示す。インタポーザ２１８は、基板２５０、非変形電極２５２、変形電極２５４を有する。基板２５０の第１面Ｓ１には開口２５６が設けられており、その内部に、変形電極２５４が埋め込まれる。変形電極２５４は、導電性および弾性を有しており、接続前の状態において、基板２５０の一面よりも突出している。変形電極２５４は、導電性ガスケットや導電性エラストマーであってもよい。あるいは変形電極２５４は、ポゴピンのようなバネ付きの電極であってもよい。

基板２５０の第２面Ｓ２には、非変形電極２５２が設けられる。非変形電極２５２は、基板２５０の内部において変形電極２５４と電気的に接続されている。非変形電極２５２は、複数の突起を有しており、多点接続が可能となっている。

図１０（ｂ）に示すように、インタポーザ２１８を挟んだ状態でソケットＰＣＢ２１４とＦＰＣケーブル２２２に圧力が加わると、インタポーザ２１８の非変形電極２５２が、ＦＰＣケーブル２２２の電極２２２ｅと接触する。また変形電極２５４が変形し、ソケットＰＣＢ２１４の裏面電極２１４ｅと接触する。

このようなインタポーザ２１８は、ＬＩＦコネクタやＺＩＦコネクタに比べて寄生容量を小さく構成できるため高周波特性に優れており、０～４０ＧＨｚにわたり、フラットな通過特性（ＳパラメータのＳ２１特性）を得ることができる。

図１１は、ＦＰＣケーブル２２２とピンエレクトロニクスＰＣＢ３１０の接続部分の構成例を示す断面図である。図１２は、ＦＰＣケーブル２２２とピンエレクトロニクスＰＣＢ３１０の接続部分の分解斜視図である。

図１１を参照する。ＦＰＣケーブル２２２とピンエレクトロニクスＰＣＢ３１０は、ＦＰＣコネクタ３１２によって接続される。ＦＰＣコネクタ３１２は、ソケットボード側コネクタ２１６と同様に構成され、具体的には、インタポーザ３１４とケーブルクランプ３１６を含む。

インタポーザ３１４の第１面Ｓ１に露出する変形電極２５４は、ピンエレクトロニクスＰＣＢ３１０の裏面の電極と電気的に接続されている。ＦＰＣケーブル２２２は、インタポーザ３１４の第２面Ｓ２に露出する非変形電極２５２と電気的に接触した状態で、ケーブルクランプ３１６によって挟み込まれる。

ピンエレクトロニクスＰＣＢ３１０にはビアホールＶＨが形成される。ピンエレクトロニクスＰＣＢ３１０の内部においても、試験信号およびデバイス信号の伝送路は最短化することが望ましい。そこで、ピンエレクトロニクスＰＣＢ３１０に形成されるビアホールＶＨは、ピンエレクトロニクスＩＣ４００の裏面電極４０２とオーバーラップする位置に配置するとよい。これにより、ピンエレクトロニクスＰＣＢ３１０の内部において、伝送路がプリント基板の面内方向に引き回されないため、高速な信号伝送が可能となる。

図１３は、ピンエレクトロニクスＰＣＢ３１０のレイアウトを示す図である。ピンエレクトロニクスＰＣＢ３１０上には、複数のピンエレクトロニクスＩＣ４００、ＲＡＭ４１０、ピンコントローラ４２０、不揮発性メモリ４３０、リニアレギュレータ４４０、が実装される。

テストヘッド１３０は、バスコントローラ１３４、ＤＣ／ＤＣコンバータ１３６、オシレータ１３８を備える。

ピンコントローラ４２０は、外部バスＢＵＳ１を介してバスコントローラ１３４と接続されている。ピンコントローラ４２０は、バスコントローラ１３４からの制御信号に応じて、ピンエレクトロニクスＰＣＢ３１０（すなわちフロントエンドモジュール３００）を統合的に制御する。ピンコントローラ４２０は、ＦＰＧＡ（Field Programmable Gate Array）もしくはＣＰＵによって構成することができる。

ピンコントローラ４２０とピンエレクトロニクスＩＣ４００の間は、ローカルバスＢＵＳ２を介して接続されており、制御信号やデータ、各種エラー信号などを送受信可能となっている。ピンコントローラ４２０は、ピンエレクトロニクスＩＣ４００を制御し、ピンエレクトロニクスＩＣ４００にＤＵＴ１に対する試験信号を発生させる。ピンエレクトロニクスＩＣ４００は、Ｉ／Ｏピンごとに、ドライバＤｒ、コンパレータＣｐ、Ａ／ＤコンバータＡＤＣなどを含む。また各Ｉ／Ｏピンには、ＥＳＤ保護用のダイオードが接続される。

ピンエレクトロニクスＩＣ４００は、図示しないＤＵＴ１から、デバイス信号を受信する。ピンエレクトロニクスＩＣ４００は、受信したデバイス信号にもとづくデータを、ＲＡＭ４１０に格納する。ＲＡＭ４１０は、たとえばＤＲＡＭ（Dynamic Random Access Memory）である。

不揮発性メモリ４３０には、ピンコントローラ４２０のコンフィギュレーションデータ、ピンコントローラ４２０やフロントエンドモジュール３００全体の動作条件を規定するデータなどが格納される。

ピンコントローラ４２０は、ＲＡＭ４１０からデータを読み出し、バスコントローラ１３４に送信する。

リニアレギュレータ４４０は、ＬＤＯ（Low Drop Output）と称される電源回路である。リニアレギュレータ４４０の入力ノードには、テストヘッド１３０側に設けられたＤＣ／ＤＣコンバータ１３６からの直流電圧Ｖ_ＤＣが供給され、電源電圧Ｖ_ＬＤＯを生成する。電源電圧Ｖ_ＬＤＯは、ピンエレクトロニクスＩＣ４００に供給され、ドライバＤｒやコンパレータＣｐなどの電源として使用される。

Ｄ／Ａコンバータ４５０は、ピンコントローラ４２０からの電圧設定データＤ_ＲＥＦを受け、それをアナログの基準電圧Ｖ_ＲＥＦに変換する。リニアレギュレータ４４０が生成する電源電圧Ｖ_ＬＤＯは、基準電圧Ｖ_ＲＥＦの定数倍の電圧である。

ピンエレクトロニクスＰＣＢ３１０側のデジタル回路、具体的にはピンコントローラ４２０、ピンエレクトロニクスＩＣ４００の一部、不揮発性メモリ４３０やＲＡＭ４１０は、テストヘッド１３０のオシレータ１３８から供給されるクロック信号ＣＬＫと同期して動作する。

以上が、フロントエンドモジュール３００の構成である。

この構成によれば、複数のピンエレクトロニクスＩＣ４００が実装されるピンエレクトロニクスＰＣＢ３１０上に、ＲＡＭ４１０を実装し、ＲＡＭ４１０に大容量のデバイス信号を一時的に保存した後に、ピンコントローラ４２０によって、テストヘッド１３０に送信することができる。これにより、テストヘッド１３０とピンエレクトロニクスＰＣＢ３１０を接続する外部バスＢＵＳ１の伝送レートを、ＤＵＴ１のレートに対して著しく低く設計できる。

本発明者は、高速デバイスの試験においては、ピンエレクトロニクスＩＣ４００の電源電圧Ｖ_ＬＤＯに含まれるノイズが、ピンエレクトロニクスＩＣ４００の性能に大きな影響を与えることを認識した。この認識にもとづき、リニアレギュレータ４４０を、テストヘッド１３０ではなく、図１３のピンエレクトロニクスＰＣＢ３１０に実装することとした。リニアレギュレータ４４０をテストヘッド１３０に設けると、電源ラインが長くなるため、ピンエレクトロニクスＩＣ４００に供給される電源電圧Ｖ_ＬＤＯにノイズが混入し、ピンエレクトロニクスＩＣ４００の性能が低下する可能性がある。これに対して、リニアレギュレータ４４０をピンエレクトロニクスＰＣＢ３１０上に実装することで、リニアレギュレータ４４０からピンエレクトロニクスＩＣ４００までの電源ラインを短縮でき、さらには、電源電圧Ｖ_ＬＤＯは、ピンエレクトロニクスＰＣＢ３１０上の配線だけを通過することなる。これにより、ピンエレクトロニクスＩＣ４００に対するノイズの混入を抑制できる。

さらに、図１３の構成では、ノイズ源となるＤＣ／ＤＣコンバータ１３６を、テストヘッド１３０内に設け、リニアレギュレータ４４０と分離することとしている。これにより、ＤＣ／ＤＣコンバータ１３６が発生するノイズが、ピンエレクトロニクスＩＣ４００に混入するのを抑制できる。

またクロック信号ＣＬＫを生成するオシレータ１３８は、ピンエレクトロニクスＰＣＢ３１０上ではなく、テストヘッド１３０に設けられる。これにより、ノイズ源であるオシレータ１３８を、ピンエレクトロニクスＩＣ４００やリニアレギュレータ４４０などのアナログブロックから遠ざけることができ、これらの回路の性能の低下を抑制できる。

図１４は、ピンエレクトロニクスＰＣＢ３１０の簡略化されたレイアウト図である。複数のピンエレクトロニクスＩＣ４００は、ピンエレクトロニクスＰＣＢ３１０のＤＵＴ１に最も近い第１辺Ｅ１に沿って実装される。これにより、複数のピンエレクトロニクスＩＣ４００を、ＤＵＴに近づけることができ、試験信号およびデバイス信号の伝送距離を短くできる。

第１辺Ｅ１が伸びる方向を第１方向（Ｙ方向）、それと垂直な方向を第２方向（Ｚ方向）とするとき、ピンコントローラ４２０は、第１方向（Ｙ方向）に関してピンエレクトロニクスＰＣＢ３１０の中央に配置され、第２方向（Ｚ方向）に関して、ピンエレクトロニクスＰＣＢ３１０の中央よりも、第１辺Ｅ１と対向する第２辺Ｅ２に近い領域に配置されている。このレイアウトによれば、熱源およびノイズ源であるテストヘッド１３０から遠い位置に、ピンエレクトロニクスＩＣ４００を配置し、テストヘッド１３０に近い位置に、ピンコントローラ４２０を配置することで、フロントエンドモジュール３００の特性の劣化を抑制できる。

インタフェース装置２００には、さまざまな形式があるが、本開示はいずれの形式にも適用可能である。

・ＳＢＣ（Socket Board Change）タイプ
ＳＢＣタイプは、ＤＵＴの種類に応じて、ソケットボード２１０を交換するタイプのインタフェース装置である。

・ＣＬＳ（Cable Less）タイプ
ＣＬＳタイプは、インタフェース装置２００が、上部のＤＳＡ（Device Specific Adapter）と下部のマザーボードに分離可能であり、ＤＵＴの種類に応じて、ＤＳＡを交換するタイプのインタフェース装置である。本実施形態に係るインタフェース装置２００をＣＬＳタイプに適用する場合、２つの方式が考えられる。

ひとつは、フロントエンドモジュール３００を、マザーボード側に配置するものである。この場合、フロントエンドモジュール３００を、異なるＤＵＴの試験で共有することができるため、コストの観点から有利である。

別のひとつは、フロントエンドモジュール３００をＤＳＡ側に配置するものである。この場合、フロントエンドモジュール３００がＤＳＡごとに設けられるため、装置のコストは上昇する。一方で、フロントエンドモジュール３００を、ＤＵＴに近づけることが可能となるため、高速な試験の観点からは有利である。

・ＣＣＮ（Cable Connection）タイプ
ＣＣＮタイプは、インタフェース装置２００の全体を、ＤＵＴの種類に応じて交換するタイプのインタフェース装置である。本実施形態に係るインタフェース装置２００をＣＣＮタイプに適用すると、フロントエンドモジュール３００をＤＵＴに極限まで近づけることが可能となるため、高速な試験の観点からは有利である。

・ウェハマザーボード
インタフェース装置２００は、ウェハレベル試験に使用されるウェハマザーボードであってもよい。この場合、インタフェース装置２００は、ソケットボードに代えて、プローブカードを備えることができる。

上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。

（変形例１）
ＦＰＣケーブル２２２とピンエレクトロニクスＰＣＢ３１０の間の接続インタフェースとして、あるいはＦＰＣケーブル２２２とソケットボード２１０の間の接続インタフェースとして、インタポーザを用いたものを説明したが、本開示はそれに限定されない。

（変形例２）
実施形態では、ソケットボード２１０が、地面と平行であるインタフェース装置２００を説明したが本開示はそれに限定されない。たとえばソケットボード２１０は、地面と垂直であってもよい。この場合、図５、図６等におけるＹ方向が、重力方向となる。

本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではない。本発明の範囲は、請求の範囲によって規定されるものであり、したがって、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。

１ ＤＵＴ
１００ ＡＴＥ
１２０ テスター
１３０ テストヘッド
１３４ バスコントローラ
１３６ ＤＣ／ＤＣコンバータ
１３８ オシレータ
２００ インタフェース装置
２１０ ソケットボード
２１２ ソケット
２１４ ソケットプリント基板
２１６ ソケットボード側コネクタ
２１８ インタポーザ
２１９ ケーブルクランプ
２２０ 配線
２２２ ＦＰＣケーブル
２３０ マザーボード
２５０ 基板
２５２ 非変形電極
２５４ 変形電極
２５６ 開口
３００ フロントエンドモジュール
３１０ プリント基板
３１２ ＦＰＣコネクタ
３１４ インタポーザ
３１６ ケーブルクランプ
３２０ コールドプレート
４００ ピンエレクトロニクスＩＣ
４１０ ＲＡＭ
４２０ ピンコントローラ
４３０ 不揮発性メモリ
４４０ リニアレギュレータ

Claims (7)

1. テストヘッドと被試験デバイス（ＤＵＴ）の間に設けられるインタフェース装置であって、
   複数のピンエレクトロニクスＩＣ（Integrated Circuit）と、
   前記複数のピンエレクトロニクスＩＣが前記ＤＵＴから受信したデバイス信号にもとづくデータを格納するＲＡＭ（Random Access Memory）と、
   前記テストヘッドからの制御信号に応じて、前記複数のピンエレクトロニクスＩＣを制御するピンコントローラと、
   前記複数のピンエレクトロニクスＩＣ、前記ＲＡＭおよび前記ピンコントローラが実装されるプリント基板と、
   を備えることを特徴とするインタフェース装置。
2. 前記プリント基板に実装され、前記複数のピンエレクトロニクスＩＣに電源電圧を供給するリニアレギュレータをさらに備えることを特徴とする請求項１に記載のインタフェース装置。
3. 前記リニアレギュレータは、前記テストヘッド側に設けられたＤＣ／ＤＣコンバータからの直流電圧を受け、前記複数のピンエレクトロニクスＩＣに供給すべき前記電源電圧を生成することを特徴とする請求項２に記載のインタフェース装置。
4. 前記複数のピンエレクトロニクスＩＣが、前記プリント基板の前記ＤＵＴに最も近い第１辺に沿って実装されることを特徴とする請求項１または２に記載のインタフェース装置。
5. 前記第１辺が伸びる方向を第１方向、それと垂直な方向を第２方向とするとき、
   前記ピンコントローラは、前記第１方向に関して前記プリント基板の中央に配置され、前記第２方向に関して、前記プリント基板の中央よりも、前記第１辺と対向する第２辺に近い領域に配置されることを特徴とする請求項４に記載のインタフェース装置。
6. 前記インタフェース装置は、前記テストヘッドから供給されるクロック信号と同期して動作することを特徴とする請求項１または２に記載のインタフェース装置。
7. テスター本体と、
   テストヘッドと、
   テストヘッドに接続される請求項１または２に記載のインタフェース装置と、
   を備えることを特徴とする自動試験装置。

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