JP2009141224A - 半導体装置の製造方法、および半導体装置 - Google Patents
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Abstract
【解決手段】本発明の半導体装置の製造方法では、電極パッド114が設けられたICチップ102の素子形成面上に、電極パッド114電気的に接続された、導電体の再配線118と、電極パッド114と再配線118とを取り囲むように形成され、両端を有する導電体の凸部112とを、めっき処理により同時に形成するめっき処理工程によって、半導体装置を製造する。
【選択図】図4
Description
図1は、本発明に係るウエハーレベルCSP(Chip Size Package)100の構成を示す平面図および断面図である。本ウエハーレベルCSP100は、本発明に係る半導体装置の一具体例である。図1に示すように、ウエハーレベルCSP100は、ICチップ102と、導電体の凸部112と、電極パッド114と、第1の絶縁層116と、再配線としての金属配線118と、第2の絶縁層120と、外部接続端子122(第1の外部接続端子)とを備えている。
次に、本発明に係るウエハーレベルCSP100の製造過程を図3〜図5に示す。
図3(c)は第1の絶縁層116を形成する過程を示す図である。ここで、図3(b)において所定のパターンを露光された感光性絶縁材は、図3(c)に示すように、感光の有無によりパターニングされ、第1の絶縁層116となる。また、第1の絶縁層116は、電極パッド114、およびダイシングライン126の周辺上部には形成されない。
図4(b)は、電解めっきによって銅を成長させる過程を示す図である。まず、ウエハの外周近傍に、図示しない複数のピンを当てる。次に、スパッタリングにより形成された金属薄膜部に該ピンを接触させ、電解めっきにより銅を成長させる。このとき、感光性レジスト128が存在しない部分に成長した銅は、後に再配線118および凸部112となる。このとき、この銅の厚みを、5〜15μmとなるように制御する。
図4(c)は、金属配線を形成する課程を示す図である。図4(a)においてウエハ上に形成された感光性レジスト128を、化学的エッチングにより剥離する。このとき、スパッタリングによって形成された、図示しない金属薄膜は、感光性レジスト128を剥離したことによって露出している。この露出部分の金属薄膜を、エッチングにより完全に除去することによって、再配線118および凸部112が同時に形成される。このとき、ICチップ102の周囲を巡るように配置された凸部112の幅は、10〜20μmとなるように設ける。
図5(b)は、外部接続端子122を形成する過程を示す図である。この図に示すように、第2の絶縁層120が除去された再配線118の上部には、はんだ製の外部接続端子122を形成する。この外部接続端子122は、スズ/銀/銅(Sn/Ag/Cu)により形成されている。
図5(c)はウエハを各ウエハーレベルCSP100に個片化する過程を示す図である。この図に示すように、ウエハのダイシングライン126部をブレードによって切断することによって、各ウエハーレベルCSP100に個片化される。その結果、本発明に係る半導体装置の一形態である、ウエハーレベルCSP100が完成する。
本発明に係る第2の実施形態について、図7および図8を参照して以下に説明する。
本発明に係る第3の実施形態について、図9〜図10を参照して以下に説明する。
400,500 従来例を示すウエハーレベルCSP
102,202,302 ICチップ
112,212,312 導電体の凸部
114,214,314,414 ICに形成された電極パッド
116,216,316,416 第1の絶縁層
118,218,318,418 再配線
120,220,320,420 第2の絶縁層
122,222,322,422 外部接続端子
124,224,424 ICチップのエッジ部の欠け
126,426 ダイシングライン
128 感光性レジスト
330 プリント回路基板
332 プリント回路基板のベース部
334 プリント回路基板上の配線およびパッド
334c,334d 検出用パッド
336 ソルダーレジスト
512 導電体パターン
522 針あて測定用パッド
Claims (9)
- 半導体装置の製造方法であって、
電極パッドが設けられたICチップの素子形成面上に、前記電極パッドに電気的に接続された、導電体の再配線と、
前記電極パッドと前記再配線とを取り囲むように形成され、両端を有する導電体の凸部とを、めっき処理により同時に形成するめっき処理工程を含むことを特徴とする製造方法。 - 前記めっき処理工程の後に、絶縁性の有機膜によって前記凸部を覆う有機膜形成工程をさらに含むことを特徴とする請求項1に記載の製造方法。
- 前記めっき処理工程では、前記凸部の両端から伸びる引き出し線と、さらに、前記凸部の任意の箇所から伸びる、少なくともひとつの引き出し線とを形成することを特徴とする請求項1または2に記載の製造方法。
- 前記電極パッドから伸びる再配線の先端、および前記凸部の両端から伸びる引き出し線の先端に外部接続端子を形成する外部接続端子形成工程をさらに含むことを特徴とする請求項1から3の何れか1項に記載の製造方法。
- 前記めっき処理工程では、前記再配線と前記凸部とを銅めっき処理により同時に形成することを特徴とする請求項1から4の何れか1項に記載の製造方法。
- 前記めっき処理工程によって形成された前記凸部の表面に、ニッケルめっき処理により前記凸部を被覆するニッケルめっき処理工程と、
前記ニッケルめっき処理工程によってニッケルにより被覆された凸部の表面に、さらに金をめっき処理することによって前記凸部を被覆する金めっき処理工程とをさらに含むことを特徴とする請求項5に記載の製造方法。 - 前期凸部の厚みは、5〜15μmであることを特徴とする請求項1から6の何れか1項に記載の製造方法。
- 請求項1〜7のいずれか一項に記載の製造方法によって製造されたことを特徴とする半導体装置
- ICチップの素子形成面上に設けられた電極パッドと、
前記電極パッドに電気的に接続された、導電体の再配線と、
前記導電体の再配線に電気的に接続された第1の外部接続端子と、
前記電極パッドと前記再配線とを取り囲むように形成され、両端を有する導電体の凸部と、
前記凸部の一端に電気的に接続された第2の外部接続端子と、
前記凸部の他端に電気的に接続された第3の外部接続端子と、を有する半導体装置において、
前記凸部および前記再配線は、同一素材かつ同一厚みを有することを特徴とする半導体装置。
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