JP2004274045A - 電気パラメータ監視機能を提供するように半導体デバイスを変更する方法、並びに、半導体デバイス - Google Patents

電気パラメータ監視機能を提供するように半導体デバイスを変更する方法、並びに、半導体デバイス Download PDF

Info

Publication number
JP2004274045A
JP2004274045A JP2004049337A JP2004049337A JP2004274045A JP 2004274045 A JP2004274045 A JP 2004274045A JP 2004049337 A JP2004049337 A JP 2004049337A JP 2004049337 A JP2004049337 A JP 2004049337A JP 2004274045 A JP2004274045 A JP 2004274045A
Authority
JP
Japan
Prior art keywords
power
die
plane
semiconductor device
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2004049337A
Other languages
English (en)
Inventor
Robert M Batey
ロバート・エム・ベイティ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Agilent Technologies Inc
Original Assignee
Agilent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agilent Technologies Inc filed Critical Agilent Technologies Inc
Publication of JP2004274045A publication Critical patent/JP2004274045A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2884Testing of integrated circuits [IC] using dedicated test connectors, test elements or test circuits on the IC under test
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

【課題】電気パラメータ監視機能を提供するように半導体デバイスを変更する方法、並びに、半導体デバイスを提供する。
【解決手段】半導体デバイス100が半導体ダイ102及びパッケージ基板104を備え、パッケージ基板104が導電性プレーンを具備し、半導体ダイ102が導電性プレーンに複数の接続構造体106を介して接続されている場合に、電気パラメータ監視機能を提供するように半導体デバイス100を変更する方法において、接続構造体のうちの第1の接続構造体と導電性プレーンとの間の接続を外すステップと、前記第1の接続構造体を外部パッケージ接続構造体118に接続することにより、前記外部パッケージ接続を通じて半導体ダイの電気パラメータを監視する能力を提供するステップと、を含む。
【選択図】図2

Description

本発明は、一般に、半導体デバイスに関するものであり、より具体的には、電気パラメータ監視機能を提供するように半導体デバイスを変更する方法、並びに、半導体デバイスに関する。
基板を備える半導体チップには、代表的に2つの相互接続構造レベルが用いられている。相互接続の第1レベルは、半導体ダイとパッケージ基板との間に設けられ、相互接続の第2レベルは、基板とプリント回路基板との間に設けられるのが一般的である。
半導体ダイをパッケージングするための一手法は、ダイのパッドをワイヤで基板に接続するものである(ワイヤボンディング)。電気導体は、通常、基板を通じてその反対側の面に延びており、一般に半導体ダイ上のそれらのパッドよりも大幅に大きい寸法で相互に離間したはんだボール(半田ボール)アレイに接続している。
幾つかの半導体チップのパッケージ基板は、1つ以上のパワープレーン(電源プレーン)及び/又はグランドプレーンを含んでいる。通常、これらのプレーンは、各々にダイ上の複数のパッドに接続されると共に複数のはんだボール(はんだ球;半田球)に接続されている。
幾つかの半導体チップにおいては、ダイ内部に専用電圧監視接続が設けられており、これらがダイ上の専用電圧監視パッドに接続されている。従って、これらのチップは、パワーパッド,グランドパッド,及びその他のパッド(信号又はデータパッド等)に加え、電圧監視用に特定的に設計されたダイパッドを含んでいる。電圧監視専用パッドは、通常、他のパッド(パワーパッドやグランドパッド等)とは異なる構造を有する。専用パッドは、無駄なスペースを最小限に抑えるように設計されるのが一般的である。電圧監視専用パッドを設けるために払わなければならない設計努力は大きい。半導体チップの中には、電圧監視機能を提供しないものもある。
本発明の一態様は、電気パラメータ監視機能を提供するように半導体デバイスを変更するための方法を提供するものである。この場合、デバイスは、半導体ダイとパッケージ基板とを含む。基板は、導電面を含む。ダイは、複数の接続構造を介してこの面に接続される。本発明の方法は、この面から第1の接続構造体の接続を外し、その第1の接続構造体を外部パッケージ接続構造体に接続するものであり、これによりダイの電気パラメータをその外部パッケージ接続構造体を通じて監視する能力が提供される。
以下の実施例の詳細な説明においては、本願の一部を構成する添付図面を参照するが、これらは本発明を実施し得る特定の実施例を示すものである。本発明の範囲から離れることなく他の実施例を採用したり、構造上又は論理上の変更を加えたりすることができることは言う迄もない。従って、以下の詳細説明は、限定的な意味に捉えられるべきものではなく、本発明の範囲は請求項により定義されるものである。
図1は、本発明の一実施例を実現するのに好適な半導体デバイス100の側面図である。この半導体デバイス100は、半導体ダイ102及びパッケージ基板104を有している。半導体ダイ102は、基板104の上面上において、この基板104上面の中心に実質的に近い位置に設けられている。複数の内部パッケージ相互接続構造体106がダイ102と基板104とを互いに接続している。一実施例においては、相互接続構造体106は、ボンディングワイヤ(接続ワイヤ)である。基板104の下面上には、複数の外部パッケージ相互接続構造体108が形成されている。一実施例においては、相互接続構造体108は、ボールグリッドアレイ(BGA)として構成されたはんだボールである。本発明の一態様においては、基板104は、複数の内部導電面(例えば、グランドプレーン及び1つ以上のパワープレーン)を有する多層基板である。
図2は、図1に示した半導体デバイス100の上面図である。4つの金属グランド相互接続構造体120A〜120D(集合的にグランド相互接続構造体120と称する)、4つの金属VDDC電源相互接続構造体118A〜118D(集合的にVDDC電源相互接続構造体118と称する)、4つの金属VDDD電源相互接続構造体116A〜116D(集合的にVDDD電源相互接続構造体116と称する)、並びに、4つのセットの金属基板信号パッド110A〜110D(集合的に基板信号パッド110と称する)が、基板104上面に形成されている。
4つのセットの金属ダイパッド122A〜122D(集合的にダイパッド122と称する)は、ダイ102の上面上、ダイ102の実質的に4つの端部付近に形成されている。ダイパッド122は、ボンディングワイヤ106A〜106K(集合的にボンディングワイヤ106と称する)を通じて基板104にそれぞれボンディングされている。ダイパッド122は、パワーダイパッド,グランドダイパッド,及び信号ダイパッドを含んでいる。パワーダイパッドがダイ102中の電源接続部に接続されており、グランドダイパッドがダイ102中のグランド相互接続部に接続されており、そして信号ダイパッドがダイ102中の各種回路に接続されている。
パワーダイパッド122は、ボンディングワイヤ106を介して電源相互接続構造体116又は118の一方に接続されている。図2に示したように、ボンディングワイヤ106E,106H,及び106Kは、3つのパワーダイパッド122をVDDD電源相互接続構造体116Aに接続しており、ボンディングワイヤ106C,106F,及び106Iは、3つのパワーダイパッド122をVDDC電源相互接続構造体118Aに接続している。グランドダイパッド122は、ワイヤボンディング106を介してグランド相互接続構造体120の1つに接続されている。図2に示したように、ボンディングワイヤ106D,106G,及び106Jは、3つのグランドダイパッド122をグランド相互接続構造体120Aに接続している。信号ダイパッド122は、ボンディングワイヤ106を介して基板信号パッド110に接続されている。図2に示したように、ボンディングワイヤ106A及び106Bが2つの信号ダイパッド122をそれぞれ基板信号パッド110A−1及び110A−2に接続している。
説明を簡略にするために、図2においては、様々なダイパッド122Aを各々にグランド相互接続構造体120A、電源相互接続構造体116A及び118A、並びに、基板信号パッド110Aに接続するボンディングワイヤ106を、11本しか描いていない。一実施例に基づく実際の例においては、更なるダイパッド122Aが同様に相互接続構造体116A,118A,120Aのうちの1つ、或いは基板信号パッド110Aのうちの1つに接続される。同様に、ダイパッド122Bが相互接続構造体116B,118B,120Bのうちの1つ、或いは基板信号パッド110Bのうちの1つに接続され、ダイパッド122Cが相互接続構造体116C,118C,120Cのうちの1つ、或いは基板信号パッド110Cのうちの1つに接続され、ダイパッド122Dが相互接続構造体116D,118D,120Dのうちの1つ、或いは基板信号パッド110Dのうちの1つに接続される。
基板信号パッド110Aは、基板信号パッド110A−1,110A2,110A−3,及び110A−4を含んでおり、これらは導電性トレース112A〜112D(集合的にトレース112と称する)によりそれぞれにバイア114A〜114D(集合的にバイア114と称する)に接続されている。図を簡略化するために、図2においては、4本のトレース112及び4つのバイア114しか描いていないが、一実施例に基づく実際の例においては、更なる基板信号パッド110A〜110Dがトレース112によりバイア114に接続される。各バイア114は、基板104中を通じて基板104底面に存在するはんだボール108(図1参照)の1つに延びている。
複数のバイア124が、電源相互接続構造体116A及び118A、並びに、グランド相互接続構造体120Aに接続されている。同様のバイア124が、相互接続構造体116B〜116D,118B〜118D,及び120B〜120Dに接続されているが、図を簡略化するためにこれらは描いていない。図3に示したように、そして図3を参照しつつ以下に更なる詳細を説明するように、各バイア124は、基板104中に延び、そして各バイア124が接続される相互接続構造体116,118,又は120に対応する内部面に接続されている。
図3は、図1に示した半導体デバイス100の一部を図2における線3−3に沿って切断した場合の断面を描いた図である。図3に示したように、基板104は、複数の層302〜318を含んでいる。ボール層318は、多層基板104の底部にある。はんだボール108は、ボール層318の底部に形成されている。ボール層318上には、絶縁層316が形成されている。VDDDパワープレーン314は、絶縁層316上に形成されている。VDDDパワープレーン314上には、絶縁層312が形成されている。VDDCパワープレーン310は、絶縁層312上に形成されている。VDDCパワープレーン310上には、絶縁層308が形成されている。グランドプレーン306は、絶縁層308上に形成されている。グランドプレーン306上には、絶縁層304が形成されている。トレース層302は、絶縁層302上に形成されており、複数の導電性トレース(例えば、図2に示したトレース112A〜112D)を含んでいる。
半導体ダイ102,グランド相互接続構造体120B,VDDC電源相互接続構造体118B,及びVDDD電源相互接続構造体116Bは、トレース層302上に形成されている。バイア124Aは、グランド相互接続構造体120Bをグランドプレーン306に接続している。バイア124Bは、VDDC電源相互接続構造体118BをVDDCパワープレーン310に接続している。バイア124Cは、VDDD電源相互接続構造体116BをVDDDパワープレーン314に接続している。バイア124Dは、グランドプレーン306をはんだボール108に接続している。
一実施例においては、グランドプレーン306,VDDCパワープレーン310,及びVDDDパワープレーン314は、実質的に、基板104の全体長及び全体幅にわたって延びている。図3においては、簡略化のために、単一のはんだボール108しか示していないが、本発明の一態様においては、複数のバイア124が下に向かってグランドプレーン306から層308〜318を通じて複数のはんだボール108に通じている。同様に、更に複数のバイア124が下に向かってパワープレーン310及び314の各々からはんだボール108へと繋がっている。プレーン306,310,314のうちの1つ以上を通過するバイア124(及び114)とこれらとの間にはクリアランスが設けられており、従って、これらのバイアは、通過するプレーンに接続されないようになっている。
図4は、図1に示した半導体デバイス100の底面図である。基板104の底面には複数のはんだボール108が形成されている。はんだボール108は、基板104の中心付近に5×5のグリッドを含み、これらははんだボールから成る5本の同心四角形リングに囲まれている。一実施例においては、内側の5×5グリッド中の各はんだボール108は、バイア124によりグランドプレーン306に接続されている。内側四角形リングにある第1のはんだボール群108の各々は、バイア124によりグランドプレーン306に接続されており、内側四角形リングにある第2のはんだボール群108の各々は、バイア124によりVDDCパワープレーン310に接続されており、そして内側四角形リングにある第3のはんだボール群108の各々は、バイア124によりVDDDパワープレーン314に接続されている。外側の4本の四角形リング中のはんだボール群108の各々は、バイア114及びトレース112により基板信号パッド110のうちの1つ、又はバイア124によりグランドプレーン306に接続されている。
ダイ102に電源を供給する場合、第1の電源がVDDCパワープレーン310に接続されたはんだボール108に接続され、第2の電源がVDDDパワープレーン314に接続されたはんだボール108に接続される。電流は、パワープレーン310及び314、ボンディングワイヤ106、並びに、パワーダイパッド122を通り、ダイ102に流れる。
図5は、図1に示した半導体デバイス100が本発明の一実施例に基づく電源電圧監視機能を提供するように変更された後の上面図である。図5に示したように、パワーダイパッド122及びVDDC電源相互接続構造体118Aに接続されていたボンディングワイヤ106Cは、相互接続構造体118Aから外されており、その代わりに、基板信号パッド110A−3に接続されている。基板信号パッド110A−3は、導電性トレース112Cによりバイア114Cに接続されている。バイア114Cは、基板104中に延びており、基板104の底面に存在するはんだボール108(図1参照)のうちの1つに接続されている。バイア114Cは、プレーン306,310,或いは314の何れにも接続されていない。従って、この変更により、パワーダイパッド122のうちの1つがプレーン306,310,及び314から独立したはんだボール108に接続されることになり、パワーダイパッド122の1つを電圧監視用に使用する能力が提供されるのである。電圧計或いは他の測定装置を、ボンディングワイヤ106C及びパワーダイパッド122に接続されたはんだボール108に繋げることにより、ダイ102中の内部電源電圧、或いは他の電気的パラメータ(例えば電流)を測定することが可能となるのである。
電圧計は、一般に高い抵抗を持っているので、はんだボール108,ボンディングワイヤ106C,及びパワーダイパッド122を通じて流れる電流は、非常に少ない。従って、はんだボール108及びパワーダイパッド122間の電圧降下は、ほぼ0となり、測定された電圧は、ダイ中の供給電圧となるのである。
VDDCパワープレーン310からのパワーダイパッド122(ボンディングワイヤ106Cに接続されるもの)の切り離し(disconnect;切断若しくは取り外し)は、パワープレーン310の影響を回避するものであり、よって内部ダイ電圧を測定することができる。パワープレーン構造及びパワーダイパッド122のシステムは、一般に、大電流をダイ102に供給するものであり、はんだボール108及びパワーダイパッド122間には電圧降下が生じる。パワープレーン310から絶縁されたパワーダイパッド122を設けることにより、この電圧降下を回避し、はんだボール108においてダイ102の内部電圧測定が可能となる(例えば、はんだボール108における電圧が実質的に内部ダイ電源電圧と等しくなる)のである。
パワープレーン310に接続されたはんだボール108のうちの1つにおける電圧を測定してもダイ102内部の電圧を示すものとはならず、むしろパワープレーン310における電圧を示すものとなってしまう。パワープレーン310とダイ102内部との間には大きな電圧降下がある。ボンディングワイヤ106Cをパワープレーン310から切り離し、これを別の接続(例えば、トレース112C及びバイア114Cにより分離したはんだボール108に結合する基板信号パッド110A−3)に繋げることにより、ダイ102内部の電圧の測定が可能なのである。
図6は、図1に示した半導体デバイス100を、本発明の一実施例に基づく複数の電源の電圧監視を提供するように変更した後の上面図を示すものである。図6に示したように、パワーダイパッド122及びVDDC電源相互接続構造体118Aに接続されていたボンディングワイヤ106Cは、相互接続構造体118Aから外されており、その代わりに、図5を参照しつつ上記に説明したものと同じ方法で基板信号パッド110A−3に接続されている。加えて、パワーダイパッド122及びVDDD電源相互接続構造体116Aに接続されていたボンディングワイヤ106Eもまた、相互接続構造体116Aから外されており、その代わりに基板信号パッド110A−4に接続されている。基板信号パッド110A−4は、導電性トレース112Dによりバイア114Dに接続されている。バイア114Dは、基板104中に延びており、基板104の底面に存在するはんだボール108(図1参照)のうちの1つに接続されている。バイア114Dは、プレーン306,310,或いは314の何れにも接続していない。従って、これらの変更により、パワーダイパッド122のうちの2つが各々にプレーン306,310,及び314から独立した2つのはんだボール108に接続されることになり、これらのパワーダイパッド122を両方の内部ダイ電源電圧(VDDC及びVDDD)の電圧監視に用いることが可能となるのである。同様の変更により、電源がいくつあってもそれらの内部ダイ電気パラメータ(例えば電圧又は電流)の監視機能を提供することができる。
図7は、図1に示した半導体デバイス100を本発明の一実施例に基づくグランド電圧監視機能を提供するように変更した後の上面図を描いたものである。図7に示したように、グランドダイパッド122及びグランド相互接続構造体120Aに接続されていたボンディングワイヤ106Dは、相互接続構造体120Aから外され、その代わりに、基板信号パッド110A−4に接続されている。基板信号パッド110A−4は、導電性トレース112Dによりバイア114Dに接続されている。バイア114Dは、基板104中に延びており、基板104の底面に存在するはんだボール108(図1参照)のうちの1つに接続している。バイア114Dは、プレーン306,310,或いは314の何れにも接続されていない。従って、この変更により、グランドダイパッド122のうちの1つがプレーン306,310,及び314から独立したはんだボール108に接続されることになり、グランドダイパッド122のうちの1つをグランド電圧監視用に使用する能力が提供されるのである。ボンディングワイヤ106D及びグランドダイパッド122に接続されたはんだボール108に電圧計又は他の測定装置を繋げることにより、ダイ102中の内部グランド電圧、或いは他の電気パラメータ(例えば、電流)を測定することが可能となるのである。
以上を要約すると、次の通りである。本発明は、電気パラメータの監視を提供するために半導体デバイス(100)を変更(修正)する方法に関する。このデバイスは、半導体ダイ(102)及びパッケージ基板(104)を備えている。前記パッケージ基板は、導電性プレーン(306,310,又は314)を具備している。前記半導体ダイは、複数の接続構造体(106)を介して前記導電性プレーンに接続されている。本発明の方法は、接続構造体のうちの第1の接続構造体と前記導電性プレーンとの間の接続を外すステップと、前記第1の接続構造体を外部パッケージ接続構造体(108)に接続することにより、前記外部パッケージ接続を通じて前記半導体ダイの電気パラメータを監視する能力を提供するステップとを有する。
本発明の一態様は、新たな金属接続をダイ中或いはパッケージ中に付加することなく半導体ダイ内部の電気パラメータ(例えば、電圧又は電流)を測定するための方法を提供するものである。一実施例においては、既存のパワーダイパッドが電流供給のためにではなく、ダイ内部の電圧を検出するために用いられる。本発明の一態様においては、特別に専用の設計をする必要なく、内部ダイ電圧の検出を行うための既存のパッド設計が用いられる。一実施例においては、電圧検出用に用いられるパワーダイパッドは、他のパワーダイパッドと同じものである。パワーダイパッドは一般に、電圧監視用に特定的に設計される専用パッドよりも大きい。本発明の一態様は、元々は他の目的(例えば、電源供給又は接地)のために設計された既存のダイパッドを用いることにより、一般に内部ダイ電圧を提供することに関わる負荷を小さくするものである。
本願においては、推奨される実施例を説明する目的で特定の実施例を図示及び説明してきたが、本発明の範囲から離れることなく、幅広い変更及び/又は同等の実施例を図示及び説明した特定の実施例に代えて採用することが可能であることは当該分野の当業者には明らかである。機械,電気機械,電気,及びコンピュータ分野における当業者にとっては、本発明を様々な実施例で実現することが可能であることは容易に理解されるものである。本願は、ここに記載した実施例の何れの改変又は変更形態をも網羅することを意図したものである。よって、本発明は、明らかに請求項及びこれに相当するものによってのみ制約されることを意図したものである。
本発明の一実施例を実現するために好適な半導体デバイスの側面図である。 本発明の一実施例に基づく図1に示した半導体デバイスの上面図である。 本発明の一実施例に基づく図1に示した半導体デバイスの一部を描いた断面図である。 本発明の一実施例に基づく図1に示した半導体デバイスの底面図である。 本発明の一実施例に基づく電源電圧監視機能を提供するように図1に示した半導体デバイスを変更した後の上面図である。 本発明の一実施例に基づく複数電源電圧監視機能を提供するように図1に示した半導体デバイスを変更した後の上面図である。 本発明の一実施例に基づくグランド電圧監視機能を提供するように図1に示した半導体デバイスを変更した後の上面図である。
符号の説明
100 半導体デバイス
102 半導体ダイ
104 パッケージ基板
106 ボンディングワイヤ(接続構造体)
108 はんだボール(外部パッケージ接続構造体)
116 VDDD電源相互接続構造体
118 VDDC電源相互接続構造体
120 グランド相互接続構造体
122 ダイパッド
306,310,314 導電性プレーン

Claims (10)

  1. 半導体デバイスが半導体ダイ及びパッケージ基板を備え、前記パッケージ基板が導電性プレーンを具備し、前記半導体ダイが前記導電性プレーンに複数の接続構造体を介して接続されている場合に、電気パラメータ監視機能を提供するように前記半導体デバイスを変更する方法であって、
    (a) 前記接続構造体のうちの第1の接続構造体と前記導電性プレーンとの間の接続を外すステップと、
    (b) 前記第1の接続構造体を外部パッケージ接続構造体に接続することにより、前記外部パッケージ接続構造体を通じて前記半導体ダイの電気パラメータを監視する能力を提供するステップと、
    を含むことを特徴とする方法。
  2. 前記導電性プレーンが、パワープレーンであることを特徴とする請求項1に記載の方法。
  3. 前記パワープレーンが、前記複数の接続構造体を介して前記半導体ダイのパワーパッドに結合されると共に、複数のパワー外部パッケージ接続構造体に結合されることを特徴とする請求項2に記載の方法。
  4. 前記導電性プレーンが、グランドプレーンであることを特徴とする請求項1に記載の方法。
  5. 前記グランドプレーンが、前記複数の接続構造体を介して前記半導体ダイのグランドパッドに結合されると共に、複数のグランド外部パッケージ接続構造体に結合されることを特徴とする請求項4に記載の方法。
  6. 前記複数の接続構造体が、ボンディングワイヤであることを特徴とする請求項1に記載の方法。
  7. 前記外部パッケージ接続構造体が、はんだ構造体であることを特徴とする請求項1に記載の方法。
  8. 前記電気パラメータが、前記半導体ダイの内部電圧であることを特徴とする請求項1に記載の方法。
  9. 前記パッケージ基板が複数の導電性プレーンを具備し、かつ、前記半導体ダイが複数の接続構造体を介して各プレーンに接続されている場合に、前記導電性プレーンの各々について前記ステップ(a)及び(b)を繰り返すステップを有することを特徴とする請求項1に記載の方法。
  10. パワープレーンを具備するパッケージ基板と、
    前記パワープレーンに結合されるように構成された複数のパワーパッドを具備する半導体ダイと、
    前記パワーパッドの第1のセットを前記パワープレーンに接続する第1のセットの内部パッケージ接続構造体と、
    前記パワーパッドのうちの1つを前記パワープレーンから絶縁された外部パッケージ接続構造体に接続する第2の内部パッケージ接続構造体と、
    を備えることを特徴とする半導体デバイス。
JP2004049337A 2003-03-04 2004-02-25 電気パラメータ監視機能を提供するように半導体デバイスを変更する方法、並びに、半導体デバイス Withdrawn JP2004274045A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/379,178 US7183786B2 (en) 2003-03-04 2003-03-04 Modifying a semiconductor device to provide electrical parameter monitoring

Publications (1)

Publication Number Publication Date
JP2004274045A true JP2004274045A (ja) 2004-09-30

Family

ID=32030578

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004049337A Withdrawn JP2004274045A (ja) 2003-03-04 2004-02-25 電気パラメータ監視機能を提供するように半導体デバイスを変更する方法、並びに、半導体デバイス

Country Status (4)

Country Link
US (2) US7183786B2 (ja)
JP (1) JP2004274045A (ja)
DE (1) DE10358298A1 (ja)
GB (1) GB2400491B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006049324A1 (de) * 2006-10-19 2008-04-30 Austriamicrosystems Ag Halbleiterkörper und Verfahren zum Testen eines Halbleiterkörpers
JP2009022093A (ja) * 2007-07-11 2009-01-29 Ricoh Co Ltd 多出力電源装置
JP5848517B2 (ja) * 2011-04-26 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置
US8488408B1 (en) 2011-07-20 2013-07-16 Gsi Technology, Inc. Systems and methods including clock features such as minimization of simultaneous switching outputs (SSO) effects involving echo clocks

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528157A (en) * 1994-11-15 1996-06-18 National Semiconductor Corporation Integrated circuit package for burn-in and testing of an integrated circuit die
JP3629308B2 (ja) 1995-08-29 2005-03-16 株式会社ルネサステクノロジ 半導体装置およびその試験方法
US5801440A (en) * 1995-10-10 1998-09-01 Acc Microelectronics Corporation Chip package board having utility rings
US5763947A (en) * 1996-01-31 1998-06-09 International Business Machines Corporation Integrated circuit chip package having configurable contacts and a removable connector
US6239604B1 (en) 1996-10-04 2001-05-29 U.S. Philips Corporation Method for inspecting an integrated circuit by measuring a voltage drop in a supply line of sub-circuit thereof
US6016058A (en) 1997-10-02 2000-01-18 Lucent Technologies Inc. In-service wiring verification circuitry
RU2133522C1 (ru) 1997-11-03 1999-07-20 Закрытое акционерное общество "Техно-ТМ" Способ изготовления и контроля электронных компонентов
US5898217A (en) * 1998-01-05 1999-04-27 Motorola, Inc. Semiconductor device including a substrate having clustered interconnects
US6008534A (en) * 1998-01-14 1999-12-28 Lsi Logic Corporation Integrated circuit package having signal traces interposed between power and ground conductors in order to form stripline transmission lines
US6153829A (en) * 1998-09-15 2000-11-28 Intel Corporation Split cavity wall plating for an integrated circuit package
TW437024B (en) * 2000-01-20 2001-05-28 Advanced Semiconductor Eng Ball grid array semiconductor package and its substrate
JP4071914B2 (ja) * 2000-02-25 2008-04-02 沖電気工業株式会社 半導体素子及びこれを用いた半導体装置
US6291898B1 (en) * 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
US6512289B1 (en) 2000-05-09 2003-01-28 Xilinx, Inc. Direct current regulation on integrated circuits under high current design conditions
US6790760B1 (en) * 2000-07-21 2004-09-14 Agere Systems Inc. Method of manufacturing an integrated circuit package
JP4387076B2 (ja) * 2001-10-18 2009-12-16 株式会社ルネサステクノロジ 半導体装置
TW511193B (en) * 2001-12-13 2002-11-21 Acer Labs Inc Inner circuit structure of array type bonding pad chip and its manufacturing method
TW530363B (en) 2001-12-27 2003-05-01 Advanced Semiconductor Eng Ball grid array package and method for testing the same

Also Published As

Publication number Publication date
US20050230792A1 (en) 2005-10-20
US7183786B2 (en) 2007-02-27
GB0403160D0 (en) 2004-03-17
DE10358298A1 (de) 2004-09-30
US20040174179A1 (en) 2004-09-09
GB2400491B (en) 2006-02-15
GB2400491A (en) 2004-10-13
US7282795B2 (en) 2007-10-16

Similar Documents

Publication Publication Date Title
KR102163707B1 (ko) 전자기간섭 차폐층을 갖는 반도체 패키지 및 테스트 방법
US7541680B2 (en) Semiconductor device package
JP4449824B2 (ja) 半導体装置およびその実装構造
JP2001024150A (ja) 半導体装置
US7808092B2 (en) Semiconductor device with a plurality of ground planes
US7741716B1 (en) Integrated circuit bond pad structures
KR19980701636A (ko) 고성능 집적회로 패키지
JPH10326851A (ja) 隆起金属コンタクトリングを使用したボールグリッドアレイパッケージ
JPH1092972A (ja) 集積回路用パッケージ
JP2009054862A (ja) 半導体装置
CN103219322A (zh) 具有电阻测量结构的三维集成电路及其使用方法
KR101004684B1 (ko) 적층형 반도체 패키지
JP2007235009A (ja) 半導体装置
TWI694567B (zh) 印刷電路板及其測試方法以及製造半導體封裝的方法
TW202034490A (zh) 半導體裝置
US7282795B2 (en) Modifying a semiconductor device to provide electrical parameter monitoring
US7858402B2 (en) Integrated circuit package having reversible ESD protection
KR102578797B1 (ko) 반도체 패키지
JP2008124072A (ja) 半導体装置
US6020631A (en) Method and apparatus for connecting a bondwire to a bondring near a via
EP3285294B1 (en) Integrated circuit die having a split solder pad
JP2010118592A (ja) 半導体装置
US20030080418A1 (en) Semiconductor device having power supply pads arranged between signal pads and substrate edge
US10153229B2 (en) Method of manufacturing semiconductor products, corresponding semiconductor product and device
US8097963B1 (en) Electrically conductive matrix for z-axis interconnect

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060629

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20060808

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20060808

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20061002

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20070801