TW201911520A - 具有標示圖案的半導體封裝 - Google Patents

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Abstract

具有標示圖案的半導體封裝。一種半導體封裝包括：封裝基板；第一半導體晶片，該第一半導體晶片在所述封裝基板上；囊封層，該囊封層覆蓋所述第一半導體晶片；橫條圖案，所述橫條圖案被設置在所述封裝基板內，每個橫條圖案具有第一端和第二端。囊封層被形成為至少覆蓋所述橫條圖案和所述第一半導體晶片，其中，具有所述囊封層的所述半導體封裝具有側表面，所述側表面使所述橫條圖案的一個或更多個第二端暴露，其中，具有不同長度的所述橫條圖案相對於所述第一半導體晶片基本上沿著預定方向設置，使得所述橫條圖案的藉由所述半導體封裝的所述側表面所暴露的所述一個或更多個第二端標示所述側表面和所述第一半導體晶片之間的距離。

Description

具有標示圖案的半導體封裝
本公開總體上涉及半導體封裝技術，並且更具體地，涉及包括用於確定半導體晶片和囊封層的外側表面之間的距離的標示圖案的半導體封裝。
相關申請的交叉引用
本申請要求於2017年8月4日提交的韓國專利申請No.10-2017-0099221的優先權，該韓國專利申請以引用方式完整地併入本文中。
隨著電子裝置縮小，電子裝置中採用的半導體封裝的尺寸減小。在這種情況下，嵌入半導體封裝中的半導體晶片的側表面和半導體封裝的側表面之間的距離減小。因此，穩定地保持設置在半導體封裝中的半導體晶片和半導體封裝的側表面之間的距離以防止半導體封裝的可靠性降低會是重要的。也就是說，可能需要用於測量和監測設置在半導體封裝中的半導體晶片和半導體封裝的側表面之間的距離的技術來確保可靠的半導體封裝。
通常，在製造半導體封裝之後，可能難以直接觀察設置在半導體封裝中的半導體晶片。因此，使用破壞性分析技術或利用X射線的非破壞性分析技術來獲得關於設置在半導體封裝中的半導體晶片的位置的資訊。在這種情況下，可能需要漫長而複雜的處理來獲得關於設置在半導體封裝中的半導體晶片的位置的資訊。因此，可能有必要開發用於在無需使用破壞性分析技術或 用X射線的非破壞性分析技術的情況下準確簡單地測量設置在半導體封裝中的半導體晶片和半導體封裝的側表面之間的距離的技術。
根據一個實施方式，提供了一種半導體封裝。該半導體封裝包括：封裝基板；第一半導體晶片，該第一半導體晶片在所述封裝基板上；橫條圖案，所述橫條圖案被設置在所述封裝基板內，每個橫條圖案具有第一端和第二端。囊封層被形成為至少覆蓋所述橫條圖案，其中，具有所述囊封層的所述半導體封裝具有側表面，所述側表面使所述橫條圖案的一個或更多個第二端暴露，其中，具有不同長度的所述橫條圖案相對於所述第一半導體晶片基本上沿著預定方向設置，使得所述橫條圖案的藉由所述半導體封裝的所述側表面所暴露的所述一個或更多個第二端標示所述側表面和所述第一半導體晶片之間的距離。
根據另一個實施方式，提供了一種半導體封裝。該半導體封裝包括：封裝基板；第一半導體晶片，該第一半導體晶片在所述封裝基板上；橫條圖案，所述橫條圖案被設置在所述封裝基板內，每個橫條圖案具有第一端和第二端。囊封層被形成為至少覆蓋所述橫條圖案，其中，所述半導體封裝的具有所述囊封層的部分能夠藉由切割表面而被切割，以使覆蓋在所述囊封層中的一個或更多個橫條圖案暴露，其中，具有不同長度的所述橫條圖案相對於所述第一半導體晶片基本上沿著預定方向設置，使得藉由所述半導體封裝的所述切割表面而暴露的所述一個或更多個橫條圖案標示所述切割表面和所述第一半導體晶片之間的距離。
根據另一個實施方式，提供了一種半導體封裝。該半導體封裝包括：封裝基板；第一半導體晶片，該第一半導體晶片被設置在所述封裝基板 上；囊封層，該囊封層覆蓋所述第一半導體晶片；以及橫條圖案陣列，該橫條圖案陣列構成設置在所述封裝基板中或所述封裝基板上的標示圖案。所述橫條圖案中的每一個包括與所述半導體封裝的側表面接觸的第一端以及被設置成面對所述第一半導體晶片的第二端。所述橫條圖案的長度彼此不同。
10C‧‧‧切割區域
10E‧‧‧邊緣線
10M‧‧‧半導體封裝陣列
10M-1‧‧‧半導體封裝
10P‧‧‧封裝區域
10S、10S-1、10S-2‧‧‧半導體封裝
10W‧‧‧寬度
15S‧‧‧正常鋸切位置601截取的側表面
15S-1‧‧‧半導體封裝10S的側表面
100‧‧‧封裝基板
101‧‧‧第一表面
103‧‧‧第二表面
105、105-1、105-2‧‧‧封裝基板100的切割側表面
110‧‧‧本體層
120‧‧‧第一介電層
130‧‧‧第二介電層
140‧‧‧導電互連圖案
142‧‧‧第一互連圖案
143‧‧‧內部互連圖案
144‧‧‧第二互連圖案
200‧‧‧半導體晶片堆疊
200W‧‧‧寬度
205‧‧‧半導體晶片堆疊200的側表面
210‧‧‧第一半導體晶片/半導體晶片
210E‧‧‧邊緣部分
230‧‧‧第二半導體晶片/半導體晶片
231‧‧‧半導體晶片堆疊200的側表面
250‧‧‧第三半導體晶片
251‧‧‧支撐部
300‧‧‧囊封層
300D、300D-1、300D-2、300D-3‧‧‧距離
305、305-1、305-2‧‧‧囊封層300的切割側表面
400‧‧‧標示
400B、400B-1‧‧‧橫條圖案
400E、400E-1‧‧‧第一端
400F、400F-1‧‧‧第二端
410‧‧‧第一橫條圖案
410E‧‧‧第一端
410F‧‧‧第二端
410S1、410S2‧‧‧第一橫條圖案410的切割側表面
420‧‧‧第二橫條圖案
420E‧‧‧第一端
420F‧‧‧第二端
420S2‧‧‧第二橫條圖案420的切割側表面
430‧‧‧第三橫條圖案
430E‧‧‧第一端
430F‧‧‧第二端
430S2‧‧‧第三橫條圖案430的切割側表面
440‧‧‧第四橫條圖案
440E‧‧‧第一端
440F‧‧‧第二端
450‧‧‧第五橫條圖案
450E‧‧‧第一端
450F‧‧‧第二端
500‧‧‧外部連接器
600‧‧‧鋸切刀片
600S‧‧‧移位鋸切刀片
600S1‧‧‧第一鋸切位置
600S2‧‧‧第二鋸切位置
601‧‧‧正常鋸切位置
601S‧‧‧移位鋸切位置
7800‧‧‧記憶卡
7810‧‧‧記憶體
7820‧‧‧記憶體控制器
7830‧‧‧主機
8710‧‧‧電子系統
8711‧‧‧控制器
8712‧‧‧輸入/輸出裝置
8713‧‧‧記憶體
8714‧‧‧介面
8715‧‧‧匯流排
依據附圖和所附的詳細描述，本公開的各個實施方式將變得更加明顯，其中：圖1是根據實施方式的半導體封裝的截面圖；圖2是圖示在將各個具有與圖1中所顯示出的半導體封裝相同的配置的多個半導體封裝彼此分離之前包括所述多個半導體封裝的半導體封裝陣列的平面圖；圖3是沿著圖2的線A-A’截取的截面圖；圖4是圖示根據實施方式的半導體封裝中採用的標示圖案的一個範例的平面圖；圖5是圖示根據實施方式的半導體封裝中採用的標示圖案的另一個範例的平面圖；圖6至圖8圖示了根據實施方式的利用半導體封裝中採用的標示圖案的方法；圖9是圖示根據實施方式的採用包括半導體封裝的記憶卡的電子系統的方塊圖；以及圖10是圖示根據實施方式的包括半導體封裝的另一個電子系統的方塊圖。
本文中使用的術語可以對應於考慮到它們在實施方式中的功能而選擇的詞語，並且術語的含義可以根據實施方式所屬技術領域中的具有通常知識者而被解釋為不同的。如果被詳細地定義，則術語可以根據所述定義來解釋。除非另有定義，否則本文中使用的術語(包括技術術語和科學術語)具有與實施方式所屬的領域中的通常知識者通常理解的相同的含義。
應該理解，雖然在本文中可使用術語“第一”、“第二”、“第三”等來描述各種元件，但是這些元件不應該受這些術語限制。這些術語僅用於將一個元件與另一個元件區分開，而不是用於僅定義元件本身或者意指特定的順序。
半導體封裝可以包括諸如半導體晶片或半導體晶粒這樣的電子裝置。可以藉由使用晶粒鋸切處理將諸如晶圓這樣的半導體基板分成多個部份來獲得半導體晶片或半導體晶粒。半導體晶片可以對應於記憶體晶片、邏輯晶片(包括專用積體電路(ASIC)晶片)或晶片上系統(SoC)。記憶體晶片可以包括整合在半導體基板上的動態隨機存取記憶體(DRAM)電路、靜態隨機存取記憶體(SRAM)電路、NAND型快閃記憶體電路、NOR型快閃記憶體電路、磁性隨機存取記憶體(MRAM)電路、電阻式隨機存取記憶體(ReRAM)電路、鐵電隨機存取記憶體(FeRAM)電路或相變隨機存取記憶體(PcRAM)電路。邏輯晶片可以包括整合在半導體基板上的邏輯電路。可以在諸如行動電話、與生物技術或健康護理關聯的電子系統或者可穿戴式電子系統這樣的通信系統中採用半導體封裝。
在整篇說明書中，相同的元件符號代表相同的元件。因此，即使沒有參照一幅圖提及或描述一元件符號，也可以參照另一幅圖提及或描述該元件符號。另外，即使在一幅圖中沒有示出一元件符號，也可以參照另一幅圖提及或描述該元件符號。
圖1是圖示根據實施方式的半導體封裝10S的截面圖。圖2是圖示在將各個具有與圖1中所顯示出的半導體封裝10S相同的配置的多個半導體封裝彼此分離之前包括所述多個半導體封裝的半導體封裝陣列10M的平面圖。圖3是沿著圖2的線A-A’截取的截面圖。
參照圖1，半導體封裝10S可以包括封裝基板100、設置在封裝基板100上的半導體晶片230以及覆蓋半導體晶片230的囊封層300。可以在封裝基板100上額外的地設置另一個半導體晶片210。半導體晶片210可以對應於第一半導體晶片，並且半導體晶片230可以對應於第二半導體晶片。第一半導體晶片210和第二半導體晶片230可以構成半導體晶片堆疊200。圖2中所顯示出的半導體封裝陣列10M的多個半導體封裝10S可以彼此分離。也就是說，可以向圖2中所顯示出的半導體封裝陣列10M應用切割處理，以將圖1中所顯示出的半導體封裝10S分離成個體半導體封裝。
圖2和圖3中所顯示出的半導體封裝陣列10M可包括被切割區域10C分離的多個半導體封裝10S。為了簡便說明的目的，在圖2中省略了對囊封層300的討論。被切割區域10C限定和包圍的封裝區域10P可以彼此分離，以提供多個半導體封裝10S。切割區域10C可以對應於劃線區域或鋸切區域。切割區域10C可以具有格子形狀或方格形狀以用於界定封裝區域10P對應於多個方格窗口。因為藉由鋸切切割區域10C將多個半導體封裝10S彼此分離，所以可以在用於分離多個半導體封裝10S的鋸切處理或切割處理期間去除切割區域10C。可以使用諸如鋸切刀片(圖3的600)這樣的切割裝置來執行鋸切處理。
參照圖3，由於包括鋸切刀片600的鋸切機器的允許容差，因此在鋸切處理期間可能不能將切割裝置(例如，鋸切刀片600)與切割區域10C中的正常鋸切位置601準確對準。在這種情況下，在不期望去除封裝區域10P中的每一個的一部分的地方，可能在執行鋸切處理的同時去除封裝區域10P中的每 一個的一部分。也就是說，因為鋸切機器的處理容差，所以移位鋸切刀片600S可以與設置在封裝區域10P中的移位鋸切位置601S對準。結果，在執行鋸切處理的同時，每個封裝區域10P的一部分會被不期望地去除。鋸切刀片600可以僅僅是可以在鋸切處理中使用的切割裝置的示例。
如果在鋸切處理之後鋸切刀片600與切割區域10C準確對準，則半導體封裝10S可以具有沿著正常鋸切位置601截取的側表面15S。然而，如果在鋸切處理之後實際鋸切位置從正常鋸切位置601移動到移位鋸切位置601S，則半導體封裝10S可以具有側表面15S-1，側表面15S-1沿著從正常鋸切位置601朝向半導體晶片堆疊200移動的移位鋸切位置601S延伸。在這種情況下，側表面15S-1和半導體晶片堆疊200之間的距離300D-1可能變得小於側表面15S和半導體晶片堆疊200之間的距離300D，因為側表面15S-1設置在半導體封裝10S內部。在圖1中，半導體封裝10S的側表面15S-1可以包括封裝基板100的側表面105和囊封層300的外側表面305。
如上所述，如果實際鋸切位置朝向半導體晶片堆疊200移動以使得封裝區域10P的一部分被去除，則側表面15S-1和半導體晶片堆疊200之間的距離300D-1可以小於期望值。也就是說，能夠減小與半導體封裝10S的側表面15S-1和半導體晶片堆疊200之間的距離300D-1相關的封裝側邊緣。在這種情況下，可以使囊封層300的側壁部分的寬度減小，使得半導體晶片堆疊200沒有得到囊封層300充分的保護。如果半導體封裝10S的封裝側邊緣減小，則濕氣能夠容易地藉由囊封層300和封裝基板100之間的介面滲入半導體封裝10S中。滲入的濕氣會使封裝基板100使半導體封裝10S的可靠性下降或者會使半導體晶片210和230發生故障。另外，如果濕氣滲入半導體封裝10S中，則第一半導體晶片210會被抬離封裝基板100或者與封裝基板100分層。此外，如果濕氣滲入半導體封裝10S中，則囊封層300和封裝基板100之間的黏合強度會降低，這會導 致囊封層300的分層現象。
可能有必要確定半導體封裝10S的側表面15S-1和半導體晶片堆疊200之間的距離300D-1的邊緣，以從故障封裝中分揀好的封裝並且重新對準鋸切刀片600。然而，可能難以觀察嵌入半導體封裝10S中的半導體晶片堆疊200並且在製造半導體封裝10S之後測量或確定半導體封裝10S的封裝側邊緣。這是因為，覆蓋半導體晶片堆疊200的囊封層300可以由不透明材料形成，並且支撐半導體晶片堆疊200的封裝基板100也可以由不透明介電材料形成。
在圖1中，為了清楚例示，誇大了半導體封裝10S的側表面15S-1和半導體晶片堆疊200的側表面205之間的距離300D-1。如果半導體晶片堆疊200的寬度200W與半導體封裝10S的寬度10W之比增加，則半導體封裝10S的側表面15S-1和半導體晶片堆疊200的側表面205之間的距離300D-1的容許範圍能夠減小。在這種情況下，如圖3中例示的，如果沿著移位鋸切部分601S執行鋸切處理，則距離300D-1能夠進一步減小以超出容許範圍。也就是說，囊封層300的側壁寬度能夠減小以使半導體封裝10S的封裝側邊緣更小。另外，即使在執行鋸切處理之後，也可能難以確定半導體封裝10S的封裝側邊緣。
再次參照圖1和圖2，半導體封裝10S還可以包括標示圖案400。標示圖案400可以被設計成使得在執行鋸切處理之後，能夠測量或確定半導體封裝10S的側表面15S-1和半導體晶片堆疊200的側表面205之間的距離300D-1。標示圖案400可以設置在封裝基板100中或封裝基板100上，並且可以在鋸切處理期間被切割。也就是說，如果在鋸切處理期間切割標示圖案400，則在執行鋸切處理之後，標示圖案400的側表面可以暴露於半導體封裝10S的側表面15S-1處。因此，在執行鋸切處理之後，可能難以觀察切割標示圖案400的被暴露的側表面。將參照圖4和圖8來詳細描述標示圖案400的示例和功能。
雖然圖1例示了其中半導體晶片堆疊200設置在封裝基板100上的 示例，但是根據該實施方式，構成半導體晶片堆疊200的半導體晶片中的至少一個可以被嵌入封裝基板100中。半導體晶片堆疊200可以被設置成使得第一半導體晶片210和第二半導體晶片230有偏移地堆疊。例如，第二半導體晶片230可以堆疊在第一半導體晶片210上，並且偏離第一半導體晶片210，使第一半導體晶片210的邊緣部分210E暴露。在一些實施方式中，第二半導體晶片230可以垂直堆疊在第一半導體晶片210上，而沒有偏離第一半導體晶片210。
可以在第一半導體晶片210下方以及第一半導體晶片210和封裝基板100之間額外的地設置第三半導體晶片250。第一半導體晶片210和第二半導體晶片230可以具有基本相同的功能，並且第三半導體晶片250可以具有與第一半導體晶片210和第二半導體晶片230不同的功能。例如，如果第一半導體晶片210和第二半導體晶片230是NAND型快閃記憶體晶片，則第三半導體晶片250可以是控制第一半導體晶片210和第二半導體晶片230的操作的控制器晶片。
支撐部251可以被包括在半導體封裝10S中，以提供可以設置第三半導體晶片250的空間。支撐部251可以設置在第一半導體晶片210和封裝基板100之間，以支撐第一半導體晶片210。支撐部251可以形成為沒有頂部的方形或矩形外殼並且在其中心部分具有腔室，並且第三半導體晶片250可以設置在支撐部251的腔室中。支撐部251可以為第一半導體晶片210的邊緣部分提供支撐，並且支撐部251可以形成並提供腔室。支撐部251可以是黏合層。
封裝基板100可以包括將半導體晶片堆疊200與外部裝置電連接的互連結構。互連結構可以包括導電互連圖案140。導電互連圖案140可以包括設置在封裝基板100的本體層110的表面上的第一互連圖案142。可以在本體層110的表面上設置覆蓋第一互連圖案142的第一介電層120。第一介電層120的頂表面可以對應于封裝基板100的第一表面101。導電互連圖案140還可以包括第二互連圖案144，第二互連圖案144設置在主體層110的與上面設置有第一互連 圖案142的表面相反的表面上。可以在主體層110的表面上設置覆蓋第二互連圖案144的第二介電層130。第二介電層130的底表面可以對應于封裝基板100的第二表面103。
導電互連圖案140還可以包括內部互連圖案143，其中，內部互連圖案143被設置成穿透本體層110並且將第一互連圖案142與第二互連圖案144電連接。內部互連圖案143可以包括基本上穿透本體層110的導電通孔。第二介電層130可以被設置成使第二互連圖案144暴露。諸如焊球這樣的外部連接器500可以附接到使第二介電層130保持暴露的第二互連圖案144。第一介電層120和第二介電層130中的每一個可以包含介電材料，例如，阻焊材料。
標示圖案400可以設置在與封裝基板100中包括的各種導電層中的任一個相同的層級處。標示圖案400可以設置在與導電互連圖案140中的任一個相同的層級處。標示圖案400可以設置在與對應於導電互連圖案140的最上面圖案的第一互連圖案142相同的層級處。第一互連圖案142可以設置在與封裝基板100的第一表面101最接近的層級處。因此，第一互連圖案142可以設置在互連圖案142、143和144的層級當中的最接近第一半導體晶片210的層級處。因為半導體晶片210、230和250設置在封裝基板100的第一表面101上，所以第一互連圖案142可以對應于封裝基板100中包括的導電層的最上面圖案。在這種情況下，第一互連圖案142可以對應于距封裝基板100的第二表面103最遠的導電圖案，其中，外部連接器500可以設置在位於封裝基板100的第二表面103中的第二互連圖案144上。可以藉由對導電層進行構圖來同時形成第一互連圖案142和標示圖案400。
標示圖案400可以由能夠與囊封層300、本體層110、第一介電層120和第二介電層130相區分的材料形成。標示圖案400可以被形成為具有能夠與囊封層300、本體層110、第一介電層120和第二介電層130的形狀相區分的形 狀。標示圖案400可以由顏色與囊封層300、本體層110、第一介電層120和第二介電層130的顏色相區分的材料形成。標示圖案400可以被形成為包含與導電互連圖案140相同的導電材料。例如，標示圖案400可以被形成為包含銅材料。
圖4是例示根據實施方式的半導體封裝中採用的標示圖案400中的一個的平面圖。圖5是例示能夠替換標示圖案400的另一個標示圖案400-1的平面圖。圖4是圖2的部分“B”的放大視圖，圖5是標示圖案400-1的放大視圖。
參照圖4，當從平面圖觀察時，標示圖案400可以包括多個橫條圖案400B的陣列。橫條圖案400B可以設置在封裝區域10P的位於半導體晶片堆疊200的側表面231和切割區域10C的邊緣線10E之間的部分中。半導體晶片堆疊200的側表面231可以是第二半導體晶片230的面對切割區域10C的邊緣線10E的側表面。
橫條圖案400B可以從與半導體晶片堆疊200的側表面231相鄰的部分朝向切割區域10C延伸，使得橫條圖案400B具有條形形狀。橫條圖案400B可以從與半導體晶片堆疊200的側表面231相鄰的部分朝向半導體封裝10S的側表面15S延伸，以具有條形形狀。半導體封裝10S的側表面15S可以對應於在平面圖中與切割區域10C的邊緣線10E交疊的側表面。在平面圖中，橫條圖案400B可以沿著與切割區域10C的邊緣線10E基本上垂直或者與半導體封裝10S的側表面15S垂直的方向延伸。在平面圖中，橫條圖案400B可以沿著與第一半導體晶片210的側表面基本上垂直的方向延伸。橫條圖案400B也可以沿著也與第二半導體晶片230的側表面基本上垂直的方向延伸。
橫條圖案400B可以具有彼此不同的長度，其中，橫條圖案400b的長度沿著與切割區域10C的邊緣線10E垂直或者與半導體封裝10S的側表面15S垂直的方向延伸。橫條圖案400B的第一端400E可以與虛擬基準線RL對準，並且橫條圖案400B可以沿著任一個方向從基準線RL延伸。基準線RL可以表示橫 條圖案400B的基準位置。
如圖4中例示的，基準線RL可以被設置成在平面圖中與半導體晶片堆疊200的側表面231基本上平行的直線。基準線RL可以與半導體晶片堆疊200的側表面231分隔開特定距離S。另選地，基準線RL可以被設置成在平面圖中與半導體晶片堆疊200的側表面231交疊。橫條圖案400B的第一端400E可以與半導體晶片堆疊200的側表面231分隔開相同的距離，例如，距離S。換句話說，橫條圖案400B的第一端400E可以與第一半導體晶片210分隔開基本上相同的距離S。另選地，橫條圖案400B的第一端400E可以與半導體晶片堆疊200的側表面231對準並且可以與半導體晶片堆疊200的側表面231接觸，或者橫條圖案400B的第一端400E可以與半導體晶片堆疊200的第一半導體晶片210交疊。在一些實施方式中，橫條圖案400B的第一端400E可以被設置成面對第一半導體晶片210。
如圖5中例示的，與基準線RL對應的虛擬基準線RL-1可以被設置成與半導體封裝10M-1的切割區域10C的邊緣線10E交疊。在這種情況下，構成標示圖案400-1的橫條圖案400B-1的第一端400E-1可以與切割區域10C的邊緣線10E對準。橫條圖案400B可以從基準線RL-1朝向半導體晶片堆疊200的側表面231延伸，使得橫條圖案400B-1具有不同的高度。在一個示例中，橫條圖案400B-1可以從半導體封裝10M-1的側表面15S朝向第一半導體晶片210延伸，以具有彼此不同的長度。
橫條圖案400B-1的與第一端400E-1相反的第二端400F-1可以與半導體晶片堆疊200的側表面231分隔開不同的距離。橫條圖案400B的第二端400F-1可以被設置成面對第一半導體晶片210。從橫條圖案400B-1到半導體晶片堆疊200的側表面231的距離可以沿著橫條圖案400B-1的排列方向規則地增大或減小。例如，如果橫條圖案400B-1包括沿著一個方向依次排列的第一橫條圖案 至第五橫條圖案，則第二橫條圖案和側表面231之間的距離可以比第一橫條圖案和側表面231之間的距離大預定量，並且第三橫條圖案和側表面231之間的距離可以比第二橫條圖案和側表面231之間的距離大所述預定量。另外，第四橫條圖案和側表面231之間的距離可以比第三橫條圖案和側表面231之間的距離大所述預定量，並且第五橫條圖案和側表面231之間的距離可以比第四橫條圖案和側表面231之間的距離大所述預定量。也就是說，構成橫條圖案400B-1的第一橫條圖案至第五橫條圖案的長度可以被設置成依次減小。在平面圖中，橫條圖案400B-1可以沿著與半導體晶片堆疊200的側表面231或切割區域10C的邊緣線10E基本上垂直的方向延伸。橫條圖案400B-1可以被排列成彼此平行並且彼此分隔開相同的距離。
虛擬基準線RL-1可以被設置成位於切割區域10C中。圖5中例示的橫條圖案400B-1可以被設置成在平面圖中具有與圖4中例示的橫條圖案400B的鏡像對應的圖案。
如圖4中例示的，橫條圖案400B可以被延伸成使得橫條圖案400B的與第一端400E相反的第二端部400F面對切割區域10C的邊緣線10E。橫條圖案400B可以從基準線RL朝向切割區域10C的邊緣線10E延伸，以具有不同的長度。在一個示例中，各個橫條圖案400B之間的長度差可以基本上相同。橫條圖案400B可以沿著與切割區域10C的邊緣線10E平行的方向排列成彼此分隔開基本上相同的距離。
參照圖4，橫條圖案400B的長度可以沿著與切割區域10C的邊緣線10E平行的方向規則地增大或減小。例如，如果橫條圖案400B包括沿著與切割區域10C的邊緣線10E平行的方向依次排列的第一橫條圖案410、第二橫條圖案420、第三橫條圖案430、第四橫條圖案440和第五橫條圖案450，則第一橫條圖案410可以具有與基準線RL接觸的第一端410E，並且可以具有與切割區域 10C接觸的第二端410F。
第二橫條圖案420可以被設置成沿著與切割區域10C的邊緣線10E平行的方向與第一橫條圖案410分隔開。第二橫條圖案420可以被形成為具有比第一橫條圖案410的長度小的長度。第二橫條圖案420可以具有與基準線RL接觸的第一端420E和與切割區域10C的邊緣線10E分隔開第一距離D1的第二端420F。
第三橫條圖案430可以具有與基準線RL接觸的第一端430E，並且可以從基準線RL朝向切割區域10C延伸。第三橫條圖案430可以被形成為具有比第二橫條圖案420的長度小的長度。因此，第三橫條圖案430可以具有第二端430F，第二端430F與從第二橫條圖案420的第二端420F經過的與邊緣線10E平行的直線分隔開第二距離D2。
第四橫條圖案440可以具有與基準線RL接觸的第一端440E，並且可以從基準線RL朝向切割區域10C延伸。第四橫條圖案440可以被形成為具有比第三橫條圖案430的長度小的長度。因此，第四橫條圖案440可以具有第二端440F，第二端440F與從第三橫條圖案430的第二端430F經過的與邊緣線10E平行的直線分隔開第三距離D3。第五橫條圖案450可以具有與基準線RL接觸的第一端450E，並且可以從基準線RL朝向切割區域10C延伸。第五橫條圖案450可以被形成為具有比第四橫條圖案440的長度小的長度。因此，第五橫條圖案450可以具有第二端450F，第二端450F與從第四橫條圖案440的第二端440F經過的與邊緣線10E平行的直線分隔開第四距離D4。第一距離D1、第二距離D2、第三距離D3和第四距離D4可以彼此相等。因此，從橫條圖案400的第一端400E到第一半導體晶片210的距離可以彼此相等。
第二橫條圖案420、第三橫條圖案430、第四橫條圖案440和第五橫條圖案450的第二端400F可以被設置成面對半導體封裝10S的側表面15S。第 二橫條圖案420、第三橫條圖案430、第四橫條圖案440和第五橫條圖案450的第二端400F可以與半導體封裝10S的側表面15S分隔開不同的距離。也就是說，從第二橫條圖案420、第三橫條圖案430、第四橫條圖案440和第五橫條圖案450到半導體封裝10S的側表面15S的距離可以規則地增大與第一距離D1、第二距離D2、第三距離D3和第四距離D4中的任一個對應的距離。因此，從半導體封裝10S的側表面15S到橫條圖案410、420、430、440和450的第二端400F的距離可以規則地增大基本上相同的距離。因此，從半導體封裝10S的側表面15S到橫條圖案410、420、430、440和450的第二端400F的距離可以被設置成彼此不同。
第一橫條圖案410、第二橫條圖案420、第三橫條圖案430、第四橫條圖案440和第五橫條圖案450可以從基準線RL朝向半導體封裝10S的側表面15S延伸，以具有不同的深度。第一橫條圖案410、第二橫條圖案420、第三橫條圖案430、第四橫條圖案440和第五橫條圖案450的長度可以依次減小。
再次參照圖5，橫條圖案400B-1可以被設置成使得從橫條圖案400B-1到半導體晶片堆疊200的側表面231的距離彼此不同。從橫條圖案400B-1到半導體晶片堆疊200的側表面231的距離可以規則地增大或減小相同的距離。
橫條圖案400B-1可以從基準線RL-1朝向半導體晶片堆疊200的側表面231延伸，以具有不同的長度。橫條圖案400B-1的長度可以沿著與基準線RL-1平行的方向依次規則地減小。橫條圖案400B-1的長度可以依次規則地減小相同的距離。因此，從第一半導體晶片210到橫條圖案400B的第二端400F的距離可以依次規則地增大基本相同的距離。
再次參照圖4，因為從橫條圖案400B的第二端400F到切割區域10C的邊緣線10E的距離不同，所以半導體封裝10S的側表面處暴露的橫條圖案400B的數目可以根據鋸切刀片600的鋸切位置而不同。因此，可以從半導體封裝10S的側表面處暴露的橫條圖案400B的數目獲得鋸切位置。也就是說，可以 使用半導體封裝10S的側表面15S-1處暴露的橫條圖案400B的數目來確定半導體晶片堆疊200和半導體封裝10S的側表面15S-1之間的距離300D-1。
圖6至圖8例示了利用圖2的半導體封裝陣列10M中採用的標示圖案400的方法。
參考圖6，如果鋸切刀片(圖3的600)與切割區域10C精確對準，則在鋸切處理期間僅可以去除切割區域10C，以提供半導體封裝。鋸切處理之後的半導體封裝可以具有與切割區域10C的邊緣線10E對準的側表面。相比之下，如果鋸切刀片(圖3的600)由於鋸切機器等的處理容差而與切割區域10C未對準，則在切割處理期間可以去除封裝區域10P的一部分，以提供具有與第一鋸切位置600S1交疊的側表面(圖7的15S-2)的半導體封裝(圖7的10S-1)。另外，如果鋸切刀片(圖3的600)與切割區域10C嚴重未對準，則鋸切處理的切割位置可以朝向半導體晶片堆疊200移位更多，以提供具有與第二鋸切位置600S2交疊的側表面(圖8的15S-3)的半導體封裝(圖8的10S-2)。
如果沿著第一鋸切位置600S1執行鋸切處理，則可以提供具有圖7的側表面15S-2的半導體封裝10S-1。如果沿著第二鋸切位置600S2執行鋸切處理，則可以提供具有圖8的側表面15S-3的半導體封裝10S-2。如圖7和圖8中例示的，半導體封裝10S-1或10S-2的側表面處暴露的橫條圖案400B的數目可以根據鋸切位置600S1或600S2而不同。
如圖6中例示的，如果沿著第一鋸切位置600S1執行鋸切處理，則可以只切割第一橫條圖案410、第二橫條圖案420、第三橫條圖案430、第四橫條圖案440和第五橫條圖案450中的第一橫條圖案410。因此，第一橫條圖案410的切割側表面410S1可以在半導體封裝10S-1的側表面15S-2處暴露(參見圖7)。半導體封裝10S-1的側表面15S-2可以包括囊封層300的切割側表面305-1和封裝基板100的切割側表面105-1。
因為囊封層300和封裝基板100可以包含基本上透明的材料，所以可能不能夠在鋸切處理之後在不使用X射線分析或其它相似的技術觀察半導體晶片堆疊200的情況下可視地觀察嵌入半導體封裝10S-1中的半導體晶片堆疊200。因此，第一橫條圖案410的切割側表面410S1可以保持在半導體封裝10S-1的側表面15S-2處暴露。因此，即使在鋸切處理之後不使用X射線分析技術等，也能夠觀察第一橫條圖案410的切割側表面410S1。即，在鋸切處理之後，能夠在不使用X射線分析技術的情況下在視覺上確認在半導體封裝10S-1的側表面15S-2處暴露的橫條圖案400B的數目。因此，能夠使用側表面15S-2處暴露的橫條圖案400B的數目來獲得關於半導體封裝10S-1的側表面15S-2的位置的資訊。此外，能夠確定半導體封裝10S-1的側表面15S-2和半導體晶片堆疊200之間的距離300D-2。
如圖6中例示的，第一橫條圖案410的第二端410F可以與切割區域10C接觸。在這種情況下，與第一橫條圖案410相鄰的第二橫條圖案420的第二端420F可以與切割區域10C分隔開第一距離D1。第一橫條圖案410的切割側表面410S1可以在側表面15S-2處暴露，並且第二橫條圖案420沒有在側表面15S-2處暴露。因此，可以理解，半導體封裝10S-1的側表面15S-2位於第一橫條圖案410的第二端410F和第二橫條圖案420的第二端420F之間。
結果，如果只有第一橫條圖案410的切割側表面410S1在側表面15S-2處暴露，則可以理解，第一鋸切位置600S1位於切割區域10C和第二橫條圖案420之間。在這種情況下，第一鋸切位置600S1可以被視為位於距切割區域10C的第一距離D1的範圍內。因此，經估計，第一鋸切位置600S1和半導體晶片堆疊200之間的距離300D-2可以小於切割區域10C和半導體晶片堆疊200之間的距離300D並且大於第二橫條圖案420的第二端420F和半導體晶片堆疊200之間的距離。
第一鋸切位置600S1可以對應於由鋸片機器的處理容差或相似原因所移位的位置。也就是說，第一鋸切位置600S1可以是不期望設置的位置。因此，在不直接測量第一鋸切位置600S1和半導體晶片堆疊200之間的距離300D-2的情況下，可能難以準確地估計第一鋸切位置600S1。然而，根據實施方式，能夠藉由對在半導體封裝的側表面處暴露的橫條圖案400B的數目進行計數來容易且準確地確定第一鋸切位置600S1的位置。也就是說，能夠藉由對在半導體封裝的側表面處暴露的橫條圖案400B的數目進行計數來容易且準確地確定半導體封裝10S-1的側表面15S-2和半導體晶片堆疊200之間的距離300D-2。如果第一距離D1、第二距離D2、第三距離D3和第四距離D4的值減小，則能夠更準確地確定半導體封裝10S-1的側表面15S-2和半導體晶片堆疊200之間的距離300D-2。
再次參照圖6和圖8，如果沿著第二鋸切位置600S2執行鋸切處理，則可以在第四橫條圖案440和第五橫條圖案450不被切割的同時切割第一橫條圖案410、第二橫條圖案420和第三橫條圖案430。因此，第一橫條圖案410的切割側表面410S2、第二橫條圖案420的切割側表面420S2和第三橫條圖案430的切割側表面430S2可以在半導體封裝10S-2的側表面15S-3處暴露。半導體封裝10S-2的側表面15S-3可以包括囊封層300的切割側表面305-2和封裝基板100的切割側表面105-2。
如圖8中例示的，半導體封裝10S-2的側表面15S-3處暴露的橫條圖案400B的數目可以根據半導體封裝10S-2的側表面15S-3的位置而不同。例如，如果沿著第二鋸切位置600S2執行鋸切處理，則半導體封裝10S-2的側表面15S-3處暴露的橫條圖案400B的數目可以是三個。因此，半導體封裝10S-2的側表面15S-3可以被視為位於第三橫條圖案430的第二端430F和第四橫條圖案440的第二端440F之間。也就是說，第二鋸切位置600S2可以被視為位於第三橫條 圖案430的第二端430F和第四橫條圖案440的第二端440F之間。因此，第二鋸切位置600S2和半導體晶片堆疊200之間的距離300D-3可以小於從距離300D中減去第一距離D1和第二距離D2之後剩餘的距離(“300D-D1-D2”)並且大於從距離300D中減去第一距離D2、第二距離D2和第三距離D3之後剩餘的距離(“300D-D1-D2-D3”)。
如上所述，可以藉由對半導體封裝10S-2的側表面15S-3處暴露的橫條圖案400B的數目進行計數來估計第二鋸切位置600S2的實際位置。也就是說，如果半導體封裝10S-2的側表面15S-3處暴露的橫條圖案400B的數目是三個，則半導體封裝10S-2的側表面15S-3和半導體晶片堆疊200之間的距離300D-3可以小於距離“300D-D1-D2”並且大於距離“300D-D1-D2-D3”。如果第一距離D1、第二距離D2、第三距離D3和第四距離D4被設置成減小，則可以更準確地估計半導體封裝10S-2的側表面15S-3和半導體晶片堆疊200之間的距離300D-3。如果第一距離D1、第二距離D2、第三距離D3和第四距離D4被設置成具有相同的值，則能夠容易地計算或獲得半導體封裝10S-2的側表面15S-3和半導體晶片堆疊200之間的距離300D-3。
如圖7和圖8中例示的，半導體封裝10S-1或10S-2可以包括含橫條圖案400B的標示圖案400，在執行鋸切處理之後，這些橫條圖案400B中的一個或更多個在與半導體封裝10S-1或10S-2的外表面對應的側表面15S-2或15S-3處被暴露。因此，在執行鋸切處理之後，能夠在不使用X射線分析技術等的情況下確定或估計半導體封裝10S-1(或10S-2)的側表面15S-2(或15S-3)和半導體晶片堆疊200之間的距離300D-2(或300D-3)。因此，就封裝側邊緣而言，能夠從故障封裝中分揀出好的封裝，並且在執行鋸切處理之後即使在不使用X射線分析技術等的情況下，也能夠重新對準鋸切刀片600。
圖9是圖示包括採用根據實施方式的半導體封裝中的至少一個的 記憶卡7800的電子系統的方塊圖。記憶卡7800包括諸如非揮發性記憶體件這樣的記憶體7810和記憶體控制器7820。記憶體7810和記憶體控制器7820可以儲存資料或者讀取所儲存的資料。記憶體7810和記憶體控制器7820中的至少一個可以包括根據實施方式的半導體封裝中的至少一個。
記憶體7810可以包括應用本公開的實施方式的技術的非揮發性記憶體件。記憶體控制器7820可以控制記憶體7810，使得回應於來自主機7830的讀/寫請求而讀出所儲存的資料或者儲存資料。
圖10是圖示包括根據實施方式的封裝中的至少一個的電子系統8710的方塊圖。電子系統8710可以包括控制器8711、輸入/輸出裝置8712和記憶體8713。控制器8711、輸入/輸出單元8712和記憶體8713可以藉由提供供資料移動的路徑的匯流排8715相互耦接。
在實施方式中，控制器8711可以包括一個或更多個微處理器、數位訊號處理器、微控制器和/或能夠執行與這些元件相同的功能的邏輯裝置。控制器8711或記憶體8713可以包括根據本公開的實施方式的半導體封裝中的一個或更多個。輸入/輸出裝置8712可以包括從鍵區、鍵盤、顯示裝置、觸控式螢幕等當中選擇的至少一個。記憶體8713是用於儲存資料的裝置。記憶體8713可以儲存將由控制器8711執行的資料和/或命令等。
記憶體8713可以包括諸如DRAM這樣的揮發性記憶體件和/或諸如快閃記憶體這樣的非揮發性記憶體件。例如，可以將快閃記憶體安裝到諸如移動終端或桌上型電腦這樣的資訊處理系統。快閃記憶體可以構成固態硬碟(SSD)。在這種情況下，電子系統8710可以將大量資料穩定地儲存在快閃記憶體儲存系統中。
電子系統8710還可以包括介面8714，介面8714被配置為向通信網路發送資料和從通信網路接收資料。介面8714可以是有線或無線類型。例 如，介面8714可以包括天線或者有線或無線收發器。
電子系統8710可以被實現為移動系統、個人電腦、工業電腦或執行各種功能的邏輯系統。例如，移動系統可以是個人數位助理(PDA)、可攜式電腦、平板電腦、行動電話、智慧型電話、無線電話、膝上型電腦、記憶卡、數位音樂系統和資訊發送/接收系統中的任一個。
如果電子系統8710是能夠執行無線通訊的設備，則電子系統8710可以被用於使用CDMA(碼分多址)、GSM(全球移動通信系統)、NADC(北美洲數位蜂窩)、E-TDMA(增強時分多址)、WCDMA(寬頻碼分多址)、CDMA2000、LTE(長期演進)或Wibro(無線寬頻互聯網)的技術的通信系統。
已經出於例示目的公開了本公開的實施方式。本領域的技術人員將領會的是，能夠在不脫離本公開和所附的申請專利範圍的範疇和精神的情況下進行各種修改、添加和替換。

Claims (20)

  1. 一種半導體封裝，該半導體封裝包括：封裝基板；第一半導體晶片，該第一半導體晶片在所述封裝基板上；橫條圖案，所述橫條圖案被設置在所述封裝基板內，每個橫條圖案具有第一端和第二端；以及囊封層，該囊封層被形成為至少覆蓋所述橫條圖案和所述第一半導體晶片，其中，具有所述囊封層的所述半導體封裝具有側表面，所述側表面使所述橫條圖案的一個或更多個第二端暴露，其中，具有不同長度的所述橫條圖案相對於所述第一半導體晶片基本上沿著預定方向設置，使得所述橫條圖案的藉由所述半導體封裝的所述側表面暴露的所述一個或更多個第二端標示所述側表面和所述第一半導體晶片之間的距離。
  2. 根據請求項1所述的半導體封裝，其中，所述橫條圖案的預定方向與所述半導體封裝的切割表面基本上垂直。
  3. 根據請求項2所述的半導體封裝，其中，所述橫條圖案彼此平行地分隔開。
  4. 根據請求項1所述的半導體封裝，其中，所述橫條圖案被佈置成使得所述橫條圖案的所述第一端被設置在與所述第一半導體晶片相距基本上相同的距離處。
  5. 根據請求項1所述的半導體封裝，其中，所述橫條圖案被佈置成使得所述橫條圖案的所述第一端被設置成在所述第一半導體晶片的上方或所述第一半導體晶片的下方交疊。
  6. 根據請求項1所述的半導體封裝，其中，所述橫條圖案的所述第 二端被設置在與所述第一半導體晶片相距不同的距離處，使得當切割所述半導體封裝時，所述橫條圖案的靠近所述第二端的部分被暴露。
  7. 根據請求項6所述的半導體封裝，其中，任何兩個相鄰的橫條圖案之間的長度差基本上相同。
  8. 根據請求項1所述的半導體封裝，其中，所述橫條圖案的所述第一端以預定距離朝向所述第一半導體晶片佈置，使得具有不同長度的所述橫條圖案的所述第二端被佈置在與所述第一半導體晶片相距不同的距離處。
  9. 根據請求項1所述的半導體封裝，其中，所述橫條圖案按長度增大或減小的順序佈置。
  10. 根據請求項9所述的半導體封裝，其中，任何兩個相鄰的橫條圖案之間的長度差基本上相同。
  11. 根據請求項1所述的半導體封裝，其中，所述封裝基板包括互連圖案；並且其中，所述橫條圖案被設置在與至少一個互連圖案相同的層級處。
  12. 根據請求項11所述的半導體封裝，其中，所述互連圖案中的至少一個被設置在比其它互連圖案的層級更靠近所述第一半導體晶片的層級處。
  13. 根據請求項1所述的半導體封裝，其中，所述半導體封裝的側表面包括所述囊封層的外側表面、所述封裝基板的側表面和所述橫條圖案中的至少一個的側表面，並且其中，所述半導體封裝的切割表面處暴露的所述橫條圖案的數目根據所述半導體封裝的所述切割表面的位置而不同。
  14. 根據請求項1所述的半導體封裝，該半導體封裝還包括堆疊在所述第一半導體晶片上並且偏離所述第一半導體晶片的第二半導體晶片。
  15. 根據請求項1所述的半導體封裝，該半導體封裝還包括：額外的半導體晶片，該額外的半導體晶片被設置在所述第一半導體晶片和所述封裝基板之間；以及支撐部，該支撐部被設置在所述第一半導體晶片和所述封裝基板之間，以支撐所述第一半導體晶片並且提供設置額外的半導體晶片的腔室。
  16. 一種半導體封裝，該半導體封裝包括：封裝基板；第一半導體晶片，該第一半導體晶片被設置在所述封裝基板上；囊封層，該囊封層覆蓋所述第一半導體晶片；以及橫條圖案陣列，該橫條圖案陣列構成設置在所述封裝基板中或所述封裝基板上的標示圖案，其中，所述橫條圖案包括與所述半導體封裝的側表面接觸的第一端以及被設置成面對所述第一半導體晶片的第二端，並且其中，所述橫條圖案的長度彼此不同。
  17. 根據請求項16所述的半導體封裝，其中，在平面圖中，所述橫條圖案沿著與所述第一半導體晶片的側表面基本上垂直的第一方向延伸。
  18. 根據請求項17所述的半導體封裝，其中，在平面圖中，所述橫條圖案被排列成沿著與所述第一方向垂直的第二方向彼此分隔開基本上相同的距離。
  19. 根據請求項16所述的半導體封裝，其中，所述橫條圖案的所述第二端與所述第一半導體晶片分隔開不同的距離。
  20. 一種半導體封裝，該半導體封裝包括：封裝基板；第一半導體晶片，該第一半導體晶片在所述封裝基板上； 橫條圖案，所述橫條圖案被設置在所述封裝基板內，每個橫條圖案具有第一端和第二端；以及囊封層，該囊封層被形成為至少覆蓋所述橫條圖案，其中，所述半導體封裝的具有所述囊封層的部分能夠藉由切割表面被切割，以使覆蓋在所述囊封層中的一個或更多個橫條圖案暴露，其中，具有不同長度的所述橫條圖案相對於所述第一半導體晶片基本上沿著預定方向設置，使得藉由所述半導體封裝的所述切割表面所暴露的所述一個或更多個橫條圖案標示所述切割表面和所述第一半導體晶片之間的距離。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11296001B2 (en) * 2018-10-19 2022-04-05 Advanced Semiconductor Engineering, Inc. Semiconductor device package and method of manufacturing the same
US11424167B2 (en) * 2020-10-09 2022-08-23 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3175188B2 (ja) * 1991-05-10 2001-06-11 ソニー株式会社 位置合わせマークの形成方法
KR100500469B1 (ko) * 2001-01-12 2005-07-12 삼성전자주식회사 정렬마크와 이를 이용하는 노광정렬시스템 및 그 정렬방법
US20020114507A1 (en) 2001-02-21 2002-08-22 Mark Lynch Saw alignment technique for array device singulation
JP4257844B2 (ja) * 2003-11-04 2009-04-22 パナソニック株式会社 半導体装置およびその製造方法
KR20070076846A (ko) 2006-01-20 2007-07-25 삼성전자주식회사 수지 봉합부를 갖는 웨이퍼 레벨 패키지 및 그의 제조 방법
US7692274B2 (en) * 2007-01-04 2010-04-06 Taiwan Semiconductor Manufacturing Co., Ltd. Reinforced semiconductor structures
CN100472772C (zh) * 2007-05-15 2009-03-25 日月光半导体制造股份有限公司 线路板与电路结构
TW200924148A (en) * 2007-11-26 2009-06-01 Ind Tech Res Inst Structure of three-dimensional stacked dies with vertical electrical self-interconnections and method for manufacturing the same
US20100110656A1 (en) * 2008-10-31 2010-05-06 Advanced Semiconductor Engineering, Inc. Chip package and manufacturing method thereof
KR20100049283A (ko) * 2008-11-03 2010-05-12 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8013333B2 (en) * 2008-11-07 2011-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor test pad structures
US8022509B2 (en) * 2008-11-28 2011-09-20 United Microelectronics Corp. Crack stopping structure and method for fabricating the same
US9076798B2 (en) * 2009-05-11 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Dicing structures for semiconductor substrates and methods of fabrication thereof
US8502324B2 (en) * 2009-10-19 2013-08-06 Freescale Semiconductor, Inc. Semiconductor wafer having scribe lane alignment marks for reducing crack propagation
KR20110083969A (ko) * 2010-01-15 2011-07-21 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US8659139B2 (en) * 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
JP5919087B2 (ja) * 2012-05-10 2016-05-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
CN104620352B (zh) * 2012-07-10 2017-05-10 株式会社尼康 标记形成方法和器件制造方法
CN103632988B (zh) * 2012-08-28 2016-10-19 宏启胜精密电子(秦皇岛)有限公司 层叠封装结构及其制作方法
KR20150129799A (ko) * 2013-03-14 2015-11-20 피에스4 뤽스코 에스.에이.알.엘. 반도체 칩 및 반도체 칩을 가지는 반도체 장치
US10553508B2 (en) * 2014-01-13 2020-02-04 Nxp Usa, Inc. Semiconductor manufacturing using disposable test circuitry within scribe lanes
US9559005B2 (en) * 2014-01-24 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging and dicing semiconductor devices and structures thereof
CN105336711B (zh) * 2014-06-19 2019-03-15 恩智浦美国有限公司 采用低k值介电材料的管芯边缘密封
KR20160090705A (ko) * 2015-01-22 2016-08-01 에스케이하이닉스 주식회사 패키지 기판 및 이를 이용한 반도체 패키지
US10373922B2 (en) * 2015-06-04 2019-08-06 Micron Technology, Inc. Methods of manufacturing a multi-device package
US9543270B1 (en) * 2015-07-31 2017-01-10 Inotera Memories, Inc. Multi-device package and manufacturing method thereof
WO2017074391A1 (en) * 2015-10-29 2017-05-04 Intel Corporation Guard ring design enabling in-line testing of silicon bridges for semiconductor packages
US9960200B1 (en) * 2016-10-28 2018-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Selective deposition and planarization for a CMOS image sensor
US20190067248A1 (en) * 2017-08-24 2019-02-28 Micron Technology, Inc. Semiconductor device having laterally offset stacked semiconductor dies
US10699973B2 (en) * 2017-11-06 2020-06-30 GLOBALFOUNDERS Inc. Semiconductor test structure and method for forming the same

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