KR20190009016A - 지시 패턴을 포함하는 반도체 패키지 - Google Patents

지시 패턴을 포함하는 반도체 패키지 Download PDF

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Abstract

반도체 칩이 부착된 패키지 기판 및 봉지층을 포함하는 반도체 패키지를 제시한다. 패키지의 측면과 반도체 칩 사이에 배치되는 지시 패턴(indicating pattern)이 반도체 패키지에 구비된다. 지시 패턴은 패키지의 측면으로부터 반도체 칩 쪽으로 향해 갈수록 측면에 노출되는 부분의 폭이 달라지는 평면 형상을 가질 수 있다.

Description

지시 패턴을 포함하는 반도체 패키지{Semiconductor package including indicating pattern}
본 출원은 반도체 패키지 기술에 관한 것으로, 특히, 패키지에 내장된 반도체 칩(chip)과 패키지의 측면(side surface) 사이의 이격 간격을 외부로 나타내는 지시 패턴(indicating pattern)을 포함하는 반도체 패키지에 관한 것이다.
전자 제품에 보다 작은 크기(size)의 반도체 패키지가 요구되고 있다. 반도체 패키지의 크기가 작아지며, 반도체 패키지의 측면(side surface)과 내장된 반도체 칩 사이의 이격 간격이 더욱 협소해 지고 있다. 반도체 패키지의 측면과 내장된 반도체 칩 사이의 이격 간격을 보다 안정적으로 확보하는 것이 패키지 기술 개발에서 중요 시 되고 있다. 반도체 패키지의 측면과 내장된 반도체 칩 사이의 이격 간격을 보다 안정적으로 확보하기 위해서, 우선적으로 반도체 패키지의 측면과 내장된 반도체 칩 사이의 이격 간격을 측정하는 것이 요구될 수 있다.
일반적으로 반도체 패키지의 외부에서 반도체 패키지에 내장된 반도체 칩을 시각적으로 관측하기는 어렵다. 이에 따라, 반도체 패키지를 절단하는 파괴 분석이나 엑스선(X-ray) 측정을 통해 반도체 칩이 반도체 패키지 내에 위치하는 정보를 얻는 방법이 사용되고 있다. 이와 같이 반도체 패키지의 측면과 내장된 반도체 칩 사이의 이격 간격을 측정할 수 있으나, 파괴 분석이나 X 선 측정은 상당한 긴 공정 시간과 복잡한 측정 장비들이 요구되고 있다. 이에 따라, 반도체 패키지의 측면과 내장된 반도체 칩 사이의 이격 간격을 보다 쉽게 측정하는 방법이 요구되고 있다.
본 출원은 반도체 패키지에 내장된 반도체 칩(chip)과 반도체 패키지의 측면(side surface) 사이의 이격 간격을 시각적으로 나타내는 지시 패턴을 포함하는 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 제1반도체 칩이 부착된 패키지 기판; 상기 제1반도체 칩을 덮는 봉지층; 및 지시 패턴(indicating pattern)을 포함하는 반도체 패키지를 제시한다.
상기 지시 패턴은 상기 반도체 패키지의 측면과 상기 제1반도체 칩 사이에 배치될 수 있다. 상기 지시 패턴은 상기 반도체 패키지의 측면으로부터 상기 제1반도체 칩 쪽으로 향해 갈수록 상기 측면에 대면하는 부분의 폭이 달라지는 평면 형상을 가지는 패턴일 수 있다. 상기 지시 패턴은 상기 반도체 패키지의 측면에 측면이 드러날 수 있다.
본 출원의 일 관점은, 제1반도체 칩이 부착된 패키지 기판; 상기 제1반도체 칩을 덮는 봉지층; 및 지시 블록(indicating block)들의 배열을 포함하는 지시 패턴을 포함하는 반도체 패키지일 수 있다. 상기 지시 패턴은 상기 반도체 패키지의 측면과 상기 제1반도체 칩 사이에 배치되고, 상기 지시 블록들은 상기 반도체 패키지의 측면으로부터 상기 제1반도체 칩 쪽으로 향해 갈수록 상기 측면에 대면하는 상기 지시 블록들의 수가 달라지도록 배열되고, 상기 반도체 패키지의 측면에 상기 지시 블록들의 일부가 드러날 수 있다.
본 출원의 실시예들에 따르면, 반도체 패키지에 내장된 반도체 칩(chip)과 반도체 패키지의 측면(side surface) 사이의 이격 간격을 외부로 나타내는 지시 패턴을 포함하는 반도체 패키지 구조를 제시할 수 있다.
도 1은 일 예에 따른 반도체 패키지의 구조를 보여주는 단면도이다.
도 2는 도 1의 반도체 패키지들이 다수 연결된 분리되기 이전의 반도체 패키지의 평면 형상을 보여주는 평면도이다.
도 3은 도 2의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 4 및 도 5는 일 예에 따른 반도체 패키지의 지시 패턴(indicating pattern)의 평면 형상을 보여주는 평면도들이다.
도 6 내지 도 11은 일 예에 따른 반도체 패키지의 지시 패턴에 의한 작용을 보여주는 도면들이다.
도 12은 일 예에 따른 반도체 패키지의 구조를 보여주는 단면도이다.
도 13은 도 12의 반도체 패키지의 지시 패턴의 평면 형상을 보여주는 평면도이다.
도 14 및 도 15는 일 예에 따른 반도체 패키지의 지시 패턴의 절단면 형상을 보여주는 측면도들이다.
도 16은 일 예에 따른 반도체 패키지의 구조를 보여주는 단면도이다.
도 17은 일 예에 따른 반도체 패키지의 구조를 보여주는 단면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 예에 따른 반도체 패키지(10S)의 구조를 보여주는 단면도이다. 도 2는 도 1의 반도체 패키지(10S)로 분리되기 이전의 반도체 패키지(10M)의 평면 형상을 보여주는 평면도이다. 도 3은 도 2의 A-A' 절단선을 따르는 단면 형상을 보여주는 단면도이다.
도 1을 참조하면, 반도체 패키지(10S)는 패키지 기판(100) 상에 배치된 반도체 칩(230) 및 및 봉지층(encapsulant: 300)를 포함할 수 있다. 패키지 기판(100) 상에 제1반도체 칩(210) 및 제2반도체 칩(230)을 포함하는 반도체 칩 스택(stack: 200)이 배치될 수 있다. 다수의 반도체 패키지(10S)들이 연결된 형태의 도 2의 반도체 패키지(10M)로부터 개별 반도체 패키지(10S)들이 분리될 수 있다. 도 2의 반도체 패키지(10M)에 싱귤레이션(singulation) 과정을 수행하여 도 1의 개별 단위로 분리된 반도체 패키지(10S)를 얻을 수 있다.
도 2 및 도 3의 반도체 패키지(10M)는 반도체 패키지(10S)들이 절단 영역(10C)에 의해서 상호 연결된 형태로 형성될 수 있다. 이해를 돕기 위해, 도 2에서 봉지층(300)은 생략되고 있다. 절단 영역(10C)에 의해 둘러싸인 패키지 영역(10P)들이 실질적으로 개별 반도체 패키지(10S)로 분리될 수 있다. 절단 영역(10C)은 스크라이브레인 영역(scribe lane region) 또는 소잉 영역(sawing region)일 수 있다. 절단 영역(10C)은 격자(lattice) 형상으로 설정되고, 패키지 영역(10P)들을 격자 창(window) 부분으로 설정할 수 있다. 절단 영역(10C)을 제거함으로써 개별 반도체 패키지(10S)들이 얻어질 수 있으므로, 절단 영역(10C)은 결국 제거될 영역으로 설정될 수 있다. 절단 영역(10C)을 제거하는 과정은 소잉 블레이드(sawing blade)와 같은 절단 수단을 이용한 소잉(sawing) 과정으로 수행될 수 있다.
도 3을 참조하면, 소잉 장비와 같은 절단 장비가 가지는 공정 허용 오차(tolerance)에 의해서 절단 수단, 예컨대 소잉 블레이드(sawing blade: 600)가 설정된 절단 영역(10C)에 정확하게 정렬(align)되도록 도입되지 못할 수 있다. 이에 따라, 실제 절단된 부분이 절단 영역(10C)에 정확하게 일치하지 못하고, 절단 영역(10C)에 인접하는 패키지 영역(10P)을 침범할 수 있다. 소잉 공정에 수반될 수 있는 공차(tolerance)에 의해서 실제 절단 위치가 변동되어 패키지 영역(10P)의 일부 부분이 원하지 않게 제거될 수 있다. 즉, 설정된 절단 위치(601)로부터 일정 간격 벗어나 이동된 절단 위치(601S)로 소잉 블레이드(600S)가 이동될 수 있다.
절단 위치가 이동된 절단 위치(601S)로 변동됨에 따라, 절단된 반도체 패키지(10S)는, 설정된 절단 위치(601)에 위치할 설정된 절단 측면(15S) 보다, 반도체 칩 스택(200) 쪽으로 더 이동된 이동된 절단 위치(601S)에 위치하는 이동된 절단 측면(15S-1)을 가지게 될 수 있다. 이동된 절단 측면(15S-1)이 설정된 위치 보다 반도체 패키지(10S) 내측으로 이동되므로, 이동된 절단 측면(15S-1)과 반도체 칩 스택(200) 사이의 실제 이격 간격(300D-1)은 설정된 이격 간격(300D) 보다 짧아질 수 있다.
이와 같이 반도체 칩 스택(200) 쪽으로 절단 위치가 이동되어 패키지 영역(10P)의 일부 부분이 제거되면, 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)이 설계된 값에 비해 짧아질 수 있다. 반도체 패키지(10S)의 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)인 패키지 측면 마진(package side margin)이 부족해질 수 있다. 이 경우, 이러한 측면 부분(side portion)에서 봉지층(300) 부분이 충분한 폭으로 잔류하지 못해, 내장된 반도체 칩 스택(200)이 봉지층(300) 부분에 의해서 충분히 보호되지 못할 수 있다. 패키지 측면 마진이 부족하면, 패키지 기판(100)과 봉지층(300) 사이로 수분이 침투하여 반도체 칩(210, 230) 등에 불량이 야기될 수 있다. 또한, 침투된 수분에 의해 제1반도체 칩(210)이 패키지 기판(100)으로부터 박리되는 현상이 유발될 수 있다. 패키지 측면 마진이 부족하면, 봉지층(300)과 패키지 기판(100)의 접착력이 부족하여 박리 현상(delamination)이 일어날 수 있다.
제조된 반도체 패키지(10S)의 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)의 마진을 확인하여, 기준치 이하의 제품은 배제하고, 또한, 소잉 블레이드(600)의 위치를 다시 정렬하는 것이 요구될 수 있다. 그런데, 반도체 패키지(10S)를 외부에서 바라볼 때, 내장된 반도체 칩 스택(200)을 시각적으로 확인하고 패키지 측면 마진을 측정하기는 어렵다. 봉지층(300)은 예컨대, 에폭시 몰딩재(EMC: Epoxy Molding Compound)와 같이 불투명한 재질로 이루어져 있어, 외부에서 내장된 반도체 칩 스택(200)을 시각적으로 관측할 수 없다. 또한, 패키지 기판(100) 또한 불투명한 유전 물질로 이루어져 있어, 패키지 기판(100)의 절단된 측면(105)이나 패키지 기판(100)의 바닥 표면(103)을 통해 내장된 반도체 칩 스택(200)을 시각적으로 관측할 수도 없다.
도 1에서 설명의 편의를 위해서, 내장된 반도체 칩 스택(200)의 측면과 반도체 패키지(10S)의 절단 측면(15S-1)간의 이격 간격(300D-1)을 과장하여 도시하고 있다. 반도체 패키지(10S)의 폭(10W) 대비 반도체 칩 스택(200)이 차지하는 폭(200W)이 큰 경우, 반도체 칩 스택(200)의 측면과 반도체 패키지(10S)의 절단 측면(15S-1)간의 이격 간격(300D-1)의 허용 범위는 매우 협소하게 된다. 따라서, 도 3에서 묘사된 것과 같이, 이동된 절단 위치(601S)에서 절단이 이루어지면, 이격 간격(300D-1)이 허용 범위를 넘어 더 협소한 크기를 가질 수 있다. 이에 따라, 봉지층(300) 부분의 측 방향으로의 폭이 부족해지는 패키지 측면 마진 부족 현상이 유발될 수 있다. 이러한 측면 마진 부족은 외부에서 확인되기 어려워 측면 마진 부족 유무조차 파악하기 힘들 수 있다.
도 1을 참조하면, 반도체 패키지(10S)은 지시 패턴(indicating pattern: 400)을 구비한다. 지시 패턴(indicating pattern: 400)은 내장된 반도체 칩 스택(200)의 측면과 반도체 패키지(10S)의 절단 측면(15S-1)간의 실제 이격 간격(300D-1)을 외부에서 확인 가능하도록 반도체 패키지(10S)에 구비된다. 지시 패턴(400)은 패키지 기판(100)에 위치하고, 절단된 측면(405R) 형상이 반도체 패키지(10S)의 절단된 측면(15S-1)에 노출(revealed)되도록 반도체 패키지(10S)에 구비될 수 있다.
이에 따라, 반도체 패키지(10S)의 외부에서 지시 패턴(500)의 절단 측면(450R)의 상태를 시각적으로 관측 및 확인하는 것이 가능하다. 지시 패턴(400)은 노출된 절단 측면(450R)의 형태 및/또는 폭이 반도체 패키지(10S)에 내장된 반도체 칩 스택(200)의 측면과 반도체 패키지(10S)의 절단 측면(15S-1)간의 이격 간격(300D-1)을 지시하도록 설계(design)될 수 있다. 지시 패턴(400)의 노출된 절단 측면(405R)을 외부에서 관측함으로써, 반도체 패키지(10S)의 측면 마진 부족 유무를 확인하는 것이 가능하다. 지시 패턴(400)의 작용 및 형상에 대해서는 이후에 보다 상세하게 설명한다.
패키지 기판(100) 상에 반도체 칩 스택(200)이 배치된 예를 도 1이 묘사하고 있지만, 반도체 칩이 패키지 기판(100) 내에 내장되도록 위치할 수도 있다. 반도체 칩 스택(200)은 제1반도체 칩(210)에 오프셋(off set) 적층된 제2반도체 칩(230)을 포함하는 구조로 구비될 수 있다. 제2반도체 칩(230)은 제1반도체 칩(210)의 어느 하나의 에지 영역(edge region: 210E)을 노출하도록, 제1반도체 칩(210)의 위치에서 일정 간격 이동한 오프셋된 위치에 배치될 수 있다. 경우에 따라, 제1반도체 칩 상에 제2반도체 칩이 실질적으로 수직하게 적층된 구조로 반도체 칩 스택(200)이 구성될 수도 있다.
제1반도체 칩(210) 아래에 또 다른 제3반도체 칩(250)이 더 배치될 수 있다. 제1반도체 칩(210)과 제2반도체 칩(230)은 동일한 기능을 수행하는 반도체 칩일 수 있으며, 제3반도체 칩(250)은 이들과 다른 기능을 수행하는 다른 반도체 칩일 수 있다. 예컨대, 제1반도체 칩(210)과 제2반도체 칩(230)이 낸드 메모리 칩(NAND memory chip)일 경우에, 제3반도체 칩(250)은 이들의 동작을 제어하는 제어 칩(controller chip)일 수 있다.
제3반도체 칩(250)이 배치될 공간을 확보하기 위해서 지지부(supporting part: 251)가 구비될 수 있다. 제1반도체 칩(210)과 패키지 기판(100)의 바닥 표면(103)에 반대되는 상측 표면(101) 사이에 제1반도체 칩(210)을 올려주고 지지하는 지지부(251)가 반도체 패키지(10S)에 더 구비될 수 있다. 지지부(251)는 가운데 중앙 부분에 제3반도체 칩(250)이 삽입될 공간을 제공할 수 있다. 지지부(251)는 제1반도체 칩(210)의 가장자리 에지 부분들을 지지하도록 구비될 수 있다. 지지부(251)는 접착제의 층으로 구비될 수 있다.
패키지 기판(100)은 반도체 칩 스택(200)을 외부 기기와 전기적으로 연결시키는 배선 구조체(interconnection structure)의 층을 구비할 수 있다. 배선 구조체의 층은 도전성 회로 배선 패턴(140)들을 포함할 수 있다. 패키지 기판(100)은 기판 몸체층(body layer: 110) 상에 도전층의 패턴들로 제1배선 패턴(142)들을 구비할 수 있다. 제1배선 패턴(142)들을 덮어 보호하는 제1유전층(120)이 제1표면인 상측 표면(101)을 제공하도록 패키지 기판(100)에 구비될 수 있다. 기판 몸체층(110)에 도전층의 패턴들로 제2배선 패턴(144)들을 구비할 수 있다. 제2배선 패턴(144)들을 덮어 보호하는 제2유전층(130)을 제2표면인 바닥 표면(103)을 제공하도록 패키지 기판(100)에 구비할 수 있다.
제1배선 패턴(142)과 제2배선 패턴(144)를 전기적으로 연결하도록 기판 몸체층(110)을 실질적으로 관통하는 내부 배선 패턴(143)이 구비될 수 있다. 내부 배선 패턴(143)은 기판 몸체층(110)을 실질적으로 관통하는 도전성 비아(via)를 포함할 수 있다. 제2배선 패턴(144)들의 일부 부분을 노출하도록 제2유전층(130)이 형성될 수 있다. 노출된 제2배선 패턴(144)들에 솔더 볼과 같은 외부 접속재(500)가 접속될 수 있다. 제1 및 제2유전층(120, 130)들은 솔더 레지스트(solder resist)와 같은 유전 물질을 포함할 수 있다.
도 4는 일 예에 따른 반도체 패키지(10S)의 지시 패턴(400)의 평면 형상을 보여주는 평면도이다. 도 5는 다른 일 예에 따른 반도체 패키지(10S)의 지시 패턴(400-1)의 평면 형상을 보여주는 평면도이다. 도 4 및 도 5는 도 2의 "B" 영역에 해당하는 부분을 확대 도시한 평면도이다.
도 4를 참조하면, 지시 패턴(400)은 평면에서 볼 때 다각형 형상(polygon)을 가지는 패턴으로 설정될 수 있다. 지시 패턴(400)은 평면에서 볼 때 삼각형 형상을 가지는 패턴으로 설정될 수 있다. 지시 패턴(400)의 삼각형 패턴은 하나의 꼭지점(401)이 제2반도체 칩(230) 또는 반도체 칩 스택(200)의 측면에 대면하도록 설정될 수 있다. 삼각형 패턴의 꼭지점(401)의 반대측에 대향되는 변(side)인 제1측면(405)이 절단 영역(10C)에 대면하도록 위치할 수 있다. 지시 패턴(400)의 삼각형 패턴을 이루는 다른 제2측면(402)과 제3측면(403)은 각각 절단 영역(10C)의 에지 라인(edge line: 10E)에 대해 사선 방향으로 연장되는 변들일 수 있다. 지시 패턴(400)의 삼각형 패턴을 이루는 제1측면(405)은 절단 영역(10C)의 에지 라인(10E)의 연장 방향을 따라 연장되는 변일 수 있다. 지시 패턴(400)의 삼각형 패턴을 이루는 제1측면(405)은 절단 영역(10C)의 에지 라인(10E)에 중첩되거나 인접하여 위치하도록 설정될 수 있다. 즉, 지시 패턴(400)은 절단 영역(10C)의 에지 라인(10E)으로부터 반도체 칩 스택(200)을 향하여 확장되도록 설계된 삼각형 패턴으로 형성될 수 있다.
지시 패턴(400)을 평면에서 볼 때, 절단 영역(10C)에 대면(facing)하는 삼각형의 부분의 폭(X)은 절단 영역(10C)으로부터 반도체 칩 스택(200)으로 향해 갈수록 점차 달라질 수 있다. 삼각형의 제2측면(402)과 제3측면(403)은 각각 절단 영역(10C)의 에지 라인(10E)에 대해 사선 방향으로 연장된다. 따라서, 삼각형의 제2측면(402)과 제3측면(403)의 제1지점(P1)과 제2지점(P2)을 이어주는 폭(X)은, 반도체 칩 스택(200)을 향하는 방향(D)으로 갈수록 점차 감소될 수 있다. 즉, 폭(X)은 삼각형의 꼭지점(401)을 향하는 방향으로 갈수록 점차 감소할 수 있다. 삼각형의 폭(X)은 절단 영역(10C)의 에지 라인(10E)에 실질적으로 평행할 수 있다.
도 4에서 제1측면(405)이 절단 영역(10C)에 인접하고 에지 라인(10E)을 따라 연장되는 삼각형 형상으로 지시 패턴(400)이 형성되는 것을 묘사하고 있다. 또 다른 실시예에서, 지시 패턴은 반대로 꼭지점이 절단 영역에 인접하고, 꼭지점에 대향되는 제1측면이 반도체 칩 스택에 인근하도록 위치하는 삼각형 형상으로 설정될 수도 있다. 지시 패턴(400)은 꼭지각(K)를 이루는 제2측면(402)과 제3측면(403)이 실질적으로 동일한 길이를 가지는 이등변 삼각형으로 형성될 수 있다. 다양한 다른 형태의 삼각형으로도 지시 패턴(400)이 구성될 수 있다. 이때, 절단 영역(10C)으로부터 반도체 칩 스택(200)이 위치하는 방향으로 갈수록, 절단 영역(10C)의 에지 라인(10E)에 실질적으로 평행한 삼각형의 폭(X)이 감소하거나 증가하도록 변화하여야 한다.
도 5를 참조하면, 지시 패턴(400-1)은 평면에서 볼 때 삼각형 형상이 아닌 다른 다각형 형상, 예컨대, 사다리꼴 형상으로 형성될 수 있다. 이때, 절단 영역(10C)으로부터 반도체 칩 스택(200)이 위치하는 방향으로 갈수록, 절단 영역(10C)의 에지 라인(10E)에 실질적으로 평행한 다각형의 폭(X-1)이 감소하거나 증가하도록 변화되어야 한다.
사다리꼴 평면 형상의 지시 패턴(400-1)의 제1측면(405-1)은 절단 영역(10C)에 대면하도록 설정될 수 있다. 제1측면(405-1)에 대향되고 평행한 제2측면(401-1)은 제2반도체 칩(230) 또는 반도체 칩 스택(200)의 측면에 대면하도록 설정될 수 있다. 제2측면(402-1)과 제3측면(403-1)이 각각 절단 영역(10C)의 에지 라인(10E)에 대해 사선 방향으로 연장되는 변들로 설정될 수 있다. 지시 패턴(400-1)의 사다리꼴 평면 형상을 이루는 제1측면(405-1)은 절단 영역(10C)의 에지 라인(10E)의 연장 방향을 따라 연장되는 변으로 설정될 수 있다. 지시 패턴(400-1)의 사다리꼴 평면 형상을 이루는 제1측면(405-1)은 절단 영역(10C)의 에지 라인(10E)에 중첩되거나 인접하여 위치하도록 설정될 수 있다. 즉, 지시 패턴(400-1)은 절단 영역(10C)의 에지 라인(10E)으로부터 반도체 칩 스택(200)을 향하여 확장되도록 설계된 사다리꼴 평면 패턴으로 형성될 수 있다.
도 5에서 도시된 지시 패턴(400-1)은 제4측면(401-1)이 대향되는 제1측면(405-1) 보다 짧은 길이를 가지는 사다리꼴 평면 패턴을 묘사하고 있다. 또 다른 실시예에서 반대로 제1측면(405-1)이 제4측면(401-1) 보다 짧은 길이를 가지는 사다리꼴 평면 패턴으로 지시 패턴(400-1)이 설정될 수도 있다.
도 1에 묘사된 것과 같이 반도체 패키지(10S)가 형성되면, 반도체 패키지(10S)의 절단 측면(15S-1)을 통해 지시 패턴(400)의 절단 측면(405R)이 외부로 드러난다. 지시 패턴(400)의 절단 측면(405R)의 폭은 절단된 위치에 따라 그 크기가 달라질 수 있다. 지시 패턴(400)의 절단 측면(405R)의 폭의 크기를 통해 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)을 확인할 수 있다. 지시 패턴(400)의 절단 측면(405R)의 폭의 크기를 이용하여, 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)을 계산할 수 있다. 이에 따라, 반도체 패키지(10S)의 봉지층(300)을 벗겨 제거하는 디캡(decap) 공정을 수행하지 않고서도 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)을 측정하는 것이 가능하다. 단면이 노출되도록 반도체 패키지(10S)를 절단(cross-section)하지 않고서도 이격 간격(300D-1)을 측정하는 것이 가능하다. X선 측정을 사용하지 않고서도 이격 간격(300D-1)을 측정하는 것이 가능하다.
절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)의 마진(margin)을 외부에서 시각적으로 확인할 수 있어, 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)이 부족한 불량을 유효하게 선별하여 제거할 수 있다. 지시 패턴(400)의 드러난 측면(405R)의 폭의 크기로부터, 절단 측면(15S-1)과 반도체 칩 스택(200) 간의 이격 간격(300D-1)을 계산하는 방법의 일 예를 도 6 내지 도 11을 참조하여 설명한다.
도 6 내지 도 11은 일 예에 따른 반도체 패키지의 지시 패턴에 의한 작용을 보여주는 도면들이다. 도 6 내지 도 11은 도 2의 "B" 영역에 해당하는 부분이 절단 공정에서 어떻게 작용하는지를 확대하여 보여주고 있다.
도 6을 참조하면, 소잉 블레이드(600)에 의한 절단 공정이 제1절단 위치(600S1)에서 이루어질 경우에 제1절단 측면(15-1)이 형성된다. 소잉 블레이드(600)에 의한 절단 공정이 제2절단 위치(600S2)에서 이루어질 경우에 제2절단 측면(15-2)이 형성될 수 있다. 제1절단 측면(15-1)과 제2절단 측면(15-2)는 서로 다른 위치에 위치하게 된다. 제1절단 위치(600S1)와 제2절단 위치(600S2) 사이의 이동된 간격만큼, 반도체 패키지(10S)의 제1절단 측면(15-1)과 제2절단 측면(15-2)은 서로 떨어진 위치에 위치할 수 있다. 이에 따라, 제1절단 측면(15-1)이 지시 패턴(400)를 갈라 나누는 제1위치(P3)와, 제2절단 측면(15-2)이 지시 패턴(400)를 갈라 나누는 제2위치(P4)는, 서로 다르게 된다. 또한, 제1절단 측면(15-1)에 의해서 지시 패턴(400)이 잘라지는 제1길이(S2)는, 제2절단 측면(15-2)에 의해서 지시 패턴(400)이 잘라지는 제2길이(S3)보다 상대적으로 짧은 길이를 가지게 된다.
도 7은 제1절단 측면(15-1)에 의해서 잘린 제1지시 패턴(400C-1)의 평면 형상을 보여주고 있다. 반도체 패키지(10S)의 제1절단 측면(15-1)에 제1지시 패턴(400C-1)의 절단된 측면인 제1절단면(405R-1)이 노출된다. 이에 따라, 제1절단면(405R-1)은 반도체 패키지(도 1의 10S) 외부로 드러나게 된다. 제1지시 패턴(400C-1)의 제1절단면(405R-1)을 바라본 측면 형상(V1)은 도 8의 측면도에 묘사되고 있다. 제1지시 패턴(400C-1)의 제1절단면(405R-1)은 제1절단 측면(15-1)을 이루는 패키지 기판(100)의 제1절단 측면(105-1)의 일부 부분으로 노출될 수 있다.
제1지시 패턴(400C-1)의 제1절단면(405R-1)이 반도체 패키지(10S)의 제1절단 측면(15-1)에 노출되므로, 외부에서 시각적으로 제1지시 패턴(400C-1)의 제1절단면(405R-1)을 관측하는 것이 가능하다. 또한, 제1절단면(405R-1)의 폭(S2)의 크기 또는 길이를 외부에서 측정하는 것이 가능하다. 제1절단면(405R-1)의 폭(S2)은 제1절단면(405R-1)으로부터 제1지시 패턴(400C-1)의 꼭지점(401)까지의 거리, 즉 이격 간격(H2)를 나타낼 수 있다. 따라서, 제1절단면(405R-1)의 폭(S2)의 크기로부터 이격 간격(H2)을 계산하여 추출하는 것이 가능하다.
제1지시 패턴(400C-1)이 설정된 위치는 설계 단계에서 얻을 수 있는 정보일 수있다. 따라서, 제1지시 패턴(400C-1)의 꼭지점(401)으로부터 반도체 칩 스택(200)까지의 이격 간격(400D)는 이미 알고 있는 정보일 수 있다. 제1절단면(405R-1)으로부터 제1지시 패턴(400C-1)의 꼭지점(401)까지의 이격 간격(H2)과 꼭지점(401)으로부터 반도체 칩 스택(200)까지의 이격 간격(400D)의 합은, 제1절단면(405R-1)으로부터 반도체 칩 스택(200)까지의 이격 간격(도 1의 300D-1)을 의미할 수 있다.
따라서, 제1절단면(405R-1)의 폭(S2)을 외부에서 측정함으로써, 반도체 패키지(도 1의 10S)의 제1절단면(405R-1)으로부터 반도체 칩 스택(200)까지의 이격 간격(도 1의 300D-1)을 확인할 수 있다. 또한, 절단된 반도체 패키지(도 1의 10S) 내에서의 반도체 칩 스택(200)의 위치를 외부에서 확인하는 것이 가능하다. 반도체 패키지(도 1의 10S)의 제1절단면(405R-1)으로부터 반도체 칩 스택(200)까지의 이격 간격(도 1의 300D-1)을 확인할 수 있으므로, 이를 이용하여 반도체 패키지(도 1의 10S)의 제1절단면(405R-1)으로부터 반도체 칩 스택(200)까지의 이격 간격(도 1의 300D-1)이 충분한지 아니면 부족한지 여부를 판단할 수 있다. 즉, 외부에서 반도체 패키지(도 1의 10S)의 측면 마진 부족 여부를 확인하는 것이 가능하다.
도 9는 제2절단 측면(15-2)에 의해서 잘린 제2지시 패턴(400C-2)의 평면 형상을 보여주고 있다. 반도체 패키지(10S)의 제2절단 측면(15-2)에서, 제2지시 패턴(400C-2)의 제2절단면(405R-2)이 반도체 패키지(10S) 외부로 드러나게 된다. 제2지시 패턴(400C-2)의 제2절단면(405R-2)을 바라본 측면 형상(V2)은 도 10의 측면도에 묘사되고 있다. 제2지시 패턴(400C-2)의 제2절단면(405R-2)은 제2절단 측면(15-2)을 이루는 봉지층(300)의 제2절단 측면(305-2)과 패키지 기판(100)의 제1절단 측면(105-2) 사이에 드러나 노출될 수 있다. 제2지시 패턴(400C-2)의 제2절단면(405R-2)이 반도체 패키지(10S)의 제2절단 측면(15-2)에 노출되므로, 외부에서 시각적으로 제2지시 패턴(400C-2)의 제2절단면(405R-2)을 관측할 수 있다. 따라서, 제2절단면(405R-2)의 폭(S3)의 크기 또는 길이를 외부에서 측정하는 것이 가능하다.
도 11을 참조하면, 제2절단면(405R-2)의 폭(S3)의 길이를 측정하여 제2절단면(405R-2)으로부터 반도체 칩 스택(200)까지의 이격 간격(300D)를 측정하는 방법이 고려될 수 있다.
Figure pat00001
이러한 방법은 삼각형의 꼭지각()을 이용하여 밑변으로부터 꼭지점(401)까지의 거리를 계산하는 방법을 응용할 수 있다. 설정된 지시 패턴(400)의 밑변일 수 있는 제1측면(405)의 폭(S1)의 길이는 설계 단계에서 설정된 값으로 알고 있는 값이다. 그리고, 지시 패턴(400)의 제1측면(405)로부터 꼭지점(401)까지는 거리(H1) 또한 설계 단계에서 설정된 값으로 알고 있는 값이다. 또한,
Figure pat00002
꼭지각()은 설계 단계에서 설정된 값으로 알고 있는 값이다. 제2절단면(405R-2)의 위치는 절단 공정에서 유발되는 임의의 값으로 알고 있지 않은 값이지만, 제2절단면(405R-2)의 폭(S3)의 길이는 시각적인 관측에 의해서 측정될 수 있는 값이다. 이들 값들은 tan
Figure pat00003
(/2) = (S1)/ (2*(H1))이고, H3 = (S3)*(H1)/(S1)의 관계를 이루고 있다. 따라서, 제2절단면(405R-2)으로부터 꼭지점(401)까지의 거리(H3)는 (S3)/(2*tan
Figure pat00004
(/2))로 계산될 수 있다.
이와 같이, 제2절단면(405R-2)의 폭(S3)을 시각적으로 관측하고 측정하여, 절단된 제2지시 패턴(400C-2)의 제2절단면(405R-2)으로부터 꼭지점(401)까지의 거리(H3)을 추출할 수 있다. 추출된 거리(H3)과 꼭지점(401)으로부터 반도체 칩 스택(200)까지의 이격 간격(400D)을 합해서, 제2절단면(405R-2)으로부터 반도체 칩 스택(200)까지의 이격 간격(300D)를 추출할 수 있다. 지시 패턴(400)이 실질적으로 이등변 삼각형이 아닌 다른 다각형 평면 패턴으로 이루어질 경우에도, 이러한 방법이 적용될 수 있다.
도 12는 일 예에 따른 반도체 패키지(20S)의 구조를 보여주는 단면도이다. 도 13은 도 12의 반도체 패키지(20S)의 지시 패턴(1400)의 평면 형상을 보여주는 평면도이다.
도 12를 참조하면, 반도체 패키지(20S)는 패키지 기판(100) 상에 배치된 반도체 칩 스택(200), 및 봉지층(300)를 포함할 수 있다. 반도체 패키지(20S)는 다수의 반도체 패키지들이 연결된 반도체 패키지로부터 절단 과정으로 분리될 수 있다. 반도체 패키지(20S)의 절단 측면(1015S)에 지시 패턴(1400)의 절단된 측면(1405R)이 드러날 수 있다. 반도체 칩 스택(200)은 다수의 반도체 칩(210, 230, 250)들이 적층된 구조 전체를 의미할 수 있다. 반도체 칩 스택(200)이 아닌 예컨대 제2반도체 칩(230)만이 패키지 기판(100)에 배치될 수도 있다. 반도체 칩 스택(200)과 반도체 패키지(20S)의 절단 측면(1015S)의 이격 간격(1300D)을 외부에 지시하는 지시 패턴(1400)이 패키지 기판(100)에 형성될 수 있다.
도 13을 참조하면, 반도체 패키지(20S)의 지시 패턴(1400)은 복수의 지시 블록(block: 1400B)들의 배열(array)를 포함할 수 있다. 지시 블록(1400B)들은 패키지 영역(10P)을 설정하는 절단 영역(10C)의 에지 라인(10E)에 대면하도록 배치될 수 있다. 지시 블록(1400B)들의 일부는 패키지 영역(10P)을 설정하는 절단 영역(10C)의 에지 라인(10E)에 접하도록 배치될 수 있다. 다른 실시예에서, 지시 블록(1400B)들의 일부는 패키지 영역(10P)을 설정하는 절단 영역(10C)의 에지 라인(10E)에 일부 부분이 중첩되도록 위치할 수 있다. 지시 블록(1400B)들은 에지 라인(10E)이 연장되는 방향을 따라 상호 간에 일정한 간격을 유지하며 배치될 수 있다. 지시 블록(1400B)들은 절단 영역(10C)의 에지 라인(10E)을 따라 열을 이루며 배열되어 지시 블록(1400B)들의 열을 이룰 수 있다. 이때, 복수 개의 지시 블록(1400B)들의 열들이 배열되어 하나의 지시 패턴(1400)을 이룰 수 있다. 각각의 지시 블록(1400B)들은 열들(1401, 1402, 1403, 1404, 1405)은 각각 에지 라인(10E) 또는 실질적으로 반도체 패키지(20S)의 절단 측면(1015S)에 실질적으로 평행하도록 이루어질 수 있다.
지시 블록(1400B)들은 열 마다 서로 다른 수로 배치될 수 있다. 지시 블록(1400B)들은 절단 영역(10C) 또는 절단 측면에 직접적으로 대면하는 제1열(1401)의 개수와, 제1반도체 칩(230) 또는 스택(200)에 직접적으로 대면하는 제5열(1405)의 개수와, 제1열(1401)과 제5열(1405) 사이의 다른 제2, 제3 및 제4열(1402, 1403, 1404)의 개수가 점차적으로 달라지도록 배열될 수 있다. 절단 영역(10C)에서 반도체 칩 스택(200) 방향으로 갈수록 지시 블록(1400B)들의 수가 점차 감소하도록 지시 블록(1400B)들이 배치될 수 있다. 예컨대, 절단 영역(10C)에 접하여 지시 블록들의 제1열(1041)이 다섯 개의 지시 블록(1400B)들이 일렬로 배열되어 형성될 수 있다. 지시 블록들의 제1열(1041)의 배후에 제1열(1041) 보다 작은 수, 예컨대, 4개의 지시 블록들이 배열되어 제2열(1042)를 이룰 수 있다. 그 배후에 3개의 지시 블록들이 배열되어 제3열(1043)을 이룰 수 있다. 그 배후에 2개의 지시 블록들이 배열되어 제4열(1044)를 이룰 수 있다. 마지막으로 하나의 지시 블록의 제5열(1045)이 배치될 수 있다. 제1열 내지 제5열(1401, 1402, 1403, 1404, 1405)를 포함하는 지시 블록(1400B)은 평면에서 볼 때 삼각형의 아웃라인(outline)을 이루도록 배치될 수 있다.
지시 블록(1400B)들은 에지 라인(10E)이 연장되는 방향으로 상호 간에 일정한 이격 간격으로 이격되도록 배치될 수 있다. 지시 블록(1400B)들은 에지 라인(10E)에 실질적으로 수직한 방향으로는 서로 맞대어져 이어진 형태가 이루어지도록 배치될 수 있다. 지시 블록(1400B)들은 에지 라인(10E)에 실질적으로 수직한 방향으로 서로의 동일한 폭(1400D)을 가지는 패턴으로 설정될 수 있다. 지시 블록(1400B)들 개개는 실질적으로 직사각형 평면 형상을 가질 수 있다. 지시 블록(1400B)들 개개는 실질적으로 상호간에 동일한 크기를 가질 수 있다. 따라서, 절단 영역(10C)의 에지 라인(10E)으로부터 지시 블록(1400B)들의 열들이 배치된 위치까지의 거리는, 매 열마다 등간격으로 증가할 수 있다. 지시 블록(1400B)들의 열들은 서로 등간격을 가지며 배치될 수 있다. 제1열(1041)의 제1거리(B1), 제2열(1042)의 제2거리(B2), 제31열(1043)의 제3거리(B3), 제4열(1044)의 제4거리(B4) 및 제5열(1045)의 제5거리(B5)는 폭(1400D) 만큼 점차 증가되도록 설정할 수 있다.
설정된 절단 영역(10C)이 정확하게 절단 제거될 경우, 반도체 패키지(20S)의 절단 측면(1015S)이 절단 영역(10C)의 에지 라인(10E)에 중첩되도록 형성될 것이다. 절단 위치가 공차 등에 의해서 이동되어 패키지 영역(10P)을 침범할 경우, 절단된 측면은 반도체 칩 스택(200) 쪽으로 이동할 것이다. 이러한 경우에 절단 측면에 절단면인 측면들이 드러나는 지시 블록(1400B)들의 수는, 이동된 절단 위치에 따라 달라진다. 반도체 패키지(20S)의 절단 측면(1015S)에 드러난 지시 블록(1400B)들의 수를 시각적으로 외부에서 관측하면, 절단 측면(1015S)이 위치하는 위치를 확인할 수 있다. 이를 이용하여 절단 측면(1015S)와 반도체 칩 스택(200) 간의 실제 이격 간격(1300D)를 추정하는 것이 가능하다.
도 13의 제1절단 위치(1601)에서 실제 절단이 이루어질 경우, 절단된 측면(도 14의 1015S-1)의 형상을 도 14와 같이 도시될 수 있다. 도 13의 제2절단 위치(1602)에서 실제 절단이 이루어질 경우, 절단된 측면(도 15의 1015S-2)의 형상은 도 15에 도시될 수 있다. 도 14 및 도 15에서 도시한 바와 같이, 반도체 패키지의 측면을 통해 지시 패턴(1400)의 절단 측면 형상(1401R, 1403R)이 상호 간에 다른 형태로 노출될 수 있다.
절단 측면 형상(1401R, 1403R)을 통해 실제 절단 위치를 추정할 수 있다. 개별 반도체 패키지(도 12의 20S)들을 분리하는 과정에서, 공정 오차에 의해 제1절단 위치(1601)나 제2절단 위치(1602)와 같이 지정된 절단 위치가 아닌 부분까지 절단될 수 있다. 이 경우 지시 패턴(1400) 중 일부만 제거되면서 절단 측면 형상(1401R, 1403R)이 노출된다. 절단 측면 형상(1401R, 1403R)에 드러난 지시 블록(1400B)들의 수를 세어, 드러난 지시 패턴(1400)이 속하는 열을 추정할 수 있다.
도 14를 참조하면 드러난 지시 블록(1400B)들의 수가 5개 이므로, 절단된 제1절단 위치(1601)가 지시 패턴(1400)의 제1열(1401)인 것으로 추정될 수 있다. 따라서, 실제 절단된 절단 측면(1015S-1)은, 설정된 절단 측면(1015S)에서 반도체 칩 스택(200) 방향으로 절단 블록(1400B)의 폭(1400D)만큼 이동된 것으로 측정될 수 있다. 실제 절단된 절단 측면(1015S-1)의 위치를 얻을 수 있으므로, 실제 절단된 절단 측면(1015S-1)과 반도체 칩 스택(200) 간의 실제 이격 간격(1300D-1)을 추출하는 것 또한 가능하다.
도 15를 참조하면 드러난 지시 블록(1400B)들의 수가 3개 이므로, 절단된 제2절단 위치(1602)가 지시 패턴(1400)의 제3열(1403)인 것으로 추정될 수 있다. 따라서, 실제 절단된 절단 측면(1015S-2)은, 설정된 절단 측면(1015S)에서 반도체 칩 스택(200) 방향으로 절단 블록(1400B)의 폭(1400D)의 3배만큼 이동된 것으로 측정될 수 있다. 실제 절단된 절단 측면(1015S-2)의 위치를 얻을 수 있으므로, 실제 절단된 절단 측면(1015S-2)과 반도체 칩 스택(200) 간의 실제 이격 간격(1300D-2)을 추출하는 것 또한 가능하다.
도 13에 지시 블록(1400B)들이 절단 영역(10C)에서 반도체 칩 스택(200) 쪽으로 갈수록 배열되는 수가 감소되도록 배치된 형태의 지시 패턴(1400)이 제시되고 있다. 다른 실시예에서, 반도체 칩 스택(200) 쪽으로 갈수록, 지시 블록(1400B)들의 수가 증가되도록 지시 블록(1400B)들의 배치를 변형할 수도 있다.
도 16은 일 예에 따른 반도체 패키지(50S)의 구조를 보여주는 단면도이다.
도 16을 참조하면, 반도체 패키지(50S)는 패키지 기판(4100) 상에 배치된 반도체 칩 스택(4200), 및 봉지층(4300)를 포함할 수 있다. 반도체 패키지(50S)의 절단 측면(4015S-1)에 지시 패턴(4400)의 절단된 측면(4405R)이 드러날 수 있다. 도 1에 묘사된 것과 같이 지시 패턴(400)은 패키지 기판(100)의 기판 몸체층(110) 상에 제1배선 패턴(142)과 동일한 층위(level)에 위치하는 패턴으로 형성될 수 있다. 경우에 따라, 도 16에 묘사된 것과 같이, 지시 패턴(4400)은 패키지 기판(4100)의 제1표면(4101) 상에 위치할 수도 있다. 지시 패턴(4400)은 패키지 기판(4100)과 봉지층(4300)의 계면에 위치할 수 있다. 지시 패턴(4400)은 측면(4405R)이 반도체 패키지(50S)의 절단 측면(4015S-1)에 드러날 수 있다면, 패키지 기판(4100)을 이루는 여러 층들 어디에도 위치할 수 있다. 지시 패턴(4400)은 봉지층(4300)이나 기판 몸체층(4110) 또는 제1 및 제2유전층들(4120, 4130)과 구분이 되는 층 또는 형상 또는 색깔을 가지도록 형성될 수 있다. 지시 패턴(4400)은 배선 패턴(4140)을 이루는 도전층, 예컨대, 구리층으로 형성될 수 있다. 도 1의 지시 패턴(400)의 경우 제1배선 패턴(142)이 형성될 때 함께 패터닝되어 형성될 수 있다.
도 17은 일 예에 따른 반도체 패키지(60S)의 구조를 보여주는 단면도이다.
도 17을 참조하면, 반도체 패키지(60S)는 패키지 기판(5100) 상에 배치된 반도체 칩(5200), 및 봉지층(5300)를 포함할 수 있다. 반도체 패키지(60S)의 절단 측면(5015S-1)에 지시 패턴(5400)의 절단된 측면(5405R)이 드러날 수 있다. 패키지 기판(5100)에 반도체 칩(5200)이 하나 배치된 경우에 반도체 패키지(60S)는 보다 작은 크기로 형성될 수 있다. 이러한 경우, 내장된 반도체 패키지(5200)와 절단 측면(5015S-1) 사이의 이격 간격(5300D)는 보다 협소할 수 있다. 따라서, 지시 패턴(5400)을 이용하여 내장된 반도체 패키지(5200)와 절단 측면(5015S-1) 사이의 이격 간격(5300D)을 외부에서 확인하는 것이 보다 유용하게 적용될 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판,
200: 반도체 칩 스택,
300: 봉지층,
400; 지시 패턴.

Claims (21)

  1. 제1반도체 칩이 부착된 패키지 기판;
    상기 제1반도체 칩을 덮는 봉지층; 및
    지시 패턴(indicating pattern)을 포함하는 반도체 패키지이고,
    상기 지시 패턴은
    상기 반도체 패키지의 측면과 상기 제1반도체 칩 사이에 배치되고,
    상기 반도체 패키지의 측면으로부터 상기 제1반도체 칩 쪽으로 향해 갈수록 상기 측면에 대면하는 부분의 폭이 달라지는 평면 형상을 가지고,
    상기 반도체 패키지의 측면에 측면이 드러나는 반도체 패키지.
  2. 제1항에 있어서,
    상기 지시 패턴은
    상기 드러난 측면의 폭의 크기가
    상기 반도체 패키지의 측면과 상기 제1반도체 칩 사이의 이격 간격을 지시하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 지시 패턴은
    평면에서 볼 때 삼각형의 평면 패턴을 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 삼각형의 평면 패턴은
    꼭지점이 상기 제1반도체 칩을 향하고,
    상기 꼭지점에 반대되는 측에 위치하는 측면(side)이 상기 반도체 패키지의 측면에 대면하도록 배치된 반도체 패키지.
  5. 제3항에 있어서,
    상기 삼각형의 평면 패턴은
    이등변 삼각형 형상을 가지는 반도체 패키지.
  6. 제1항에 있어서,
    상기 지시 패턴은
    평면에서 볼 때 사다리꼴 평면 패턴을 포함하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 지시 패턴은
    상기 패키지 기판과 상기 봉지층의 계면에 위치하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 패키지 기판은
    회로 배선 패턴을 포함하고,
    상기 지시 패턴은 상기 회로 배선 패턴과 동일한 층위(level)에 위치하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1반도체 칩에 중첩하여
    또 다른 제2반도체 칩이 오프셋(offset) 적층된 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1반도체 칩과 상기 패키지 기판 사이에 배치된 또 다른 제3반도체 칩; 및
    상기 제1반도체 칩을 올려 지지하고 상기 또 다른 제3반도체 칩이 배치될 공간을 제공하는 지지부를 더 포함하는 반도체 패키지.
  11. 제1반도체 칩이 부착된 패키지 기판;
    상기 제1반도체 칩을 덮는 봉지층; 및
    지시 블록(indicating block)들의 배열을 포함하는 지시 패턴을 포함하는 반도체 패키지이고,
    상기 지시 패턴은
    상기 반도체 패키지의 측면과 상기 제1반도체 칩 사이에 배치되고,
    상기 지시 블록들은 상기 반도체 패키지의 측면으로부터 상기 제1반도체 칩 쪽으로 향해 갈수록 상기 측면에 대면하는 상기 지시 블록들의 수가 달라지도록 배열되고,
    상기 반도체 패키지의 측면에 상기 지시 블록들의 일부가 드러나는 반도체 패키지.
  12. 제11항에 있어서,
    상기 지시 블록들은
    복수의 열을 이루며 배치되고,
    상기 지시 블록들의 열들은
    상기 반도체 패키지의 측면에 실질적으로 평행한 반도체 패키지.
  13. 제12항에 있어서,
    상기 지시 블록들의 열들 중 어느 하나의 열과 이웃하는 다른 열에 각각 속하는 두 개의 지시 블록들은 서로 접해 이어지도록 배치된 반도체 패키지.
  14. 제12항에 있어서,
    상기 지시 블록들의 열들은 등간격을 가지며 배치된 반도체 패키지.
  15. 제11항에 있어서,
    상기 지시 블록들은
    실질적으로 동일한 크기를 가지는 직사각형 형상을 가지는 반도체 패키지.
  16. 제11항에 있어서,
    상기 지시 블록들은
    상기 반도체 패키지의 측면에 직접적으로 대면하는 제1열의 개수와
    상기 제1반도체 칩에 직접적으로 대면하는 제3열의 개수와
    상기 제1열과 제3열 사이의 제2열의 개수가 점차적으로 달라지도록 배열된 반도체 패키지.
  17. 제11항에 있어서,
    상기 지시 블록들은
    상기 반도체 패키지의 측면에 드러나는 상기 지시 블록들의 개수가
    상기 반도체 패키지의 측면과 상기 제1반도체 칩 사이의 이격 간격에 따라 달라지도록 배열된 반도체 패키지.
  18. 제11항에 있어서,
    상기 지시 블록들은
    상기 패키지 기판과 상기 봉지층의 계면에 위치하는 반도체 패키지.
  19. 제11항에 있어서,
    상기 패키지 기판은
    회로 배선 패턴을 포함하고,
    상기 지시 블록들은 상기 회로 배선 패턴과 동일한 층위(level)에 위치하는 반도체 패키지.
  20. 제11항에 있어서,
    상기 제1반도체 칩에 중첩하여
    또 다른 제2반도체 칩이 오프셋(offset) 적층된 반도체 패키지.
  21. 제11항에 있어서,
    상기 제1반도체 칩과 상기 패키지 기판 사이에 배치된 또 다른 제3반도체 칩; 및
    상기 제1반도체 칩을 올려 지지하고 상기 또 다른 제3반도체 칩이 배치될 공간을 제공하는 지지부를 더 포함하는 반도체 패키지.
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JP3541491B2 (ja) * 1994-06-22 2004-07-14 セイコーエプソン株式会社 電子部品
US20020114507A1 (en) 2001-02-21 2002-08-22 Mark Lynch Saw alignment technique for array device singulation
JP2007019394A (ja) * 2005-07-11 2007-01-25 Toshiba Corp 半導体パッケージの製造方法及びこの製造方法により形成された半導体パッケージ
US8022511B2 (en) * 2008-02-05 2011-09-20 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
US8410584B2 (en) * 2008-08-08 2013-04-02 Advanced Semiconductor Engineering, Inc. Semiconductor device packages with electromagnetic interference shielding
KR20110083969A (ko) * 2010-01-15 2011-07-21 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR20120131530A (ko) * 2011-05-25 2012-12-05 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10062648B2 (en) * 2016-02-26 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of forming the same

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