KR20240067436A - 반도체 패키지 - Google Patents

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KR20240067436A
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KR
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bump
bump pad
pad
semiconductor chip
semiconductor package
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KR1020220148407A
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김현정
이종민
최지민
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삼성전자주식회사
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Abstract

반도체 패키지는, 제1 기판의 제1 면 상에 형성되는 하부 범프 패드들 및 상기 제1 기판의 상기 제1 면과 마주하는 면인 제2 면 상에 형성되는 제1 상부 범프 패드 및 상기 제1 상부 범프 패드보다 넓은 상부면을 가지는 제2 상부 범프 패드를 포함하는 제1 반도체 칩이 구비된다. 상기 제1 상부 범프 패드 및 제2 상부 범프 패드 상에 솔더 범프를 형성하여 상기 제1 반도체 칩과 접합되는 제2 반도체 칩이 구비된다. 상기 제1 상부 범프 패드 상에는 하나의 솔더 범프가 배치된다. 상기 제2 상부 범프 패드 상에는 복수의 솔더 범프가 배치된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것이다. 보다 상세하게, 본 발명은 복수의 반도체 칩이 적층되는 반도체 패키지에 관한 것이다.
최근, 반도체 패키지는 복수의 반도체 칩이 적층되어 패키징된 구조를 가질 수 있다. 반도체 패키지가 고용량을 데이터 저장이 요구됨에 따라, 상기 반도체 패키지 내에 적층되는 반도체 칩의 수가 증가될 수 있다. 이에 따라, 반도체 패키지는 열저항이 증가될 수 있다.
본 발명은 열저항이 감소되는 반도체 패키지를 제공한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 면에 회로층이 형성된 제1 기판, 상기 제1 기판을 관통하는 제1 관통 실리콘 비아들, 상기 제1 관통 실리콘 비아들과 각각 연결되고 상기 제1 기판의 제1 면 상에 형성되는 제1 하부 범프 패드들, 및 상기 제1 관통 실리콘 비아들과 각각 연결되고 상기 제1 기판의 상기 제1 면과 마주하는 면인 제2 면 상에 형성되는 제1 상부 범프 패드 및 제2 상부 범프 패드를 포함하는 제1 반도체 칩이 구비된다. 상기 제1 면에 회로층이 형성된 제2 기판, 및 상기 제2 기판의 제1 면 상에 형성되는 제2 하부 범프 패드들을 포함하는 제2 반도체 칩이 구비된다. 상기 제1 상부 범프 패드 및 상기 제2 하부 범프 패드 사이에 구비되어 상기 제1 상부 범프 패드 및 제2 하부 범프 패드를 접합하는 제1 솔더 범프가 구비된다. 상기 제2 상부 범프 패드 및 상기 제2 하부 범프 패드 사이에 구비되어 상기 제2 상부 범프 패드 및 제2 하부 범프 패드를 접합하는 제2 솔더 범프들이 구비된다. 상기 제2 상부 범프 패드 상에는 서로 이격되는 복수의 제2 솔더 범프들이 배치될 수 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 버퍼 다이, 상기 버퍼 다이 상에 순차적으로 적층되는 복수의 제1 반도체 칩들 및 상기 버퍼 다이 상에, 상기 제1 반도체 칩들을 커버하는 밀봉 부재를을 포함한다. 각각의 상기 제1 반도체 칩들은, 제1 면에 회로층이 형성된 제1 기판, 상기 제1 기판을 관통하는 제1 관통 실리콘 비아들, 상기 제1 관통 실리콘 비아들과 각각 연결되고 상기 제1 기판의 제1 면 상에 형성되는 하부 범프 패드들 및 상기 제1 관통 실리콘 비아들과 각각 연결되고 상기 제1 기판의 상기 제1 면과 마주하는 면인 제2 면 상에 형성되는 제1 범프 패드 및 상기 제1 범프 패드보다 넓은 상부면을 가지는 제2 범프 패드를 포함한다. 하부에 배치된 제1 반도체 칩의 제1 범프 패드와 상부에 배치된 제1반도체 칩의 하부 범프 패드 사이에는 제1 솔더 범프가 구비될 수 있다. 하부에 배치된 제1 반도체 칩의 제2 범프 패드와 상부에 배치된 제1 반도체 칩의 하부 범프 패드 사이에는 제2 솔더 범프가 구비될 수 있다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 기판의 제1 면 상에 형성되는 하부 범프 패드들 및 상기 제1 기판의 상기 제1 면과 마주하는 면인 제2 면 상에 형성되는 제1 상부 범프 패드 및 상기 제1 상부 범프 패드보다 넓은 상부면을 가지는 제2 상부 범프 패드를 포함하는 제1 반도체 칩이 구비된다. 상기 제1 상부 범프 패드 및 제2 상부 범프 패드 상에 솔더 범프를 형성하여 상기 제1 반도체 칩과 접합되는 제2 반도체 칩이 구비된다. 상기 제1 상부 범프 패드 상에는 하나의 솔더 범프가 배치된다. 상기 제2 상부 범프 패드 상에는 복수의 솔더 범프가 배치된다.
상기된 본 발명에 따르면, 상기 반도체 패키지는 제1 범프 패드 및 상기 제1 범프 패드보다 넓은 상부면 면적을 가지는 제2 범프 패드를 포함하는 반도체 칩을 포함한다. 상기 제2 범프 패드 상에는 복수의 제2 솔더 범프가 형성되어 상부 반도체 칩이 접합된다. 따라서, 상기 반도체 패키지는 열저항이 감소될 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 패키지의 단면도이다.
도 2는 예시적인 실시예에 따른 반도체 패키지에서 하나의 반도체 칩 부위를 나타내는 단면도이다.
도 3a는 반도체 패키지에서 제1 범프 패드, 제2 범프 패드, 제1 및 제2 솔더 범프의 배치의 일 예를 나타내는 평면도이다.
도 3b는 반도체 패키지에서 제1 범프 패드, 제2 범프 패드, 제1 및 제2 솔더 범프의 배치의 일 예를 나타내는 평면도이다.
도 3c는 반도체 패키지에서 제1 범프 패드, 제2 범프 패드, 제1 및 제2 솔더 범프의 배치의 일 예를 나타내는 평면도이다.
도 4는 반도체 패키지에서 제1 및 제2 범프 패드의 수직 단면도의 일 예이다.
도 5 내지 도 14는 본 발명의 예시적인 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이하에서는 기판 표면에 평행하고 서로 수직한 2개의 방향을 각각 제1 방향 및 제2 방향이라 하고, 상기 기판 표면에 수직한 방향을 수직 방향이라 한다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 패키지의 단면도이다. 도 2는 예시적인 실시예에 따른 반도체 패키지에서 하나의 반도체 칩 부위를 나타내는 단면도이다. 도 3a는 상기 반도체 패키지에서 제1 범프 패드, 제2 범프 패드, 제1 및 제2 솔더 범프의 배치의 일 예를 나타내는 평면도이다. 도 3b는 상기 반도체 패키지에서 제1 범프 패드, 제2 범프 패드, 제1 및 제2 솔더 범프의 배치의 다른 예를 나타내는 평면도이다. 도 3c는 상기 반도체 패키지에서 제1 범프 패드, 제2 범프 패드, 제1 및 제2 솔더 범프의 배치의 다른 예를 나타내는 평면도이다. 도 4는 상기 반도체 패키지에서 제1 및 제2 범프 패드의 수직 단면도의 일 예이다.
상기 반도체 패키지는 고대역폭 메모리일 수 있다.
도 1을 참조하면, 고대역폭 메모리는 하부 콘트롤 회로를 포함하는 버퍼 다이(20) 및 버퍼 다이(20) 상에 순차적으로 적층된 복수 개의 반도체 칩들(190, 290, 390, 490)을 포함할 수 있다. 상기 버퍼 다이(20) 및 반도체 칩들(190, 290, 390, 490) 사이에는 접착 물질(60)이 포함될 수 있다. 상기 버퍼 다이(20) 및 제1 내지 제4 반도체 칩들(190, 290, 390, 490)의 적층 구조물들 상에는 밀봉 부재(600)가 구비될 수 있다. 상기 반도체 칩들(190, 290, 390, 490)은 메모리 칩일 수 있다. 일 예로, 상기 반도체 칩들(190, 290, 390, 490)은 디램 칩일 수 있다.
버퍼 다이(20) 및 반도체 칩들(190, 290, 390, 490)에는 관통 실리콘 비아들(Through Silicon Via, TSV, 130)이 포함될 수 있다. 상기 관통 실리콘 비아들(130)은 범프 패드들(50, 52, 120, 140, 142) 및 솔더 범프들(160, 162)을 이용하여 서로 접합될 수 있다. 즉, 복수의 반도체 칩들(190, 290, 390, 490)은 서로 접합되어 수직 방향으로 적층될 수 있다.
상기 범프 패드들(50, 52, 120, 140, 142)은 하부 범프 패드(120)와 제1 범프 패드(50, 140) 및 제2 범프 패드(52, 142)를 포함할 수 있다.
상기 하부 범프 패드(120)는 각 반도체 칩(190, 290, 390, 490) 및 버퍼 다이(20)에 포함되는 기판(10, 100)의 제1 면 상에 배치될 수 있다. 상기 제1 및 제2 범프 패드(50, 52, 140, 142)는 기판(10, 100)의 제2 면 상에 배치될 수 있다. 상기 제1 범프 패드(50, 140)는 신호 전달용 패드로 제공될 수 있고, 상기 제2 범프 패드(52, 142)는 신호 전달용 패드 및 열 저항 감소를 위한 열 경로 패드로 제공될 수 있다. 상기 제2 범프 패드(52, 142)는 상기 제1 범프 패드(50, 140)보다 넓은 상부면 면적을 가질 수 있다.
상기 솔더 범프는 제1 솔더 범프(160) 및 제2 솔더 범프(162)를 포함할 수 있다. 상기 제1 솔더 범프(160)는 상기 제1 범프 패드(50, 140) 및 상부에 위치한 반도체 칩의 하부 범프 패드(120) 사이에 개재될 수 있다. 상기 제2 솔더 범프(162)는 상기 제2 범프 패드(52, 142) 및 상부에 위치한 반도체 칩의 하부 범프 패드(120) 사이에 개재될 수 있다. 상기 제2 범프 패드(52, 142) 상에는 서로 이격되게 배치되는 적어도 2개의 제2 솔더 범프(162)가 배치될 수 있다.
이하에서는, 도 2를 함께 참조하여 하나의 제1 반도체 칩 및 상기 제1 반도체 칩과 연결된 범프 구조에 대해 설명한다.
도 1 및 도 2를 참조하면, 상기 제1 반도체 칩은 제1 기판(100)의 제1 면에 형성된 회로층(110)이 구비될 수 있다. 상기 회로층(110)은 메모리 셀층(102) 및 상기 메모리 셀층(102)과 전기적으로 연결되는 다층 배선들(104), 최상부 배선들(106) 및 보호막(108)을 포함할 수 있다. 예시적인 실시예에서, 상기 메모리 셀층(102)은 셀 트랜지스터들, 비트 라인 구조물, 하부 배선 및 커패시터 등을 포함할 수 있다.
상기 최상부 배선들(106)은 하나의 패턴으로 간단히 도시하였으나, 회로 설계에 따라 패터닝된 형태를 가질 수도 있다. 예를들어, 하나의 하부 범프 패드(120)와 전기적으로 연결되는 최상부 배선(106)은 서로 이격되어 각각 독립된 패턴 형태를 가질 수도 있다.
상기 보호막(108)은 최상부 배선들(106)을 덮을 수 있다. 상기 보호막(108)은 절연 물질로 형성될 수 있다. 예시적인 실시예에서, 상기 보호막(108)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 또는, 상기 보호막(108)은 실리콘 산화물 및 실리콘 질화물이 적층된 구조를 가질 수 있다.
상기 보호막(108)을 관통하여 최상부 배선들(106)과 접하면서, 상기 보호막(108) 상에 배치되는 하부 범프 패드들(120)이 구비될 수 있다. 상기 하부 범프 패드들(120)은 금속 물질을 포함할 수 있고, 예를들어, 구리, 주석(Sn), 니켈(Ni), 금(Au), 은(Ag) 등을 포함할 수 있고, 이들은 단독으로 사용되거나 또는 2 이상 적층될 수 있다.
상기 반도체 칩은 상기 회로층(110)이 형성된 기판의 제1 면이 아래로 가도록 가도록 배치될 수 있다.
상기 제1 기판(100)의 제1 면으로부터 상기 제1 기판(100)을 관통하여 상기 제1 기판(100)의 제2 면까지 연장되는 관통 실리콘 비아들(130)이 구비될 수 있다. 상기 제1 기판(100)의 제2 면에는 절연막(200)이 구비될 수 있다. 상기 관통 실리콘 비아(130)는 상기 절연막(200)을 관통할 수 있다.
예시적인 실시예에서, 상기 관통 실리콘 비아(130)는 상기 제1 기판을 관통하는 비아홀 내부에 위치할 수 있다. 상기 관통 실리콘 비아(130)는 금속 패턴 및 상기 금속 패턴의 측벽을 둘러싸는 절연 라이너를 포함할 수 있다. 상기 금속 패턴은 구리를 포함할 수 있다. 상기 절연 라이너 및 금속 패턴 사이에는 베리어 금속막이 더 포함될 수 있다.
상기 제1 기판(100)의 절연막(200) 상에는 솔더 범프가 형성되기 위한 범프 영역들이 각각 정의될 수 있다. 상기 범프 영역의 솔더 범프 상에는 상부에 위치하는 반도체 칩(예를들어, 제2 반도체 칩)의 하부 범프 패드(120)가 배치될 수 있다. 따라서, 상기 범프 영역은 상기 하부 범프 패드(120)와 수직 방향으로 서로 대향할 수 있다. 상기 범프 영역들은 상기 제1 및 제2 방향으로 서로 이격되면서 규칙적으로 배치될 수 있다. 상기 범프 영역은 상기 관통 실리콘 비아(130)와 직접 연결되는 솔더 범프가 형성되기 위한 제1 범프 영역과, 상기 관통 실리콘 비아(130)와 직접 연결되지 않는 제2 범프 영역을 포함할 수 있다. 상기 범프 영역들은 수직 방향으로 적층되는 반도체 칩의 전기적 연결을 위한 설계된 위치에 배치될 수 있다.
상기 각각의 관통 실리콘 비아들(130)은 상기 제1 범프 영역 내에 배치될 수 있다. 상기 제2 범프 영역 내에는 상기 관통 실리콘 비아(130)가 배치되지 않을 수 있다.
예시적인 실시예에서, 하나의 관통 실리콘 비아(130) 상에는 하나의 범프 패드가 각각 구비될 수 있다. 각각의 관통 실리콘 비아들(130) 상에는 제1 범프 패드(140) 또는 제2 범프 패드(142)가 구비될 수 있다. 상기 제1 및 제2 범프 패드(140, 142)는 상기 제1 기판의 제2 면 상에 위치할 수 있다.
상기 제1 범프 패드(140)는 하나의 관통 실리콘 비아(130)를 덮을 수 있다. 상기 제1 범프 패드(140) 상에는 하나의 제1 솔더 범프(160)가 접합될 수 있다. 따라서, 상기 제1 범프 패드(140)는 하나의 제1 솔더 범프(160)가 형성될 수 있는 제1 상부면 면적을 가질 수 있다.
상기 제2 범프 패드(142)는 하나의 관통 실리콘 비아(130)를 덮고, 상기 제1 범프 패드(140)의 제1 상부면 면적보다 넓은 제2 상부면 면적을 가질 수 있다. 상기 제2 범프 패드(142) 상에는 적어도 2개의 솔더 범프들(162)이 서로 이격되어 형성될 수 있다. 따라서, 상기 제2 범프 패드(142)는 적어도 2개의 서로 이웃하는 제2 솔더 범프들(162)이 상부면에 형성될 수 있는 제2 상부면 면적을 가질 수 있다.
상기 하부 범프 패드(120)의 표면(즉, 저면) 상에는 상기 제1 솔더 범프(160) 또는 제2 솔더 범프(162)가 형성될 수 있다. 각각의 제1 및 제2 솔더 범프(160, 162)는 상기 하부 범프 패드(120)와 1:1로 매칭될 수 있다.
상기 제1 솔더 범프(160)는 상기 관통 실리콘 비아(130)와 수직으로 나란하게 배치될 수 있다. 따라서, 상기 제1 솔더 범프(160)는 신호 전달용 범프로 제공될 수 있다.
상기 제2 솔더 범프(162)는 상기 관통 실리콘 비아(130)와 수직으로 나란하게 배치되는 솔더 범프와 상기 관통 실리콘 비아(130)와 수직으로 나란하지 않게 배치되는 솔더 범프를 포함할 수 있다.
상기 제2 솔더 범프(162)는 신호 전달용 범프(162a) 및 열 경로 범프(162b)를 포함할 수 있다.
상기 제2 솔더 범프(162)에서, 상기 관통 실리콘 비아(130)와 수직 방향으로 나란하게 배치되는 솔더 범프는 신호 전달용 범프(162a)로 제공될 수 있다. 상기 제2 범프 패드(142) 상에서 상기 신호 전달용 범프는 1개가 구비될 수 있다. 상기 제2 솔더 범프(162)에서, 상기 관통 실리콘 비아(130)와 수직 방향으로 나란하게 배치되지 않는 솔더 범프는 열 경로 범프(162b)로 제공될 수 있다.
상기 제2 범프 패드(142)의 형상 및 면적은 다양한 예시를 가질 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 상기 제2 범프 패드(142)는 일 방향으로 연장되는 라인 형상을 가질 수 있다.
일 예로, 도 3a에 도시된 것과 같이, 상기 제2 범프 패드(142)는 상기 하나의 관통 실리콘 비아(130)를 덮으면서 제1 방향으로 이웃하는 적어도 하나의 제2 범프 영역을 덮도록 연장될 수 있다. 상기 제2 범프 패드(142)는 상기 제1 방향으로 이격되면서 배치되는 상기 제2 솔더 범프들(162)의 하부와 접하도록 상기 제1 방향으로 연장될 수 있다.
또한, 일부 제2 범프 패드(142)는 상기 하나의 관통 실리콘 비아(130)를 덮으면서 제1 방향으로 이웃하는 적어도 하나의 제2 범프 영역 및 상기 제2 방향으로 이웃하는 제2 범프 영역을 덮도록 꺽여진 라인 형태를 가지면서 연장될 수 있다. 상기 일부 제2 범프 패드(142)는 상기 제1 방향으로 이격되면서 배치되는 상기 제2 솔더 범프들(162)의 하부 및 상기 제2 방향으로 이격되면서 배치되는 상기 제2 솔더 범프들(162)의 하부와 접하도록 꺽여진 라인 형태를 가질 수 있다.
일 예로, 도 3b에 도시된 것과 같이, 상기 제2 범프 패드(142)는 상기 하나의 관통 실리콘 비아(130)를 덮으면서 제2 방향으로 이웃하는 적어도 하나의 제2 범프 영역을 덮도록 연장될 수 있다. 상기 제2 범프 패드(142)는 상기 제2 방향으로 이격되면서 배치되는 상기 제2 솔더 범프들(162)의 하부와 접하도록 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예에서, 평면도에서 볼 때, 도 3c에 도시된 것과 같이, 상기 제2 범프 패드(142)는 상기 하나의 관통 실리콘 비아(130)를 덮으면서 제1 방향으로 이웃하는 적어도 하나의 제2 범프 영역 및 및 상기 제2 방향으로 이웃하는 적어도 하나의 제2 범프 영역을 덮는 사각형 형상을 가질 수 있다. 상기 제2 범프 패드(142)의 상부면은 제1 방향으로 이격되면서 배치되는 제2 솔더 범프들(162) 및 상기 제1 방향과 수직한 제2 방향으로 이격되면서 배치되는 제2 솔더 범프들(162)의 하부와 접하도록 사각형 형상을 가질 수 있다.
상기 제1 및 제2 범프 패드(140, 142)는 동일한 적층 구조를 가질 수 있다. 상기 제1 및 제2 범프 패드(140, 142)는 금속 물질을 포함할 수 있다. 예를들어, 구리, 주석(Sn), 니켈(Ni), 금(Au) 및 은(Ag) 중에서 선택된 적어도 하나를 포함할 수 있다. 이들은 단독으로 사용되거나 또는 2 이상 적층될 수 있다.
일 예로, 도 4에 도시된 것과 같이, 상기 제1 및 제2 범프 패드(140, 142)는 시드 구리 패턴(206b), 니켈 패턴(222a) 및 금 패턴(222b)이 적층된 구조를 가질 수 있다. 상기 시드 구리 패턴(206b) 아래에는 베리어 금속 패턴(207)이 더 포함될 수도 있다. 상기 베리어 금속 패턴(207)은 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다.
상기 반도체 패키지에는 상기 제1 반도체 칩(190)이 포함될 수 있다. 상기 제1 반도체 칩(190) 상에는 제2 내지 제4 반도체 칩(290, 390, 490)이 차례로 접합되어 적층될 수 있다. 상기 제2 내지 제4 반도체 칩(290, 390, 490)은 상기 제1 반도체 칩(190)과 실질적으로 동일한 반도체 소자일 수도 있고, 다른 반도체 소자일 수도 있다. 상기 제1 반도체 칩(190) 상에 적층되는 제2 내지 제4 반도체 칩들(290, 390, 490)은 상기 제1 반도체 칩(190)과 동일한 범프 구조를 가질 수 있다.
구체적으로, 상기 제1 반도체 칩(190)의 제1 범프 패드(140) 및 제2 범프 패드(142) 상에 상기 제2 반도체 칩(290)에 형성된 제1 솔더 범프(160) 및 제2 솔더 범프(162)가 접합될 수 있다.
즉, 상기 제1 반도체 칩(190)의 제1 범프 패드(140) 및 상기 제2 반도체 칩(290)의 하부 범프 패드(120) 사이에 제1 솔더 범프(160)가 구비되어, 상기 제1 범프 패드(140) 및 하부 범프 패드(120)가 접합될 수 있다. 상기 제1 반도체 칩(190)의 제2 범프 패드(142) 및 상기 제2 반도체 칩의 하부 범프 패드(120) 사이에 복수의 제2 솔더 범프(162)가 구비되어, 상기 제2 범프 패드(142) 및 하부 범프 패드(120)가 접합될 수 있다. 따라서, 상기 제1 및 제2 반도체 칩(190, 290)이 접합될 수 있다.
상기 제1 범프 패드(140) 상에는 하나의 하부 범프 패드(120)가 수직 방향으로 나란하게 배치될 수 있다.
상기 제2 범프 패드(142) 상에는 복수의 하부 범프 패드(120)가 수직 방향으로 나란하게 배치될 수 있다. 상기 제2 범프 패드(142) 상의 하부 범프 패드들(120) 중 하나는 상기 제1 반도체 칩(190) 내의 관통 실리콘 비아(130)와 수직 방향으로 나란하게(얼라인되어) 배치될 수 있다. 상기 제2 범프 패드(142) 상의 하부 범프 패드들(120) 중 일부는 상기 제1 반도체 칩(190) 내의 관통 실리콘 비아(130)와 수직 방향으로 나란하게 배치되지 않을 수 있다.
동일한 방식으로 상기 제2 반도체 칩(290) 상에 제3 및 제4 반도체 칩(390, 490)이 차례로 접합될 수 있다.
이와 같이, 상기 제2 범프 패드(142) 상의 제2 솔더 범프들(162)은 하나의 신호 전달용 범프(162a) 및 적어도 하나의 열 경로 범프(162b)를 포함할 수 있다.
예시적인 실시예에서, 상기 제2 반도체 칩(290)은 제1 기판의 제1 면에 형성된 회로층(110)이 구비될 수 있다. 상기 회로층(110) 상에는 하부 범프 패드들(120)이 구비될 수 있다.
상기 제1 솔더 범프(160)는 상기 제1 반도체 칩(190)의 제1 범프 패드(140) 및 상기 제2 반도체 칩(290)의 하부 범프 패드(120) 사이에 개재되어 상기 제1 범프 패드(140) 및 하부 범프 패드(120)를 전기적으로 연결할 수 있다. 따라서, 상기 제1 솔더 범프(160)는 상기 제1 및 제2 반도체 칩(190, 290)을 전기적으로 연결하기 위한 신호 전달용 범프로 제공될 수 있다.
상기 제2 범프 패드(142) 상에 형성된 상기 제2 솔더 범프(162) 중 일부는 상기 관통 실리콘 비아(130)와 대향함으로써, 신호 전달용 범프(162a)로 제공될 수 있다. 상기 제2 범프 패드(142) 상에 형성된 상기 제2 솔더 범프(162) 중 일부는 상기 관통 실리콘 비아(130)와 대향하지 않을 수 있다. 상기 제2 솔더 범프(162)는 신호 전달에는 간여하지 않고, 열 저항 감소를 위한 열 경로 범프(thermal path bump, 162b)로 제공될 수 있다. 상기 열 경로 범프(162b) 및 관통 실리콘 비아(130)를 통해 반도체 패키지에서 발생하는 열이 빠르게 전도될 수 있어서, 상기 반도체 패키지에서 발생되는 열 저항이 감소될 수 있다. 즉, 상기 열 경로 범프 및 상기 관통 실리콘 비아(130)이 전기적으로 연결됨에 따라, 반도체 패키지의 수직 열저항이 개선될 수 있다.
또한, 상기 제2 범프 패드(142)의 상부면 면적이 증가됨에 따라, 열 전도도가 높은 금속 물질의 면적이 증가될 수 있다. 따라서, 상기 제2 범프 패드(142)를 통해 열이 빠르게 전도될 수 있고, 이로인해 반도체 패키지의 수평 열저항이 개선될 수 있다.
설명한 것과 같이, 상기 반도체 칩들은 상기 범프 패드들 및 솔더 범프들을 통해 서로 전기적으로 연결되면서 수직 방향으로 적층될 수 있다. 도 1에서는 버퍼 다이 상에 반도체 칩들이 4층으로 적층된 것을 도시하였으나, 이에 한정되지 않는다. 일 예로, 상기 반도체 칩은 10층 이상으로 적층될 수도 있다. 상기 고대역폭 메모리 내에 적층되는 상기 반도체 칩의 적층 수는 계속 증가되고 있으며, 이에 따라 상기 범프 패드 및 솔더 범프에 기인하여 발생되는 열 저항은 더 커질 수 있다.
본 실시예에 따른 반도체 패키지는 제1 범프 패드보다 넓은 상부면 면적을 가지는 제2 범프 패드를 포함하고, 상기 제2 범프 패드 상에는 복수의 솔더 범프를 포함함으로써, 수평 열저항 및 수직 열저항이 감소될 수 있다.
도 5 내지 도 14는 본 발명의 예시적인 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
먼저, 제1 반도체 칩을 형성하는 방법을 설명한다.
도 5를 참조하면, 제1 기판(100)의 제1 표면 상에 메모리 셀 구조물및 하부 층간 절연막을 포함하는 메모리 셀층(102)을 형성한다.
상기 메모리 셀층(102) 및 제1 기판(100)의 상부를 식각하여 상기 제1 기판(100) 내에 관통 실리콘 비아홀을 형성한다. 상기 관통 실리콘 비아홀의 측벽 및 저면에 절연 라이너(도시안됨)를 형성하고, 상기 절연 라이너 상에 관통 실리콘 비아홀 내부를 채우는 금속 패턴을 형성한다. 따라서, 상기 관통 실리콘 비아홀 내부에 관통 실리콘 비아(130)를 형성한다.
계속하여, 상기 메모리 셀층 (102) 상에 다층 배선(104)을 형성한다. 상기 다층 배선(104)은 비아 콘택 및 도전 라인을 포함하는 각각의 배선들이 다층으로 적층될 수 있다. 상기 다층 배선은 싱글 다마신 공정 또는 듀얼 다마신 공정을 통해 형성할 수 있다. 상기 다층 배선을 구성하는 비아 콘택 및 도전 라인은 예를들어 구리를 포함할 수 있다.
상기 다층 배선(104) 상에 최상부 배선(106)을 형성한다. 상기 최상부 배선(106)은 최상부 다층 배선과 연결되는 최상부 비아 및 상기 최상부 비아 상에 형성되는 최상부 도전 패턴을 포함할 수 있다. 상기 최상부 비아는 예를들어 텅스텐, 구리 또는 알루미늄을 포함할 수 있다. 상기 최상부 도전 패턴은 예를들어 알루미늄을 포함할 수 있다.
이 후, 상기 최상부 배선을 덮는 보호막(108)이 형성될 수 있다.
범프가 형성되는 범프 영역들에 해당하는 부위의 상기 보호막(108)을 식각하여 개구부들을 형성한다. 상기 개구부들을 채우면서 상기 보호막(108) 상에 하부 범프 패드들(120)을 형성한다. 예시적인 실시예에서, 상기 하부 범프 패드(120)는 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 하부 범프 패드들(120)은 상기 제1 및 제2 방향으로 규칙적으로 배치될 수 있다. 상기 하부 범프 패드들(120)은 상기 범프 영역들 내에 각각 형성될 수 있다.
상기 관통 실리콘 비아(130)와 대향하는 부위에는 하부 범프 패드 (120)이 배치될 수 있다. 또한, 열 경로 범프가 형성되기 위한 부위에도 상기 하부 범프 패드(120)가 배치될 수 있다. 즉, 관통 실리콘 비아(130)와 대향하지 않는 부위에도 상기 하부 범프 패드(120)가 배치될 수 있다.
각각의 하부 범프 패드들(120) 상에 솔더 범프를 형성한다. 상기 솔더 범프는 제1 범프 패드와 접촉되기 위한 제1 솔더 범프(160) 및 제2 범프 패드와 접촉되기 위한 제2 솔더 범프들(162)을 포함할 수 있다.
상기 제1 솔더 범프(160)는 상기 관통 실리콘 비아(130)와 대향할 수 있다. 상기 제2 솔더 범프(162) 중 일부는 상기 관통 실리콘 비아(130)와 대향하고, 상기 제2 솔더 범프(162) 중 일부는 상기 관통 실리콘 비아(130)와 대향하지 않을 수 있다.
도 6을 참조하면, 캐리어 기판(172) 상에 본딩막(170)을 형성하고, 상기 본딩막(170)을 이용하여 상기 제1 기판(100)과 상기 캐리어 기판(172)을 접합한다. 따라서, 상기 본딩막(170)은 상기 하부 범프 패드(120)와 제1 및 제2 솔더 범프(160, 162)를 덮을 수 있다.
상기 캐리어 기판(172)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등을 포함할 수 있다. 일 예로, 상기 캐리어 기판(172)은 실리콘 기판 또는 유리 기판으로 형성될 수 있다. 상기 본딩막(170)은 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등으로 형성될 수 있다.
도 7을 참조하면, 상기 제1 기판(100)의 제1 표면이 아래에 가도록 상기 제1 기판(100)을 회전시킨다. 따라서, 상기 제1 기판(100)의 제1 표면의 반대면인 제2 표면이 상부에 위치하도록 한다. 즉, 상기 캐리어 기판(172)이 아래에 위치하도록 하여 후속 공정이 수행될 수 있다.
상기 제1 기판(100)의 제2 표면을 그라인딩하여 상기 제1 기판(100)의 제2 표면 상에 상기 관통 실리콘 비아(130)의 표면이 노출되도록 한다.
이 후, 상기 제1 기판(100)의 제2 표면의 일부를 추가적으로 식각함으로써, 상기 관통 실리콘 비아(130)가 상기 제1 기판(100)의 제2 표면으로부터 일부 두께만큼 돌출되도록 한다. 상기 제1 기판(100)의 제2 표면을 세정한다.
도 8을 참조하면, 상기 제1 기판(100)의 제2 표면 및 관통 실리콘 비아(130)의 표면을 따라 절연막(200)을 형성한다. 상기 절연막(200)은 예를들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 순차적으로 적층하여 형성할 수 있다.
상기 절연막(200)에 사진 공정을 수행하여 제1 포토레지스트 패턴(202)을 형성하고, 이를 식각 마스크로 사용하여 상기 절연막(200)을 식각하여 제1 개구부(204)를 형성한다. 상기 제1 개구부(204)는 사진 공정 시에 얼라인을 위한 포토키로 제공될 수 있다.
도 9를 참조하면, 상기 제1 포토레지스트 패턴을 제거한다. 상기 관통 실리콘 비아(130)의 돌출된 부위가 제거되도록 상기 절연막(200) 및 관통 실리콘 비아(130)를 화학 기계적 연마 공정을 통해 제거한다. 따라서, 상기 제1 기판(100)의 제2 표면 상에 형성된 절연막(200) 및 관통 실리콘 비아(130)의 표면(즉, 상부면)이 노출될 수 있다. 또한, 상기 제1 개구부(204) 저면에 상기 제1 기판(100)이 노출될 수 있다.
다음에, 상기 절연막(200), 관통 실리콘 비아(130) 및 제1 개구부(204) 내의 제1 기판(100)의 표면 상에 베리어 금속막을 형성한다. 이 후, 상기 베리어 금속막 상에 시드 금속막(206)을 형성한다. 상기 시드 금속막(206)은 예를들어, 구리를 포함할 수 있다.
도 10을 참조하면, 상기 시드 금속막(206) 상에 사진 공정을 수행하여 범프 패드를 형성하기 위한 부위의 시드 금속막(206)을 선택적으로 노출하는 제2 포토레지스트 패턴(210)을 형성한다. 상기 제2 포토레지스트 패턴(210)은 제1 범프 패드를 형성하기 위한 제2 개구부(212a) 및 제2 범프 패드를 형성하기 위한 제3 개구부(212b)를 포함할 수 있다. 상기 제2 및 제3 개구부(212a, 212b)의 저면에는 상기 시드 금속막(206)이 노출될 수 있다.
상기 제2 개구부(212a)의 저면은 하나의 관통 실리콘 비아(130)와 수직 방향으로 서로 대향할 수 있다. 상기 제3 개구부(212b)의 저면은 하나의 관통 실리콘 비아(130)와 수직 방향으로 서로 대향할 수 있다. 상기 제3 개구부(212b)의 저면의 면적은 상기 제2 개구부(212a) 저면의 면적보다 더 클 수 있다.
상기 제3 개구부(212b)는 후속 공정을 통해 제2 패드 금속 패턴이 형성되므로, 상기 제3 개구부(212b)의 배치, 형상 및 크기를 변경함으로써 도 3a 내지 도 3c에 도시된 어느 하나의 제2 패드 금속 패턴을 형성할 수 있다.
도 11을 참조하면, 상기 제2 및 제3 개구부(212a, 212b)의 저면에 노출되는 시드 금속막(206) 상에 패드 금속 패턴(220, 222)을 형성한다. 상기 패드 금속 패턴(220, 222)은 전기 도금법에 의해 형성될 수 있다.
상기 제2 개구부(212a) 저면 상에는 제1 패드 금속 패턴(220)이 형성될 수 있고, 상기 제3 개구부(212b) 저면 상에는 제2 패드 금속 패턴(222)이 형성될 수 있다. 상기 제2 패드 금속 패턴(222)의 상부면 면적은 상기 제1 패드 금속 패턴(220)의 상부면 면적보다 더 클 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 패드 금속 패턴(220, 222)은 니켈, 금(Au), 은(Ag) 등을 포함할 수 있다. 일 예로, 상기 제1 및 제2 패드 금속 패턴(220, 222)은 니켈 패턴 및 금 패턴이 적층되는 구조를 가질 수 있다.
도 12를 참조하면, 상기 제2 포토레지스트 패턴(210)을 제거한다. 다음에, 각각의 상기 제1 및 제2 패드 금속 패턴(220, 222)의 양 측에 노출되는 시드 금속막(206)을 제거한다. 또한, 상기 시드 금속막 아래의 베리어 금속막을 제거한다. 따라서, 상기 제1 패드 금속 패턴(220) 아래에 베리어 금속 패턴, 제1 시드 금속 패턴(206a)이 형성되고, 상기 제2 패드 금속 패턴(222) 아래에 베리어 금속 패턴, 제2 시드 금속 패턴(206b)이 형성될 수 있다. 따라서, 상기 베리어 금속 패턴, 제1 시드 금속 패턴(206a) 및 제1 패드 금속 패턴(220)이 적층된 제1 범프 패드(140) 및 베리어 금속 패턴, 제2 시드 금속 패턴(206b) 및 제2 패드 금속 패턴(222)이 적층된 제2 범프 패드(142)가 형성될 수 있다.
예시적인 실시예에서, 도 4에 도시된 것과 같이, 상기 제1 및 제2 범프 패드(140, 142)는 베리어 금속 패턴(207), 시드 구리 패턴(206b), 니켈 패턴(222a) 및 금 패턴(222b)이 적층된 구조를 가질 수 있다.
하나의 제1 범프 패드(140)는 하나의 관통 실리콘 비아(130)와 직접 접촉할 수 있고, 제1 상부면 면적을 가질 수 있다. 하나의 제2 범프 패드(142)는 하나의 관통 실리콘 비아(130)와 직접 접촉할 수 있고, 상기 제1 상부면 면적보다 넓은 제2 상부면 면적을 가질 수 있다.
이 후, 상기 제1 기판(100)의 일부분을 절단하여 개별적인 제1 반도체 칩(190)을 형성할 수 있다. 상기 제1 기판(100)은 소잉(sawing) 공정에 의해 절단될 수 있다. 이 후, 상기 캐리어 기판(172)을 제거한다.
한편, 도 5 내지 도 12을 참조로 설명한 공정들을 수행하여, 반도체소자에 적층되는 반도체 칩들을 각각 형성할 수 있다.
예시적인 실시예에서, 상기 제2 내지 제4 반도체 칩(290, 390, 490)은 상기 제1 반도체 칩(190)과 동일한 반도체 소자를 포함할 수 있다. 이 경우, 상기 제2 내지 제4 반도체 칩(190, 290, 390, 490)은 도 5 내지 도 12를 참조로 설명한 공정을 동일하게 수행함으로써 형성할 수 있다.
예시적인 실시예에서, 상기 제2 내지 제4 반도체 칩(190, 290, 390, 490) 중 적어도 하나에 포함되는 반도체 칩은 상기 제1 반도체 칩(190)에 포함되는 반도체 소자와 다를 수 있다. 이 경우, 회로층(110)을 형성하는 공정이 일부 달라질 수 있으며, 나머지 공정은 도 5 내지 도 12를 참조로 설명한 공정들은 동일하게 수행될 수 있다.
예시적인 실시예에서, 최상부에 형성되는 반도체 칩(예를들어, 제4 반도체 칩)에는 관통 실리콘 비아가 형성되지 않을 수 있다.
도 13을 참조하면, 베이스 기판(10)에 버퍼 다이(20)를 형성한다. 상기 버퍼 다이(20)는 베이스 기판(10)의 제1 면 상에 하부 콘트롤 회로를 포함하는 회로층(12) 및 상기 베이스 기판(10)을 관통하여 하부 콘트롤 회로와 전기적으로 연결되는 관통 실리콘 비아(130)를 포함할 수 있다. 또한, 상기 베이스 기판(10)의 제1 면 상에 하부 범프 패드(40) 및 하부 솔더(42)를 포함할 수 있다. 상기 베이스 기판(10)의 제2 면 상에는 상기 제1 및 제2 범프 패드(50, 52)가 형성될 수 있다.
상기 버퍼 다이(20) 상에 상기 제1 반도체 칩(190)을 부착한다. 상기 제1 반도체 칩(190)은 플립 칩 본딩(flip chip bonding) 방식에 의해 부착될 수 있다.
구체적으로, 상기 제1 반도체 칩(190)의 제1 기판(100)의 제1 면이 버퍼 다이(20)를 향하도록 배치될 수 있다. 소정의 온도(예를 들면, 약 400℃ 이하)에서 열 압착 공정을 수행하여 제1 반도체 칩(190)을 상기 베이스 기판(10) 상의 버퍼 다이(20)와 서로 접합하도록 할 수 있다. 즉, 상기 제1 반도체 칩(190)의 제1 및 제2 솔더 범프(160, 162)는 상기 버퍼 다이(20)의 제1 및 제2 범프 패드들(50, 52)과 각각 본딩될 수 있다. 상기 열 압착 공정에서 버퍼 다이(20) 및 제1 반도체 칩(270) 사이에는 접착 물질(60)이 형성될 수 있다. 예를 들면, 접착 물질(60)은 비 전도성 필름(NCF, Non Conducted Film) 소재를 포함할 수 있다.
도 14를 참조하면, 상기 제1 반도체 칩(190) 상에 상기 제2 반도체 칩(290)을 부착할 수 있다. 제2 반도체 칩(290) 상에 제3 반도체 칩(390)을 부착할 수 있다. 또한, 상기 제3 반도체 칩(390) 상에는 제4 반도체 칩(570)을 부착할 수 있다. 상기 반도체 칩의 부착은 상기 플립 칩 본딩(flip chip bonding) 방식으로 수행될 수 있다.
상, 하로 인접하는 반도체 칩들 사이에는 접착 물질(60)이 형성될 수 있다.
이 후, 상기 버퍼 다이(20) 및 제1 내지 제4 반도체 칩들(190, 290, 390, 490)의 적층 구조물들 상에 밀봉 부재(600)를 형성할 수 있다.
상기 베이스 기판(10) 및 밀봉 부재(600)를 절단하여 반도체 패키지를 형성할 수 있다. 상기 베이스 기판(10) 및 밀봉 부재(600)는 다이싱(dicing) 공정에 의해 절단될 수 있다.
상기 반도체 패키지는 수평 열저항 및 수직 열저항이 감소될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
190, 290, 390, 490 : 제1 내지 제4 반도체 칩
20 : 버퍼 다이 100 : 제1 기판
110 : 회로층 120 : 하부 범프 패드
140 : 제1 범프 패드 142 : 제2 범프 패드
160 : 제1 솔더 범프 162: 제2 솔더 범프

Claims (20)

  1. 제1 면에 회로층이 형성된 제1 기판, 상기 제1 기판을 관통하는 제1 관통 실리콘 비아들, 상기 제1 관통 실리콘 비아들과 각각 연결되고 상기 제1 기판의 제1 면 상에 형성되는 제1 하부 범프 패드들, 및 상기 제1 관통 실리콘 비아들과 각각 연결되고 상기 제1 기판의 상기 제1 면과 마주하는 면인 제2 면 상에 형성되는 제1 상부 범프 패드 및 제2 상부 범프 패드를 포함하는 제1 반도체 칩; 및
    상기 제1 면에 회로층이 형성된 제2 기판, 및 상기 제2 기판의 제1 면 상에 형성되는 제2 하부 범프 패드들을 포함하는 제2 반도체 칩;
    상기 제1 상부 범프 패드 및 상기 제2 하부 범프 패드 사이에 구비되어 상기 제1 상부 범프 패드 및 제2 하부 범프 패드를 접합하는 제1 솔더 범프; 및
    상기 제2 상부 범프 패드 및 상기 제2 하부 범프 패드 사이에 구비되어 상기 제2 상부 범프 패드 및 제2 하부 범프 패드를 접합하고, 상기 제2 상부 범프 패드 상에는 서로 이격되는 복수의 제2 솔더 범프들이 배치되는 반도체 패키지.
  2. 제1항에 있어서, 상기 제2 상부 범프 패드의 상부면은 상기 제1 상부 범프 패드의 상부면보다 넓은 반도체 패키지.
  3. 제1항에 있어서, 상기 제2 상부 범프 패드는 일 방향으로 이격되면서 배치되는 제2 솔더 범프들의 하부와 접하도록 상기 일방향으로 연장되는 라인 형상을 가지는 반도체 패키지.
  4. 제1항에 있어서, 상기 제2 상부 범프 패드의 상부면은 제1 방향으로 이격되면서 배치되는 제2 솔더 범프들 및 상기 제1 방향과 수직한 제2 방향으로 이격되면서 배치되는 제2 솔더 범프들의 하부와 접하도록 사각 형상을 가지는 반도체 패키지.
  5. 제1항에 있어서, 상기 제1 및 제2 상부 범프 패드는 구리, 주석(Sn), 니켈(Ni), 금(Au) 및 은(Ag) 중에서 선택된 적어도 하나를 포함하는 반도체 패키지.
  6. 제1항에 있어서, 상기 제1 상부 범프 패드 상에는 하나의 제1 솔더 범프가 접합되는 반도체 패키지.
  7. 제1항에 있어서, 상기 제2 솔더 범프는 신호 전달용 범프 및 열 경로범프를 포함하는 반도체 패키지.
  8. 제1항에 있어서, 상기 제2 상부 범프 패드와 수직 방향으로 나란하게배치되는 복수의 제2 하부 범프 패드가 구비되고, 상기 제2 하부 범프 패드들 중 하나는 상기 제1 관통 실리콘 비아와 수직 방향으로 나란하게 배치되는 반도체 패키지.
  9. 제1항에 있어서, 상기 제2 상부 범프 패드와 수직 방향으로 대향하는 복수의 제2 하부 범프 패드가 구비되고, 상기 제2 하부 범프 패드들 중 일부는 상기 제1 관통 실리콘 비아와 수직 방향으로 나란하게 배치되지 않는 반도체 패키지.
  10. 버퍼 다이;
    상기 버퍼 다이 상에 순차적으로 적층되는 복수의 제1 반도체 칩들; 및
    상기 버퍼 다이 상에, 상기 제1 반도체 칩들을 커버하는 밀봉 부재를을 포함하고,
    각각의 상기 제1 반도체 칩들은,
    제1 면에 회로층이 형성된 제1 기판;
    상기 제1 기판을 관통하는 제1 관통 실리콘 비아들;
    상기 제1 관통 실리콘 비아들과 각각 연결되고 상기 제1 기판의 제1 면 상에 형성되는 하부 범프 패드들; 및
    상기 제1 관통 실리콘 비아들과 각각 연결되고 상기 제1 기판의 상기 제1 면과 마주하는 면인 제2 면 상에 형성되는 제1 범프 패드 및 상기 제1 범프 패드보다 넓은 상부면을 가지는 제2 범프 패드를 포함하고,
    하부에 배치된 제1 반도체 칩의 제1 범프 패드와 상부에 배치된 제1반도체 칩의 하부 범프 패드 사이에 구비되는 제1 솔더 범프; 및
    하부에 배치된 제1 반도체 칩의 제2 범프 패드와 상부에 배치된 제1반도체 칩의 하부 범프 패드 사이에 구비되는 제2 솔더 범프를 포함하는 반도체 패키지.
  11. 제10항에 있어서, 하나의 상기 제2 상부 범프 패드 상에는 서로 이격되는 복수의 제2 솔더 범프들이 배치되는 반도체 패키지.
  12. 제10항에 있어서, 상기 제2 솔더 범프는 신호 전달용 범프 및 열 경로 범프를 포함하고,
    상기 신호 전달용 범프는 하부에 배치된 제1 반도체 칩의 제1 관통 실리콘 비아와 수직 방향으로 나란하게 배치되고,
    상기 열 경로 범프는 하부에 배치된 제1 반도체 칩의 제1 관통 실리콘 비아와 수직 방향으로 나란하게 배치되지 않는 반도체 패키지.
  13. 제10항에 있어서, 하부에 배치된 제1 반도체 칩의 하나의 제1 범프 패드는 상부에 배치된 제1 반도체 칩의 하나의 하부 범프 패드와 수직 방향으로 나란하게 배치되는 반도체 패키지.
  14. 제10항에 있어서, 하부에 배치된 제1 반도체 칩의 하나의 제2 범프 패드는 상부에 배치된 제1 반도체 칩의 복수의 하부 범프 패드와 수직 방향으로 나란하게 배치되는 반도체 패키지.
  15. 제10항에 있어서, 상기 제1 및 제2 솔더 범프는 상기 하부 범프 패드와 1:1로 매칭되는 반도체 패키지.
  16. 제10항에 있어서, 상기 제1 및 제2 상부 범프 패드는 구리, 주석(Sn), 니켈(Ni), 금(Au) 및 은(Ag) 중에서 선택된 적어도 하나를 포함하는 반도체 패키지.
  17. 제1 기판의 제1 면 상에 형성되는 하부 범프 패드들 및 상기 제1 기판의 상기 제1 면과 마주하는 면인 제2 면 상에 형성되는 제1 상부 범프 패드 및 상기 제1 상부 범프 패드보다 넓은 상부면을 가지는 제2 상부 범프 패드를 포함하는 제1 반도체 칩; 및
    상기 제1 상부 범프 패드 및 제2 상부 범프 패드 상에 솔더 범프를 형성하여 상기 제1 반도체 칩과 접합되는 제2 반도체 칩을 포함하고,
    상기 제1 상부 범프 패드 상에는 하나의 솔더 범프가 배치되고,
    상기 제2 상부 범프 패드 상에는 복수의 솔더 범프가 배치되는 반도체 패키지.
  18. 제17항에 있어서, 상기 제2 상부 범프 패드는 일 방향으로 이격되면서 배치되는 제2 솔더 범프들의 하부와 접하도록 상기 일방향으로 연장되는 라인 형상을 가지는 반도체 패키지.
  19. 제17항에 있어서, 상기 제2 상부 범프 패드의 상부면은 제1 방향으로 이격되면서 배치되는 제2 솔더 범프들 및 상기 제1 방향과 수직한 제2 방향으로 이격되면서 배치되는 제2 솔더 범프들의 하부와 접하도록 사각 형상을 가지는 반도체 패키지.
  20. 제17항에 있어서, 상기 제2 솔더 범프는 신호 전달용 범프 및 열 경로 범프를 포함하는 반도체 패키지.
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