KR20200026576A - 반도체 패키지 - Google Patents

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KR20200026576A
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Abstract

본 발명에 따른 반도체 패키지는, 복수의 제1 반도체 소자 및 제1 커버 절연층을 포함하는 제1 소자층, 복수의 제1 반도체 소자 각각에 수직 방향으로 중첩되는 복수의 제2 반도체 소자 및 제1 커버 절연층과 접하는 제2 커버 절연층을 포함하는 제2 소자층, 및 복수의 제1 반도체 소자 중 적어도 2개 및 복수의 제2 반도체 소자 중 적어도 2개와 수직 방향으로 중첩되도록 배치되는 상부 반도체 칩을 가지는 제3 소자층을 포함하되, 상부 반도체 칩과 전기적으로 연결되도록 제1 소자층 및 제2 소자층의 적어도 일부분을 각각 관통하는 복수의 제1 관통 전극 및 복수의 제2 관통 전극을 전기적으로 연결하며, 제1 커버 절연층과 제2 커버 절연층을 관통하는 복수의 결합 패드를 더 포함한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 복수의 반도체 칩을 가지는 반도체 패키지에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라 전자기기는 더욱더 소형화, 다기능화 및 대용량화되고, 이에 따라 두 종류 이상인 복수의 반도체 칩을 포함하는 반도체 패키지가 요구되고 있으며, 다른 종류의 반도체 칩 사이의 전기적 연결을 위하여 인쇄회로기판 또는 인터포저가 사용되고 있다. 그러나, 인쇄회로기판은 미세 피치 구현이 어렵고, 인터포저는 비용이 증가하는 문제가 있다.
본 발명의 기술적 과제는, 작은 점유 공간(small form factor)을 가지고, 미세 피치를 저비용으로 구현할 수 있는 복수의 반도체 칩을 가지는 반도체 패키지를 제공하는 데에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 패키지를 제공한다. 본 발명에 따른 반도체 패키지는, 복수의 제1 반도체 소자, 및 제1 커버 절연층을 포함하는 제1 소자층; 상기 복수의 제1 반도체 소자 각각에 수직 방향으로 중첩되는 복수의 제2 반도체 소자, 및 상기 제1 커버 절연층과 접하는 제2 커버 절연층을 포함하는 제2 소자층; 및 복수의 제1 반도체 소자 중 적어도 2개 및 상기 복수의 제2 반도체 소자 중 적어도 2개와 수직 방향으로 중첩되도록 배치되는 상부 반도체 칩을 가지는 제3 소자층;을 포함하되, 상기 상부 반도체 칩과 전기적으로 연결되도록 상기 제1 소자층 및 상기 제2 소자층의 적어도 일부분을 각각 관통하는 복수의 제1 관통 전극 및 복수의 제2 관통 전극을 전기적으로 연결하며, 상기 제1 커버 절연층과 상기 제2 커버 절연층을 관통하는 복수의 결합 패드;를 더 포함한다.
본 발명에 따른 반도체 패키지는, 제1 스크라이브 레인 영역을 사이에 두고 이격되며 활성면에 제1 반도체 소자가 각각 배치되는 복수의 제1 반도체 칩 영역을 가지는 제1 반도체 기판, 상기 복수의 제1 반도체 칩 영역 각각에서 상기 제1 반도체 기판을 관통하는 복수의 제1 관통 전극, 및 상기 제1 반도체 기판의 상기 활성면을 덮는 제1 커버 절연층을 포함하는 제1 소자층; 제2 스크라이브 레인 영역을 사이에 두고 이격되며 활성면에 상기 제1 반도체 소자와 동일한 종류의 제2 반도체 소자가 각각 배치되는 제2 복수의 반도체 칩 영역을 가지는 제2 반도체 기판, 상기 복수의 제2 반도체 칩 영역 각각에서 상기 제2 반도체 기판을 관통하는 복수의 제2 관통 전극, 및 상기 제2 반도체 기판의 상기 활성면을 덮으며, 상기 제1 커버 절연층과 접하는 제2 커버 절연층을 포함하는 제2 소자층; 상기 제2 소자층 상에서 배치되며 상기 복수의 제2 관통 전극과 전기적으로 연결되는 상부 반도체 칩을 가지는 제3 소자층; 및 상기 제1 커버 절연층과 상기 제2 커버 절연층을 관통하여 상기 제1 소자층과 상기 제2 소자층 사이의 전기적 연결을 제공하는 결합 패드;를 포함한다.
본 발명에 따른 반도체 패키지는, 스크라이브 레인 영역을 사이에 두고 이격되며 활성면에 제1 반도체 소자가 각각 배치되는 복수의 제1 반도체 칩 영역을 가지는 제1 반도체 기판; 상기 복수의 제1 반도체 칩 영역 각각에서 상기 제1 반도체 기판을 관통하는 복수의 제1 관통 전극; 상기 제1 반도체 기판의 상기 활성면을 덮는 제1 커버 절연층; 상기 제1 반도체 기판 상에서 상기 복수의 제1 반도체 칩 영역 각각에 대응되며, 활성면에 제2 반도체 소자가 배치되는 제2 반도체 기판, 상기 제2 반도체 기판을 관통하는 복수의 제2 관통 전극, 및 상기 제2 반도체 기판의 상기 활성면을 덮으며 상기 제1 커버 절연층과 접하는 제2 커버 절연층을 각각 포함하는 복수의 하부 반도체 칩; 상기 제1 커버 절연층과 상기 제2 커버 절연층을 관통하여 상기 복수의 제1 관통 전극과 상기 복수의 제2 관통 전극을 전기적으로 연결하는 결합 패드; 및 상기 복수의 하부 반도체 칩 중 적어도 2개 상에 걸쳐서 배치되며 상기 복수의 제2 관통 전극과 전기적으로 연결되는 상부 반도체 칩;을 포함한다.
본 발명에 따른 반도체 패키지는, 별도의 인터포저를 사용하지 않아도 미세 피치를 구현할 수 있어, 반도체 패키지의 제조 비용이 감소될 수 있고, 외부 연결 단자가 연결되는 재배선 구조물을 가지므로, 별도의 인쇄회로기판을 사용하지 않을 수 있어 작은 점유 공간을 가질 수 있다.
도 1a 내지 도 1i, 도 3a 내지 도 3c, 도 5a 내지 도 5d, 도 7a 내지 도 7c는, 도 9a 내지 도 9c, 도 11a 내지 도 11e, 도 13a 및 도 13b, 도 15a 및 도 15b, 그리고 도 17a 및 도 17b는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 2, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 그리고 도 18은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 19a 내지 도 19c는 본 발명의 다른 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이다.
도 20 및 도 21은 본 발명의 일 실시 예에 따른 반도체 패키지가 가지는 복수의 반도체 칩의 배치를 보여주는 평면 레이아웃들이다.
도 22 내지 도 24는 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법 중 결합 패드, 칩 결합 패드, 및 추가 결합 패드가 형성되는 과정을 개념적으로 설명하기 위한 단면도들이다.
도 1a 내지 도 1i는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 2는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도이다.
도 1a를 참조하면, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)를 준비한다. 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)는 각각 스크라이브 레인 영역(SL)에 의하여 구분되어 이격되는 복수의 반도체 칩 영역(CR)을 포함할 수 있다. 복수의 반도체 칩 영역(CR)은, 제1 웨이퍼(WF1) 또는 제2 웨이퍼(WF2)로부터 스크라이브 레인 영역(SL)을 따라서 수행되는 소잉(sawing) 공정을 통하여 분리하면 각각 개별적인 반도체 칩으로 동작할 수 있는 부분들을 의미한다.
일부 실시 예에서, 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)는 대체로 동일한 공정 과정에 의하여 제조될 수 있다. 따라서, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각의 구성 요소들 중 차이점이 있는 구성 요소나 설명을 위해서 구분해야 하는 구성 요소 이외의 구성 요소들은 동일한 부재 번호를 사용할 수 있다.
제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각은 스크라이브 레인 영역(SL), 및 복수의 반도체 칩 영역(CR)을 가지는 제1 반도체 기판(100)으로 이루어질 수 있다. 제1 웨이퍼(WF1)의 복수의 반도체 칩 영역(CR) 각각에는 제1 반도체 소자(110), 배선 구조물(120), 복수의 제1 내부 연결 패드(132), 제1 커버 절연층(142), 및 복수의 관통 전극(150)이 배치될 수 있고, 제2 웨이퍼(WF2)의 복수의 반도체 칩 영역(CR)에 각각에는 제1 반도체 소자(110), 배선 구조물(120), 복수의 제2 내부 연결 패드(134), 제2 커버 절연층(144), 및 복수의 관통 전극(150)이 배치될 수 있다.
제1 반도체 기판(100)은 예를 들면, 실리콘(Si, silicon), 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 제1 반도체 기판(100)은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 예를 들면, 제1 반도체 기판(100)의 상기 활성면에는 제1 반도체 소자(110) 및 배선 구조물(120)이 배치될 수 있다.
제1 반도체 소자(110)는 예를 들면, 메모리 소자일 수 있다. 일부 실시 예에서, 제1 반도체 소자(110)는 HBM(High Bandwidth Memory) DRAM 소자일 수 있다. 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각의 복수의 반도체 칩 영역(CR)이 가지는 제1 반도체 소자(110)는 동일한 종류의 반도체 칩일 수 있다.
배선 구조물(120)은 제1 반도체 소자(110) 및/또는 관통 전극(150)과 전기적으로 연결될 수 있다. 배선 구조물(120)은 적어도 하나의 금속 배선층 및 상기 적어도 하나의 금속 배선층과 연결되는 적어도 하나의 비어 플러그를 포함할 수 있다.
제1 커버 절연층(142) 및 제2 커버 절연층(144)은 각각 복수의 제1 내부 연결 패드(132) 및 복수의 제2 내부 연결 패드(134)의 측벽을 덮되, 상면을 덮지 않고 노출할 수 있다. 제1 커버 절연층(142) 및 제2 커버 절연층(144) 각각은, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각의 스크라이브 레인 영역(SL)에서도 제1 반도체 기판(100)을 덮을 수 있다. 제1 커버 절연층(142) 및 제2 커버 절연층(144)은 SiO, SiN, SiCN, SiCO, 또는 고분자물질로 이루어질 수 있다. 예를 들면, 상기 고분자물질은 BCB(benzocyclobutene), PI(Polyimide), PBO(Polybenzoxazole), silicone, acrylate 또는 epoxy일 수 있다.
일부 실시 예에서, 복수의 제1 내부 연결 패드(132) 및 복수의 제2 내부 연결 패드(134)을 먼저 형성한 후, 제1 커버 절연층(142) 및 제2 커버 절연층(144)을 형성할 수 있다. 다른 일부 실시 예에서, 복수의 제1 내부 연결 패드(132) 및 복수의 제2 내부 연결 패드(134)에 대응되는 복수의 홀을 가지는 제1 커버 절연층(142) 및 제2 커버 절연층(144)을 먼저 형성한 후, 상기 복수의 홀을 채우는 복수의 제1 내부 연결 패드(132) 및 복수의 제2 내부 연결 패드(134)를 형성할 수 있다. 복수의 제1 내부 연결 패드(132) 및 복수의 제2 내부 연결 패드(134)는 예를 들면, Cu를 포함하는 물질로 이루어질 수 있다.
일부 실시 예에서, 복수의 제1 내부 연결 패드(132)의 상면과 제1 커버 절연층(142)의 상면, 그리고 복수의 제2 내부 연결 패드(134)의 상면과 제2 커버 절연층(144)의 상면은 각각 동일 평면상에 위치할 수 있다. 다른 일부 실시 예에서, 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134) 중 어느 하나는, 제1 커버 절연층(142)의 상면 및 제2 커버 절연층(144)의 상면에 대하여 볼록하게 돌출될 수 있고, 다른 하나는 오목하게 함몰될 수 있다. 일부 실시 예에서, 복수의 제1 내부 연결 패드(132) 각각의 폭과 복수의 제2 내부 연결 패드(134) 각각의 폭은 동일한 값을 가질 수 있으나, 다른 일부 실시 예에서, 복수의 제1 내부 연결 패드(132) 각각의 폭과 복수의 제2 내부 연결 패드(134) 각각의 폭은 다른 값을 가질 수 있다.
관통 전극(150)은 배선 구조물(120)과 연결되는 일단과 제1 반도체 기판(100)의 내부로 연장된 타단을 가질 수 있다. 관통 전극(150)의 적어도 일부는 기둥 형상일 수 있다. 관통 전극(150)은 기둥 형상의 표면에 형성되는 배리어막 및 상기 배리어막 내부를 채우는 매립도전층으로 이루어질 수 있고, 제1 반도체 기판(100)과 관통 전극(150) 사이에는 절연막이 개재될 수 있다.
도 1b를 참조하면, 제1 커버 절연층(142)과 제2 커버 절연층(144)이 서로 접하고, 복수의 제1 내부 연결 패드(132)와 복수의 제2 내부 연결 패드(134)가 서로 대응되도록 제1 웨이퍼(WF1) 상에 제2 웨이퍼(WF2)를 부착한다. 제1 웨이퍼(WF1) 상에 제2 웨이퍼(WF2)를 부착하는 과정에서 열 및/또는 압력을 가하여, 제1 커버 절연층(142)과 제2 커버 절연층(144)은 서로 접합할 수 있다. 예를 들어, 제1 웨이퍼(WF1) 상에 제2 웨이퍼(WF2)를 부착하는 과정에서 제1 온도의 열을 가할 수 있다.
도 1b 및 도 1c를 함께 참조하면, 상기 제1 온도보다 높은 제2 온도의 열을 가하여, 서로 대응되는 복수의 제1 내부 연결 패드(132)와 복수의 제2 내부 연결 패드(134)가 서로 결합된 복수의 결합(bonded) 패드(130)를 형성한다. 서로 대응되는 복수의 제1 내부 연결 패드(132)와 복수의 제2 내부 연결 패드(134)는 열에 의하여 확장(expansion)하여 서로 접한 후, 포함하는 금속 원자들의 확산을 통하여 일체를 이루도록 확산 본딩(diffusion bonding)된 복수의 결합 패드(130)가 될 수 있다.
도 1d를 참조하면, 제2 웨이퍼(WF2)의 관통 전극(150)을 노출하도록 제2 웨이퍼(WF2)에서 제1 반도체 기판(100)의 일부분을 제거한다. 일부 실시 예에서, 제2 웨이퍼(WF2)에서 제1 반도체 기판(100)의 가장자리의 일부분을 제거한 후, 제2 웨이퍼(WF1)의 관통 전극(150)을 노출하도록 제2 웨이퍼(WF1)에서 제1 반도체 기판(100)의 상측 일부분을 제거할 수 있다.
도 1e를 참조하면, 제2 웨이퍼(WF2)의 제1 반도체 기판(100) 상에 복수의 관통 전극(150)에 각각 전기적으로 연결되는 복수의 상부 연결 패드(160)를 형성한다. 일부 실시 예에서, 제1 반도체 기판(100)의 상면을 덮되, 복수의 상부 연결 패드(160)를 노출하는 보호 절연층이 더 형성될 수 있다. 도 1e에는 복수의 상부 연결 패드(160)가 복수의 관통 전극(150)과 직접 연결된 것으로 도시되었으나, 이에 한정되지 않는다. 일부 실시 예에서, 복수의 상부 연결 패드(160)와 복수의 관통 전극(150)은 도전성 재배선 패턴을 통하여 서로 전기적으로 연결될 수 있다.
도 1f를 참조하면, 제2 웨이퍼(WF2) 상에 복수의 상부 연결 패드(160)와 전기적으로 연결되는 복수의 칩 연결 패드(260)를 가지는 상부 반도체 칩(UC)을 부착한다. 하나의 상부 반도체 칩(UC)은 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각의 적어도 2개의 반도체 칩 영역(CR)에 대응되도록, 제2 웨이퍼(WF2) 상에 부착될 수 있다. 즉, 하나의 상부 반도체 칩(UC)은 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)가 가지는 적어도 4개의 반도체 칩 영역(CR)에 대응될 수 있다.
상부 반도체 칩(UC)은 제2 반도체 기판(200), 제2 반도체 소자(210), 및 복수의 칩 연결 패드(260)를 가질 수 있다. 제2 반도체 기판(200)은 반도체 원소 또는 화합물 반도체를 포함할 수 있다. 제2 반도체 기판(200)은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 예를 들면, 제2 반도체 기판(200)의 상기 활성면에는 제2 반도체 소자(210) 및 복수의 칩 연결 패드(260)가 배치될 수 있다.
제2 반도체 소자(210)는 예를 들면, 중앙 처리 장치(central processing unit, CPU) 칩, 그래픽 처리 장치(graphic processing unit, GPU) 칩, 또는 어플리케이션 프로세서(application processor, AP) 칩일 수 있다.
서로 대응되는 복수의 상부 연결 패드(160)와 복수의 칩 연결 패드(260) 사이에는 복수의 칩 연결 단자(250)가 배치될 수 있다. 복수의 칩 연결 단자(250)는 예를 들면, 범프, 또는 솔더볼일 수 있다.
제2 웨이퍼(WF2) 상에는 상부 반도체 칩(UC)을 감싸는 몰딩 부재(300)를 형성한다. 몰딩 부재(300)는 예를 들면, EMC(Epoxy Molding Compound)로 이루어질 수 있다. 몰딩 부재(300)는 제2 웨이퍼(WF2)의 상면, 및 상부 반도체 칩(200)의 측면을 감쌀 수 있다. 일부 실시 예에서, 몰딩 부재(300)는 상부 반도체 칩(UC)의 상면을 덮지 않고 노출할 수 있다.
도 1g을 참조하면, 도 1f의 결과물을 뒤집어서 제1 웨이퍼(WF1)가 상측을 향하도록 한 후, 제1 웨이퍼(WF1)의 관통 전극(150)을 노출하도록 제1 웨이퍼(WF1)에서 제1 반도체 기판(100)의 일부분을 제거한다. 일부 실시 예에서, 제1 웨이퍼(WF1)에서 제1 반도체 기판(100)의 가장자리의 일부분을 제거한 후, 제1 웨이퍼(WF1)의 관통 전극(150)을 노출하도록 제1 반도체 기판(100)의 상측 일부분을 제거할 수 있다.
도 1h를 참조하면, 제1 웨이퍼(WF1) 상에 재배선 구조물(RDS)을 형성한다. 재배선 구조물(RDS)은 복수의 재배선 절연층(530), 복수의 재배선 절연층(530) 각각의 상면 또는 하면 중 적어도 일부 면에 배치되는 복수의 재배선 도전 패턴(510), 복수의 재배선 절연층(530) 중 적어도 하나의 층을 관통하며 복수의 재배선 도전 패턴(510)과 연결되는 복수의 재배선 비아 패턴(520)을 포함할 수 있다. 복수의 재배선 도전 패턴(510) 및 복수의 재배선 비아 패턴(520) 각각은 재배선 절연층(530)과 접하는 시드층 및 상기 시드층 상의 도전 물질층으로 이루어질 수 있다.
복수의 재배선 도전 패턴(510) 및 복수의 재배선 비아 패턴(520) 각각은 금속, 이들의 합금, 또는 금속 질화물일 수 있으나 이들에 한정되는 것은 아니다. 복수의 재배선 절연층(530) 각각은 예를 들어, 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 일부 실시 예에서 있어서, 복수의 재배선 절연층(530) 각각은 감광성 폴리이미드(photosensitive polyimide, PSPI)와 같은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다.
재배선 도전 패턴(510) 및 재배선 비아 패턴(520)은 제1 웨이퍼(WF1)의 관통 전극(150)과 전기적으로 연결될 수 있다. 재배선 구조물(RDS) 상에는 재배선 도전 패턴(510)과 접하여, 제1 웨이퍼(WF1)의 복수의 관통 전극(150)과 전기적으로 연결되는 복수의 외부 연결 단자(550)가 부착될 수 있다.
일부 실시 예에서, 재배선 구조물(RDS)을 형성하기 전에, 제1 웨이퍼(WF1)의 제1 반도체 기판(100) 상에 복수의 관통 전극(150)에 각각 전기적으로 연결되는 복수의 하부 연결 패드, 및/또는 제1 반도체 기판(100)의 상면을 덮되, 상기 복수의 하부 연결 패드를 노출하는 보호 절연층을 형성할 수 있다. 상기 복수의 하부 연결 패드는 복수의 상부 연결 패드(160)와 유사하게 형성할 수 있다. 다른 일부 실시 예에서, 복수의 재배선 도전 패턴(510) 중 일부, 및 복수의 재배선 절연층(530)의 일부 상기 복수의 하부 연결 패드, 및 상기 보호 절연층의 기능을 수행하는 경우, 상기 복수의 하부 연결 패드, 및 상기 보호 절연층은 별도로 형성하지 않을 수 있다.
도 1h 및 도 1i를 함께 참조하면, 상부 반도체 칩(UC)과 수직 방향으로 중첩되지 않는 스크라이브 레인 영역(SL)을 따라서, 재배선 구조물(RDS), 제1 웨이퍼(WF1), 제2 웨이퍼(WF2) 및 몰딩 부재(300)를 절단하여 서로 분리된 복수의 반도체 패키지(1)를 형성한다. 반도체 패키지(1)는 재배선 구조물(RDS), 적어도 2개의 반도체 칩 영역(CR)을 가지도록 절단되어 분리된 제1 웨이퍼(WF1)의 일부분인 제1 소자층(DL1), 적어도 2개의 반도체 칩 영역(CR)을 가지도록 절단되어 분리된 제2 웨이퍼(WF2)의 일부분인 제2 소자층(DL2), 및 상부 반도체 칩(UC)을 가지는 제3 소자층(DL3)이 순차적으로 적층될 수 있다.
도 2를 참조하면, 반도체 패키지(1)는 재배선 구조물(RDS), 적어도 2개의 반도체 칩 영역(CR)을 가지는 제1 소자층(DL1), 적어도 2개의 반도체 칩 영역(CR)을 가지는 제2 소자층(DL2), 및 상부 반도체 칩(UC)을 가지는 제3 소자층(DL3)이 순차적으로 적층될 수 있다. 제1 소자층(DL1)의 적어도 2개의 반도체 칩 영역(CR) 각각과 제2 소자층(DL2)의 적어도 2개의 반도체 칩 영역(CR) 각각과 수직 방향으로 서로 중첩될 수 있다.
제1 소자층(DL1)은 제1 반도체 기판(100), 제1 반도체 소자(110), 배선 구조물(120), 제1 반도체 기판(100)을 관통하는 복수의 관통 전극(150), 및 제1 커버 절연층(142)을 가질 수 있고, 제2 소자층(DL2)은 제1 반도체 기판(100), 제1 반도체 소자(110), 배선 구조물(120), 제1 반도체 기판(100)을 관통하는 복수의 관통 전극(150), 및 제2 커버 절연층(144)을 가질 수 있고, 제1 커버 절연층(142)과 제2 커버 절연층(144)이 서로 접하도록, 제1 소자층(DL1) 상에 제2 소자층(DL2)이 배치될 수 있다. 결합 패드(130)는 제1 커버 절연층(142)과 제2 커버 절연층(144)을 관통하여, 제1 소자층(DL1)의 배선 구조물(120)과 제2 소자층(DL2)의 배선 구조물(120)을 전기적으로 연결할 수 있다. 따라서, 결합 패드(130)는 제1 소자층(DL1)의 관통 전극(150)과 제2 소자층(DL2)의 관통 전극(150)을 전기적으로 연결할 수 있다. 제2 소자층(DL2) 상에는 제2 소자층(DL2)의 복수의 관통 전극(150)에 각각 전기적으로 연결되는 복수의 상부 연결 패드(160)가 배치될 수 있다. 제1 소자층(DL1) 및 제2 소자층(DL2) 각각의 복수의 관통 전극(150) 중 적어도 일부개는 제1 소자층(DL1) 및 제2 소자층(DL2) 각각의 제1 반도체 소자(110)와 전기적으로 연결될 수 있다. 일부 실시 예에서, 제1 소자층(DL1) 및 제2 소자층(DL2) 각각의 복수의 관통 전극(150) 중 적어도 일부개는 제2 반도체 소자(210)와의 전기적 연결에만 사용될 수 있다.
제1 소자층(DL1) 및 제2 소자층(DL2) 각각은, 제1 반도체 소자(110)가 배치되는 적어도 2개의 반도체 칩 영역(CR) 사이를 이격시키는 스크라이브 레인 영역(SL)을 가질 수 있고, 제1 소자층(DL1) 및 제2 소자층(DL2) 각각의 가장자리에 적어도 2개의 반도체 칩 영역(CR)을 함께 감싸는 잔류 스크라이브 레인 영역(SLR)을 가질 수 있다.
잔류 스크라이브 레인 영역(SLR)은 도 1h 및 도 1i를 통하여 설명한, 재배선 구조물(RDS), 제1 웨이퍼(WF1), 제2 웨이퍼(WF2) 및 몰딩 부재(300)를 절단하여 서로 분리된 복수의 반도체 패키지(1)를 형성하는 과정에서, 절단된 스크라이브 레인 영역(SL) 중 절단 후에 잔류하는 부분을 의미한다.
통상적으로, 복수의 반도체 칩이 형성된 웨이퍼를 스크라이브 레인 영역을 따라서 절단하여, 서로 분리된 복수의 반도체 칩을 형성하는 경우, 각 반도체 칩은 상기 스크라이브 레인 영역의 일부분만이 가장자리를 따라서 잔류할 수 있다.
그러나 본 발명에 따른 반도체 패키지(1)는 제1 소자층(DL1) 및 제2 소자층(DL2) 각각이 적어도 2개의 반도체 칩 영역(CR)을 가지므로, 적어도 2개의 반도체 칩 영역(CR)에는 절단되지 않은 스크라이브 레인 영역(SL)이 배치되고, 제1 소자층(DL1) 및 제2 소자층(DL2) 각각의 가장자리에는 절단 스크라이브 레인 영역(SLR)이 배치될 수 있다. 제1 소자층(DL1) 및 제2 소자층(DL2) 각각의 스크라이브 레인 영역(SL)의 폭인 제1 폭(W1)은 절단 스크라이브 레인 영역(SLR)의 폭인 제2 폭(W2)보다 큰 값을 가질 수 있다. 일부 실시 예에서, 제1 폭(W1)은 제2 폭(W2)보다 2배 이상의 값을 가질 수 있다.
재배선 구조물(RDS)은 복수의 재배선 절연층(530), 복수의 재배선 절연층(530) 각각의 상면 또는 하면 중 적어도 일부 면에 배치되는 복수의 재배선 도전 패턴(510), 복수의 재배선 절연층(530) 중 적어도 하나의 층을 관통하며 복수의 재배선 도전 패턴(510)과 연결되는 복수의 재배선 비아 패턴(520)을 포함할 수 있다. 재배선 도전 패턴(510) 및 재배선 비아 패턴(520)은 제1 소자층(DL1)의 관통 전극(150)과 전기적으로 연결될 수 있다. 제1 소자층(DL1)과 반대되는 재배선 구조물(RDS) 상에는 재배선 도전 패턴(510)과 전기적으로 연결되는 외부 연결 단자(550)가 부착될 수 있다. 재배선 구조물(RDS)의 하면에는 외부 연결 단자(550)가 부착되고, 재배선 구조물(RDS)의 상면에는 제1 소자층(DL1)이 배치될 수 있다.
제3 소자층(DL3)은 복수의 상부 연결 패드(160)와 전기적으로 연결되는 복수의 칩 연결 패드(260)를 가지는 상부 반도체 칩(UC)을 포함한다. 상부 반도체 칩(UC)은 제1 소자층(DL2) 및 제2 소자층(DL2) 각각의 적어도 2개의 반도체 칩 영역(CR)에 수직 방향으로 중첩되도록 대응될 수 있다. 즉, 상부 반도체 칩(UC)은 제1 소자층(DL1)과 제2 소자층(DL2)이 가지는 적어도 4개의 반도체 칩 영역(CR)에 대응될 수 있다. 서로 대응되는 복수의 상부 연결 패드(160)와 복수의 칩 연결 패드(260) 사이에는 복수의 칩 연결 단자(250)가 배치될 수 있다.
제2 소자층(DL2) 상에는 상부 반도체 칩(UC)을 감싸는 몰딩 부재(300)가 배치될 수 있다. 몰딩 부재(300)는 제2 소자층(DL2)의 상면, 및 상부 반도체 칩(200)의 측면을 감쌀 수 있다. 일부 실시 예에서, 몰딩 부재(300)는 상부 반도체 칩(UC)의 상면을 덮지 않고 노출할 수 있다. 일부 실시 예에서, 몰딩 부재(300)의 상면과 상부 반도체 칩(UC)의 상면은 동일 평면상에 위치할 수 있다.
일부 실시 예에서, 상부 반도체 칩(UC)의 상면 상에는 열 방출 부재가 부착될 수 있다. 상부 반도체 칩(UC)의 상면과 상기 열 방출 부재 사이에는 열 전도성 계면 물질층(TIM, Thermal Interface Material)이 배치될 수 있다. 일부 실시 예에서, 반도체 패키지(1)의 측면 및 상면에는 전자파(EMI, Electro-Magnetic Interference) 차폐층이 형성될 수 있다.
본 발명에 따른 반도체 패키지(1)는 제1 소자층(DL1)과 제2 소자층(DL2) 각각이 가지는 제1 반도체 기판(100)의 활성면끼리 서로 대면하는 면대면(Face-to-Face) 접합을 하고, 제1 소자층(DL1) 및 제2 소자층(DL2) 상에 상부 반도체 칩(UC)을 가지는 제3 소자층(DL3)을 가진다. 또한, 제1 소자층(DL1) 및 제2 소자층(DL2) 각각은 제1 반도체 소자(110)를 가지는 적어도 2개의 반도체 칩 영역(CR)이 수평 방향으로 배치될 수 있고, 제1 반도체 소자(110)와 다른 종류인 제2 반도체 소자(210)를 가지는 상부 반도체 칩(UC)은 제1 소자층(DL1) 및 제2 소자층(DL2) 각각이 가지는 적어도 2개의 반도체 칩 영역(CR) 상에 걸쳐서 배치될 수 있다.
본 발명에 따른 반도체 패키지(1)는 상부 반도체 칩(UC)이 상대적으로 넓은 면적을 가지는 제2 소자층(DL2) 상에 부착되므로, 별도의 인터포저를 사용하지 않아도 미세 피치를 구현할 수 있어, 반도체 패키지(1)의 제조 비용이 감소될 수 있다. 또한, 본 발명에 따른 반도체 패키지(1)는 상대적으로 넓은 면적을 가지는 제1 소자층(DL1) 상에 외부 연결 단자(550)가 연결되는 재배선 구조물(RDS)이 형성되므로, 별도의 인쇄회로기판을 사용하지 않을 수 있어, 작은 점유 공간을 가질 수 있다.
본 명세서에서, 제1 소자층(DL1)의 반도체 칩 영역(CR), 스크라이브 레인 영역(SL), 제1 반도체 기판(100), 제1 반도체 소자(110), 및 관통 전극(150)은 각각 제1 반도체 칩 영역, 제1 스크라이브 레인 영역, 제1 반도체 기판, 제1 반도체 소자, 및 제1 관통 전극이라 호칭하고, 제2 소자층(DL2)의 반도체 칩 영역(CR), 스크라이브 레인 영역(SL), 제1 반도체 기판(100), 제1 반도체 소자(110), 및 관통 전극(150)은 각각 제2 반도체 칩 영역, 제2 스크라이브 레인 영역, 제2 반도체 기판, 제2 반도체 소자, 및 제2 관통 전극이라 호칭하고, 제3 소자층(DL3)의 제2 반도체 기판(200), 및 제2 반도체 소자(210)는 제3 반도체 기판, 및 제3 반도체 소자라 호칭할 수도 있다.
도 3a 내지 도 3c는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 4는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도로, 도 1a 내지 도 2와 중복되는 설명은 생략될 수 있다.이다. 구체적으로, 도 3a는 도 1d 이후의 단계를 나타낸다.
도 3a를 참조하면, 제2 웨이퍼(WF2)의 제1 반도체 기판(100) 상에 복수의 관통 전극(150)에 각각 전기적으로 연결되는 복수의 상부 연결 패드(160), 및 복수의 상면 연결 패드(160)의 측벽을 덮되, 상면을 덮지 않는 제3 커버 절연층(170)을 형성한다. 복수의 상부 연결 패드(160) 및 제3 커버 절연층(170)은 제1 내부 연결 패드(132) 및 제2 커버 절연층(142), 또는 복수의 제2 내부 연결 패드(134) 및 제2 커버 절연층(144)과 유사한 방법을 통하여 형성할 수 있다.
도 3b를 참조하면, 제2 웨이퍼(WF2) 상에 복수의 칩 연결 패드(260a)를 가지는 상부 반도체 칩(UCa)을 부착한다. 상부 반도체 칩(UCa)은 복수의 칩 연결 패드(260a)가 복수의 상부 연결 패드(160)와 대응되도록, 제2 웨이퍼(WF2) 상에 부착할 수 있다. 상부 반도체 칩(UCa)은 제2 반도체 기판(200), 제2 반도체 소자(210), 복수의 칩 연결 패드(260a), 및 칩 커버 절연층(270)을 가질 수 있다. 칩 커버 절연층(270)은 제2 반도체 기판(200) 상에서 복수의 칩 연결 패드(260a)의 측벽을 덮되, 상면을 덮지 않을 수 있다.
제2 웨이퍼(WF2) 상에 상부 반도체 칩(UCa)을 부착하는 과정에서 열 및/또는 압력을 가하여, 제3 커버 절연층(170)과 칩 커버 절연층(270)은 서로 접합할 수 있다. 예를 들어, 제2 웨이퍼(WF2) 상에 상부 반도체 칩(UCa)을 부착하는 과정에서 제3 온도의 열을 가할 수 있다. 제2 웨이퍼(WF2) 상에는 상부 반도체 칩(UCa)을 감싸는 몰딩 부재(300)를 형성한다.
도 3b 및 3c를 함께 참조하면, 상기 제3 온도보다 높은 제4 온도의 열을 가하여, 서로 대응되는 복수의 상부 연결 패드(160)와 복수의 칩 연결 패드(260a)가 서로 결합된 복수의 칩 결합 패드(265)를 형성한다. 서로 대응되는 복수의 상부 연결 패드(160)와 복수의 칩 연결 패드(260a)는 열에 의하여 확장하여 서로 접한 후, 포함하는 금속 원자들의 확산을 통하여 일체를 이루도록 확산 본딩된 복수의 칩 결합 패드(265)가 될 수 있다.
도 4를 참조하면, 도 3c에 결과물에 대하여, 도 1g 내지 도 1i에서 설명한 공정을 수행하여, 반도체 패키지(1a)를 형성한다. 반도체 패키지(1a)는 재배선 구조물(RDS), 적어도 2개의 반도체 칩 영역(CR)을 가지는 제1 소자층(DL1), 적어도 2개의 반도체 칩 영역(CR)을 가지는 제2 소자층(DL2), 및 상부 반도체 칩(UCa)을 가지는 제3 소자층(DL3a)이 순차적으로 적층될 수 있다.
제3 소자층(DL3a)은 제3 커버 절연층(170)과 칩 커버 절연층(270)이 서로 접하도록, 제2 소자층(DL2) 상에 배치될 수 있다. 칩 결합 패드(265)는 제3 커버 절연층(170)과 칩 커버 절연층(270)을 관통하여, 제2 소자층(DL2)의 관통 전극(150)과 상부 반도체 칩(UCa)의 제2 반도체 소자(210)를 전기적으로 연결할 수 있다.
도 5a 내지 도 5d는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 6은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도로, 도 1a 내지 도 2와 중복되는 설명은 생략될 수 있다. 구체적으로, 도 5a는 도 1a 이후의 단계를 나타낸다.
도 1a 및 도 5a를 함께 참조하면, 제2 웨이퍼(WF2)를 스크라이브 레인 영역(SL)을 따라서 절단하여 복수의 반도체 칩 영역(CR)을 복수의 하부 반도체 칩(DC)으로 분리한다. 도 5a에서 하부 반도체 칩(DC)은 스크라이브 레인 영역(SL)을 포함하지 않은 것으로 도시되었으나, 이에 한정되지 않으며, 하부 반도체 칩(DC)은, 도 2에 보인 잔류 스크라이브 레인 영역(SLR)과 유사하게 스크라이브 레인 영역(SL)의 일부분을 더 포함할 수 있다.
제1 웨이퍼(WF1)의 복수의 반도체 칩 영역(CR)에 대응하도록, 제1 웨이퍼(WF1) 상에 복수의 하부 반도체 칩(DC)을 부착한다. 하부 반도체 칩(DC)은 제1 반도체 기판(100), 제1 반도체 소자(110), 배선 구조물(120), 복수의 제1 내부 연결 패드(132), 제1 커버 절연층(142), 및 복수의 관통 전극(150)을 가질 수 있다.
복수의 하부 반도체 칩(DC)은, 제1 커버 절연층(142)과 제2 커버 절연층(144)이 서로 접하고, 복수의 제1 내부 연결 패드(132)와 복수의 제2 내부 연결 패드(134)가 서로 대응되도록 제1 웨이퍼(WF1) 상에 부착될 수 있다. 제1 웨이퍼(WF1) 상에 복수의 하부 반도체 칩(DC)을 부착하는 과정에서 열 및/또는 압력을 가하여, 제1 커버 절연층(142)과 제2 커버 절연층(144)은 서로 접합할 수 있다.
도 5a 및 도 5b를 함께 참조하면, 서로 대응되는 복수의 제1 내부 연결 패드(132)와 복수의 제2 내부 연결 패드(134)가 서로 결합된 복수의 결합 패드(130)를 형성한다.
도 5c를 참조하면, 제1 웨이퍼(WF1) 상에 복수의 하부 반도체 칩(DC) 각각의 사이를 채우며, 복수의 하부 반도체 칩(DC)을 덮는 충진 몰딩 부재(190)를 형성한다. 충진 몰딩 부재(190)는 예를 들면, EMC로 이루어질 수 있다.
도 5d를 참조하면, 복수의 하부 반도체 칩(DC)의 관통 전극(150)을 노출하도록 복수의 하부 반도체 칩(DC)에서 제1 반도체 기판(100)의 일부분, 및 충진 몰딩 부재(190)의 일부분을 제거한다.
도 6을 참조하면, 도 5d에 결과물에 대하여, 도 1e 내지 도 1i에서 설명한 공정을 수행하여, 반도체 패키지(1b)를 형성한다. 반도체 패키지(1b)는 재배선 구조물(RDS), 스크라이브 레인 영역(SL)을 사이에 두고 서로 이격되는 적어도 2개의 반도체 칩 영역(CR)을 가지는 제1 소자층(DL1), 충진 몰딩 부재(190)를 사이에 두고 서로 이격되는 적어도 2개의 하부 반도체 칩(DC)을 가지는 제2 소자층(DL2b), 및 상부 반도체 칩(UC)을 가지는 제3 소자층(DL3)이 순차적으로 적층될 수 있다.
도 2에 보인 반도체 패키지(1)가 W2W(Wafer-to-Wafer) 방법으로 제1 소자층(DL1) 상에 제2 소자층(DL2)을 형성하는 것과 달리, 도 6에 보인 반도체 패키지(1b)는 C2W/D2W(Chip-to-Wafer/Die-to-Wafer) 방법으로 제1 소자층(DL1) 상에 제2 소자층(DL2b)을 형성할 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 8은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도로 도 1a 내지 도 2와 중복되는 설명은 생략될 수 있다.
도 7a를 참조하면, 제1 웨이퍼(WF1c) 및 제2 웨이퍼(WF2c)를 준비한다. 제1 웨이퍼(WF1c) 및 제2 웨이퍼(WF2c)는 각각 스크라이브 레인 영역(SL)에 의하여 구분되어 서로 이격되는 복수의 반도체 칩 영역(CR) 및 복수의 인터포저 영역(IR)을 포함할 수 있다. 제1 웨이퍼(WF1c) 및 제2 웨이퍼(WF2c) 각각은, 도 1a에 보인 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각이 가지는 복수의 반도체 칩 영역(CR) 중 일부개 대신에 복수의 인터포저 영역(IR)이 배치된 것으로, 복수의 인터포저 영역(IR)에 대한 설명 외에는 생략한다. 제1 웨이퍼(WF1c) 및 제2 웨이퍼(WF2c) 각각이 가지는 복수의 반도체 칩 영역(CR)의 개수는 도 1a에 보인 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각이 가지는 복수의 반도체 칩 영역(CR)의 개수보다 작을 수 있다.
일부 실시 예에서, 인터포저 영역(IR)의 크기(면적)는 반도체 칩 영역(CR)의 크기(면적)와 동일할 수도 있으나, 다른 일부 실시 예에서, 인터포저 영역(IR)의 크기(면적)는 반도체 칩 영역(CR)의 크기(면적)보다 작을 수도 있다. 따라서, 제1 웨이퍼(WF1c) 및 제2 웨이퍼(WF2c) 각각이 가지는 복수의 반도체 칩 영역(CR)의 개수 및 복수의 인터포저 영역(IR)의 개수의 합은, 일부 실시 예에서, 도 1a에 보인 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각이 가지는 복수의 반도체 칩 영역(CR)의 전체 개수와 같을 수 있으나, 다른 일부 실시 예에서, 도 1a에 보인 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각이 가지는 복수의 반도체 칩 영역(CR)의 전체 개수보다 많을 수도 있다.
제1 웨이퍼(WF1c)의 인터포저 영역(IR)은 복수의 제1 추가 연결 패드(136), 및 복수의 제1 추가 연결 패드(136)와 연결되는 복수의 추가 관통 전극(152)을 포함하고, 제2 웨이퍼(WF2c)의 인터포저 영역(IR)은 복수의 제2 추가 연결 패드(138), 및 복수의 제2 추가 연결 패드(138)와 연결되는 복수의 추가 관통 전극(152)을 포함한다. 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각의 인터포저 영역(IR)에서 복수의 제1 추가 연결 패드(136) 및 복수의 제2 추가 연결 패드(138)는, 각각 제1 커버 절연층(142) 및 제2 커버 절연층(144)에 의하여 측벽이 덮이되, 상면이 덮이지 않고 노출될 수 있다.
도 7a에는 제1 추가 연결 패드(136)와 제2 추가 연결 패드(138)가 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134)보다 두꺼운 것으로 도시되었으나, 이는 도시의 편의를 위한 것으로, 이에 한정되지 않는다. 예를 들면, 제1 추가 연결 패드(136)와 제2 추가 연결 패드(138) 각각의 두께는 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134) 각각의 두께와 동일한 값을 가질 수 있고, 제1 추가 연결 패드(136) 및 제2 추가 연결 패드(138)와 추가 관통 전극(152) 사이에도 배선 구조물(120)이 배치될 수 있다.
도 7b를 참조하면, 제1 커버 절연층(142)과 제2 커버 절연층(144)이 서로 접하고, 복수의 제1 내부 연결 패드(132)와 복수의 제2 내부 연결 패드(134)가 서로 대응되고, 복수의 제1 추가 연결 패드(136)와 복수의 제2 추가 연결 패드(138)가 서로 대응되도록 제1 웨이퍼(WF1c) 상에 제2 웨이퍼(WF2c)를 부착한다.
도 7b 및 도 7c를 함께 참조하면, 서로 대응되는 복수의 제1 내부 연결 패드(132)와 복수의 제2 내부 연결 패드(134)가 서로 결합된 복수의 결합 패드(130)와 복수의 제1 추가 연결 패드(136)와 복수의 제2 추가 연결 패드(138)가 서로 결합되어 일체를 이루도록 확산 본딩된 복수의 추가 결합 패드(135)를 형성한다.
도 8을 참조하면, 도 7c에 결과물에 대하여, 도 1d 내지 도 1i에서 설명한 공정과 유사한 공정을 수행하여 반도체 패키지(1c)를 형성한다. 반도체 패키지(1c)는 재배선 구조물(RDSc), 적어도 2개의 반도체 칩 영역(CR) 및 적어도 1개의 인터포저 영역(IR)을 가지는 제1 소자층(DL1c), 적어도 2개의 반도체 칩 영역(CR) 및 적어도 1개의 인터포저 영역(IR)을 가지는 제2 소자층(DL2c), 및 상부 반도체 칩(UCc)을 가지는 제3 소자층(DL3c)이 순차적으로 적층될 수 있다.
제1 소자층(DL1c)은 적어도 2개의 반도체 칩 영역(CR) 및 적어도 1개의 인터포저 영역(IR)을 가지는 제1 반도체 기판(100), 배선 구조물(120), 제1 커버 절연층(142), 소자 영역(CR)의 제1 반도체 소자(110) 및 복수의 관통 전극(150), 그리고 인터포저 영역(IR)의 복수의 추가 관통 전극(152)을 가질 수 있고, 제2 소자층(DL2c)은 적어도 2개의 반도체 칩 영역(CR) 및 적어도 1개의 인터포저 영역(IR)을 가지는 제1 반도체 기판(100), 배선 구조물(120), 제2 커버 절연층(144), 소자 영역(CR)의 제1 반도체 소자(110) 및 복수의 관통 전극(150), 그리고 인터포저 영역(IR)의 복수의 추가 관통 전극(152)을 가질 수 있고, 제1 커버 절연층(142)과 제2 커버 절연층(144)이 서로 접하도록, 제1 소자층(DL1c) 상에 제2 소자층(DL2c)이 배치될 수 있다. 결합 패드(130)는 소자 영역(CR)에서 제1 커버 절연층(142)과 제2 커버 절연층(144)을 관통하여, 제1 소자층(DL1c)의 관통 전극(150)과 제2 소자층(DL2c)의 관통 전극(150)을 전기적으로 연결할 수 있고, 추가 결합 패드(135)는 인터포저 영역(IR)에서 제1 커버 절연층(142)과 제2 커버 절연층(144)을 관통하여, 제1 소자층(DL1c)의 추가 관통 전극(152)과 제2 소자층(DL2c)의 추가 관통 전극(152)을 전기적으로 연결할 수 있다.
제2 소자층(DL2c) 상에는 복수의 관통 전극(150)과 전기적으로 연결되는 복수의 상부 연결 패드(160), 및 복수의 추가 관통 전극(152)에 전기적으로 연결되는 복수의 추가 상부 연결 패드(162)가 배치될 수 있다.
상부 반도체 칩(UCc)은 제2 반도체 기판(200), 제2 반도체 소자(210), 복수의 칩 연결 패드(260), 및 복수의 추가 칩 연결 패드(262)를 가질 수 있다. 서로 대응되는 복수의 상부 연결 패드(160)와 복수의 칩 연결 패드(260) 사이에는 복수의 칩 연결 단자(250)가 배치될 수 있고, 서로 대응되는 복수의 추가 상부 연결 패드(162)와 복수의 추가 칩 연결 패드(262) 사이에는 복수의 추가 칩 연결 단자(252)가 배치될 수 있다.
재배선 구조물(RDSc)은 복수의 재배선 절연층(530), 복수의 재배선 절연층(530) 각각의 상면 또는 하면 중 적어도 일부 면에 배치되는 복수의 재배선 도전 패턴(510c), 복수의 재배선 절연층(530) 중 적어도 하나의 층을 관통하며 복수의 재배선 도전 패턴(510c)과 연결되는 복수의 재배선 비아 패턴(520c)을 포함할 수 있다.
재배선 도전 패턴(510c) 및 재배선 비아 패턴(520c)은 제1 소자층(DL1c)의 관통 전극(150) 및 추가 관통 전극(152)과 전기적으로 연결될 수 있다. 재배선 구조물(RDSc) 상에는 재배선 도전 패턴(510c)과 접하여, 제1 소자층(DL1c)의 복수의 관통 전극(150)과 전기적으로 연결되는 외부 연결 단자(550), 및 복수의 추가 관통 전극(152)과 전기적 또는 열적으로 연결되는 추가 외부 연결 단자(552)가 부착될 수 있다,
본 발명에 따른 반도체 패키지(1c)는 상부 반도체 칩(UCc)이 필요로 하는 전기적 경로의 개수가 상대적으로 많은 경우, 제1 소자층(DL1c) 및 제2 소자층(DL2c) 각각에 복수의 추가 관통 전극(152)을 가지는 인터포저 영역(IR)을 배치하여, 복수의 추가 관통 전극(152)을 추가적인 전기 경로로 사용할 수 있다.
또는 본 발명에 따른 반도체 패키지(1c)는 상부 반도체 칩(UCc)으로 발생하는 열이 상대적으로 많은 경우, 복수의 추가 칩 연결 패드(262), 복수의 추가 관통 전극(152), 및 복수의 추가 외부 연결 단자(552)를 열 전달 경로로 사용하여 상부 반도체 칩(UCc)에서 발생하는 열을 외부로 배출할 수 있다.
도 9a 내지 도 9c는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 10은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도로, 도 9a 내지 도 10에 대한 내용 중 도 1a 내지 도 2, 및 도 7a 내지 도 8과 중복되는 설명은 생략될 수 있다.
도 9a를 참조하면, 제1 웨이퍼(WF1c) 및 제2 웨이퍼(WF2c)를 준비한다. 제1 웨이퍼(WF1c) 및 제2 웨이퍼(WF2c)는 각각 스크라이브 레인 영역(SLd)에 의하여 구분되는 복수의 반도체 칩 영역(CR)을 포함할 수 있다. 제1 웨이퍼(WF1d) 및 제2 웨이퍼(WF2d) 각각은, 도 1a에 보인 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각이 가지는 스크라이브 레인 영역(SL)을 스크라이브 레인(SLd)으로 대체한 것으로, 스크라이브 레인(SLd)에 대한 설명 외에는 생략한다.
제1 웨이퍼(WF1d)의 스크라이브 레인(SLd)은 복수의 제1 추가 연결 패드(136d), 및 복수의 제1 추가 연결 패드(136d)와 연결되는 복수의 추가 관통 전극(152d)을 포함하고, 제2 웨이퍼(WF2d)의 스크라이브 레인(SLd)은 복수의 제2 추가 연결 패드(138d), 및 복수의 제2 추가 연결 패드(138d)와 연결되는 복수의 추가 관통 전극(152d)을 포함한다. 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2) 각각의 스크라이브 레인(SLd)에서 복수의 제1 추가 연결 패드(136d) 및 복수의 제2 추가 연결 패드(138d)는, 각각 제1 커버 절연층(142) 및 제2 커버 절연층(144)에 의하여 측벽이 덮이되, 상면이 덮이지 않고 노출될 수 있다.
도 9a에는 제1 추가 연결 패드(136d)와 제2 추가 연결 패드(138d)가 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134)보다 두꺼운 것으로 도시되었으나, 이는 도시의 편의를 위한 것으로, 이에 한정되지 않는다.
도 9b를 참조하면, 제1 커버 절연층(142)과 제2 커버 절연층(144)이 서로 접하고, 복수의 제1 내부 연결 패드(132)와 복수의 제2 내부 연결 패드(134)가 서로 대응되고, 복수의 제1 추가 연결 패드(136d)와 복수의 제2 추가 연결 패드(138d)가 서로 대응되도록 제1 웨이퍼(WF1d) 상에 제2 웨이퍼(WF2d)를 부착한다.
도 9b 및 도 9c를 함께 참조하면, 서로 대응되는 복수의 제1 내부 연결 패드(132)와 복수의 제2 내부 연결 패드(134)가 서로 결합된 복수의 결합 패드(130)와 복수의 제1 추가 연결 패드(136d)와 복수의 제2 추가 연결 패드(138d)가 서로 결합된 복수의 추가 결합 패드(135d)를 형성한다.
도 10을 참조하면, 도 9c에 결과물에 대하여, 도 1d 내지 도 1i에서 설명한 공정과 유사한 공정을 수행하여 반도체 패키지(1d)를 형성한다. 반도체 패키지(1d)는 재배선 구조물(RDSd), 스크라이브 레인 영역(SLd)에 의하여 구분되는 적어도 2개의 반도체 칩 영역(CR)을 가지는 제1 소자층(DL1d), 스크라이브 레인 영역(SLd)에 의하여 구분되는 적어도 2개의 반도체 칩 영역(CR)을 가지는 제2 소자층(DL2d), 및 상부 반도체 칩(UCd)을 가지는 제3 소자층(DLdc)이 순차적으로 적층될 수 있다.
제1 소자층(DL1d)은 스크라이브 레인 영역(SLd)에 의하여 구분되는 적어도 2개의 반도체 칩 영역(CR)을 가지는 제1 반도체 기판(100), 배선 구조물(120), 제1 커버 절연층(142), 소자 영역(CR)의 제1 반도체 소자(110) 및 복수의 관통 전극(150), 그리고 스크라이브 레인 영역(SLd)의 복수의 추가 관통 전극(152d)을 가질 수 있고, 제2 소자층(DL2d)은 스크라이브 레인 영역(SLd)에 의하여 구분되는 적어도 2개의 반도체 칩 영역(CR)을 가지는 제1 반도체 기판(100), 배선 구조물(120), 제2 커버 절연층(144), 소자 영역(CR)의 제1 반도체 소자(110) 및 복수의 관통 전극(150), 그리고 스크라이브 레인 영역(SLd)의 복수의 추가 관통 전극(152d)을 가질 수 있고, 제1 커버 절연층(142)과 제2 커버 절연층(144)이 서로 접하도록, 제1 소자층(DL1d) 상에 제2 소자층(DL2d)이 배치될 수 있다. 결합 패드(130)는 소자 영역(CR)에서 제1 커버 절연층(142)과 제2 커버 절연층(144)을 관통하여, 제1 소자층(DL1d)의 관통 전극(150)과 제2 소자층(DL2d)의 관통 전극(150)을 전기적으로 연결할 수 있고, 추가 결합 패드(135d)는 스크라이브 레인 영역(SLd)에서 제1 커버 절연층(142)과 제2 커버 절연층(144)을 관통하여, 제1 소자층(DL1d)의 추가 관통 전극(152d)과 제2 소자층(DL2d)의 추가 관통 전극(152d)을 전기적으로 연결할 수 있다.
제2 소자층(DL2d) 상에는 복수의 관통 전극(150)과 전기적으로 연결되는 복수의 상부 연결 패드(160), 및 복수의 추가 관통 전극(152d)에 전기적으로 연결되는 복수의 추가 상부 연결 패드(162d)가 배치될 수 있다.
상부 반도체 칩(UCd)은 제2 반도체 기판(200), 제2 반도체 소자(210), 복수의 칩 연결 패드(260), 및 복수의 추가 칩 연결 패드(262d)를 가질 수 있다. 서로 대응되는 복수의 상부 연결 패드(160)와 복수의 칩 연결 패드(260) 사이에는 복수의 칩 연결 단자(250)가 배치될 수 있고, 서로 대응되는 복수의 추가 상부 연결 패드(162d)와 복수의 추가 칩 연결 패드(262d) 사이에는 복수의 추가 칩 연결 단자(252d)가 배치될 수 있다.
재배선 구조물(RDSd)은 복수의 재배선 절연층(530), 복수의 재배선 절연층(530) 각각의 상면 또는 하면 중 적어도 일부 면에 배치되는 복수의 재배선 도전 패턴(510d), 복수의 재배선 절연층(530) 중 적어도 하나의 층을 관통하며 복수의 재배선 도전 패턴(510d)과 연결되는 복수의 재배선 비아 패턴(520d)을 포함할 수 있다. 재배선 도전 패턴(510d) 및 재배선 비아 패턴(520d)은 제1 소자층(DL1d)의 관통 전극(150) 및 추가 관통 전극(152)과 전기적으로 연결될 수 있다. 재배선 구조물(RDSd) 상에는 재배선 도전 패턴(510d)과 접하여, 제1 소자층(DL1d)의 복수의 관통 전극(150)과 전기적으로 연결되는 외부 연결 단자(550), 및 복수의 추가 관통 전극(152d)과 전기적 또는 열적으로 연결되는 추가 외부 연결 단자(552d)가 부착될 수 있다.
도 10에는 추가 결합 패드(135d), 제1 소자층(DL1d) 및 제2 소자층(DL2d) 각각의 추가 관통 전극(152d), 추가 상부 연결 패드(162d), 추가 칩 연결 단자(252d), 추가 칩 연결 패드(262d), 및 추가 외부 연결 단자(552d)가 1개만 도시되었으나, 이는 예시적인 것으로, 2개의 반도체 칩 영역(CR) 사이에서 스크라이브 레인 영역(SLd)이 연장하는 방향을 따라서, 또는 2개의 반도체 칩 영역(CR) 사이 방향을 따라서 복수개가 배치될 수 있다.
도 11a 내지 도 11e는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 12는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도로, 도 5a 내지 도 6, 및 도 7a 내지 도 8과 중복되는 설명은 생략될 수 있다.
도 11a를 참조하면, 제1 웨이퍼(WF1c)의 복수의 반도체 칩 영역(CR)에 대응하도록, 제1 웨이퍼(WF1c) 상에 복수의 하부 반도체 칩(DC)을 부착한다. 제1 웨이퍼(WF1c)와 하부 반도체 칩(DC) 각각은 도 7a의 제1 웨이퍼(WF1c)와 도 5a의 하부 반도체 칩(DC)과 실질적으로 동일한 바, 자세한 설명은 생략한다.
도 11a 및 도 11b를 함께 참조하면, 서로 대응되는 복수의 제1 내부 연결 패드(132)와 복수의 제2 내부 연결 패드(134)가 서로 결합된 복수의 결합 패드(130)를 형성한다.
도 11c를 참조하면, 제1 웨이퍼(WF1c) 상에 복수의 하부 반도체 칩(DC) 각각의 사이를 채우며, 복수의 하부 반도체 칩(DC)을 덮는 충진 몰딩 부재(190e)를 형성한다. 충진 몰딩 부재(190e)는 예를 들면, EMC로 이루어질 수 있다.
도 11d를 참조하면, 복수의 하부 반도체 칩(DC)의 관통 전극(150)을 노출하도록 복수의 하부 반도체 칩(DC)에서 제1 반도체 기판(100)의 일부분, 및 충진 몰딩 부재(190e)의 일부분을 제거한다.
이후, 복수의 하부 반도체 칩(DC)의 제1 반도체 기판(100) 상에 복수의 관통 전극(150)에 각각 전기적으로 연결되는 복수의 상부 연결 패드(160)를 형성한다. 제1 웨이퍼(WF1c)의 인터포저 영역(IR) 상에서 충진 몰딩 부재(190e)의 일부분을 더 제거하여, 복수의 제1 추가 연결 패드(136)를 노출하는 복수의 관통 홀(195)을 형성한 후, 복수의 관통 홀(195)의 적어도 일부를 채우고, 복수의 제1 추가 연결 패드(136)와 연결되는 복수의 관통 몰드 비아(180)를 형성한다.
도 11e를 참조하면, 복수의 하부 반도체 칩(DC) 및 충진 몰딩 부재(190e) 상에 상부 반도체 칩(UCc)을 부착한다. 상부 반도체 칩(UCc)은 제2 반도체 기판(200), 제2 반도체 소자(210), 복수의 칩 연결 패드(260), 및 복수의 추가 칩 연결 패드(262)를 가질 수 있다. 서로 대응되는 복수의 상부 연결 패드(160)와 복수의 칩 연결 패드(260) 사이에는 복수의 칩 연결 단자(250)가 배치될 수 있고, 서로 대응되는 복수의 관통 몰드 비아(180)와 복수의 추가 칩 연결 패드(262) 사이에는 복수의 추가 칩 연결 단자(252e)가 배치될 수 있다. 복수의 하부 반도체 칩(DC) 및 충진 몰딩 부재(190e) 상에는 상부 반도체 칩(UCc)을 감싸는 몰딩 부재(300)를 형성한다.
도 12를 참조하면, 도 11e의 결과물에 대하여, 도 1g 내지 도 1i에서 설명한 공정을 수행하여, 반도체 패키지(1e)를 형성한다. 반도체 패키지(1e)는 도 8에 보인 반도체 패키지(1c)의 제2 소자층(DL2c)을 제2 소자층(DL2e)으로 대체하고, 도 8에 보인 제3 소자층(DL3c)의 추가 칩 연결 단자(252)를 제3 소자층(DL3e)의 추가 칩 연결 단자(252e)로 대체한 것으로, 이들의 차이점을 위주로 설명한다.
반도체 패키지(1e)는 재배선 구조물(RDSc), 적어도 2개의 반도체 칩 영역(CR) 및 적어도 1개의 인터포저 영역(IR)을 가지는 제1 소자층(DL1c), 적어도 2개의 하부 반도체 칩(DC)을 가지는 제2 소자층(DL2e), 및 상부 반도체 칩(UCc)을 가지는 제3 소자층(DL3e)이 순차적으로 적층될 수 있다. 반도체 패키지(1e)의 제2 소자층(DL2e)은 도 8에 보인 제2 소자층(DL2c)의 적어도 2개의 반도체 칩 영역(CR) 대신에 적어도 2개의 하부 반도체 칩(DC)을 포함하고, 인터포저 영역(IR) 대신에 복수의 관통 홀(195)을 가지는 충진 몰딩 부재(190e) 및 복수의 관통 홀(195)에 배치되는 복수의 관통 몰드 비아(180)를 포함한다. 복수의 관통 몰드 비아(180)와 복수의 추가 칩 연결 패드(262) 사이에는 복수의 추가 칩 연결 단자(252e)가 배치되며, 대응되는 복수의 관통 몰드 비아(180)와 복수의 추가 칩 연결 단자(252e)는 직접 연결될 수 있다. 따라서 반도체 패키지(1e)는 도 8에 보인 복수의 반도체 패키지(1c)의 추가 상부 연결 패드(162)를 가지지 않을 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 14는 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도로, 도 1a 내지 도 2, 도 5a 내지 도 6, 및 도 9a 내지 도 10과 중복되는 설명은 생략될 수 있다.
도 13a를 참조하면, 제1 웨이퍼(WF1d)의 복수의 반도체 칩 영역(CR)에 대응하도록, 제1 웨이퍼(WF1d) 상에 복수의 하부 반도체 칩(DC)을 부착한다. 제1 웨이퍼(WF1d)와 하부 반도체 칩(DC) 각각은 도 9a의 제1 웨이퍼(WF1d)와 도 5a의 하부 반도체 칩(DC)과 실질적으로 동일한 바, 자세한 설명은 생략한다.
도 13b를 참조하면, 도 11b에서 설명한 것과 공정을 수행하여 복수의 결합 패드(130)를 형성하고, 도 11c 및 도 11d에서 설명한 공정과 유사한 공정을 수행하여, 복수의 하부 반도체 칩(DC)의 관통 전극(150)을 노출하고 복수의 하부 반도체 칩(DC)의 제1 반도체 기판(100) 상에 복수의 관통 전극(150)에 각각 전기적으로 연결되는 복수의 상부 연결 패드(160)를 형성한다. 또한, 제1 웨이퍼(WF1f) 상에 복수의 하부 반도체 칩(DC) 각각의 사이를 채우며 복수의 관통 홀(195f)을 가지는 충진 몰딩 부재(190f)를 형성하고, 복수의 관통 홀(195f)의 적어도 일부를 채우고, 복수의 제1 추가 연결 패드(136d)와 연결되는 복수의 관통 몰드 비아(180f)를 형성한다.
이후, 복수의 하부 반도체 칩(DC) 및 충진 몰딩 부재(190f) 상에 상부 반도체 칩(UCd)을 부착한다. 상부 반도체 칩(UCd)은 제2 반도체 기판(200), 제2 반도체 소자(210), 복수의 칩 연결 패드(260), 및 복수의 추가 칩 연결 패드(262d)를 가질 수 있다. 서로 대응되는 복수의 상부 연결 패드(160)와 복수의 칩 연결 패드(260) 사이에는 복수의 칩 연결 단자(250)가 배치될 수 있고, 서로 대응되는 복수의 관통 몰드 비아(180f)와 복수의 추가 칩 연결 패드(262d) 사이에는 복수의 추가 칩 연결 단자(252f)가 배치될 수 있다. 복수의 하부 반도체 칩(DC) 및 충진 몰딩 부재(190f) 상에는 상부 반도체 칩(UCf)을 감싸는 몰딩 부재(300)를 형성한다.
도 14를 참조하면, 도 12b의 결과물에 대하여, 도 11e, 및 도 1g 내지 도 1i에서 설명한 공정을 수행하여, 반도체 패키지(1f)를 형성한다. 반도체 패키지(1f)는 도 10에 보인 반도체 패키지(1d)의 제2 소자층(DL2d)을 제2 소자층(DL2f)으로 대체하고, 도 10에 보인 제3 소자층(DL3d)의 추가 칩 연결 단자(252d)를 제3 소자층(DL3f)의 추가 칩 연결 단자(252f)로 대체한 것으로, 이들의 차이점을 위주로 설명한다.
반도체 패키지(1f)는 재배선 구조물(RDSd), 스크라이브 레인 영역(SLd)에 의하여 구분되는 적어도 2개의 반도체 칩 영역(CR)을 가지는 제1 소자층(DL1d), 적어도 2개의 하부 반도체 칩(DC)을 가지는 제2 소자층(DL2f), 및 상부 반도체 칩(UCd)을 가지는 제3 소자층(DL3f)이 순차적으로 적층될 수 있다. 반도체 패키지(1f)의 제2 소자층(DL2f)은 도 10에 보인 제2 소자층(DL2d)의 적어도 2개의 반도체 칩 영역(CR) 대신에 적어도 2개의 하부 반도체 칩(DC)을 포함하고, 스크라이브 레인(SLd) 대신에 복수의 관통 홀(195f)을 가지는 충진 몰딩 부재(190) 및 복수의 관통 홀(195f)에 배치되는 복수의 관통 몰드 비아(180f)를 포함한다. 복수의 관통 몰드 비아(180f)와 복수의 추가 칩 연결 패드(262d) 사이에는 복수의 추가 칩 연결 단자(252f)가 배치되며, 대응되는 복수의 관통 몰드 비아(180f)와 복수의 추가 칩 연결 단자(252f)는 직접 연결될 수 있다. 따라서 반도체 패키지(1f)는 도 10에 보인 복수의 반도체 패키지(1d)의 추가 상부 연결 패드(162d)를 가지지 않을 수 있다.
도 15a 및 도 15b는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 16은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도로, 내며, 도 3a 내지 도 4와 중복되는 설명은 생략될 수 있다. 구체적으로, 도 15a는 도 3a 이후의 단계를 나타낸다.
도 15a를 참조하면, 제3 커버 절연층(170)의 일부분, 및 제2 웨이퍼(WF2)의 제1 반도체 기판(100)의 상측 일부분을 제거하여, 리세스 공간(RS)을 형성한다. 리세스 공간(RS)은, 제2 웨이퍼(WF2) 상에 제3 커버 절연층(170)의 나머지 부분, 및 복수의 상부 연결 패드(160)를 덮는 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 제3 커버 절연층(170)의 일부분 및 제2 웨이퍼(WF2)의 제1 반도체 기판(100)의 상측 일부분을 제거하여 형성할 수 있다. 상기 마스크 패턴의 폭은 도 15b의 상부 반도체 칩(UCa)의 폭과 동일하거나 큰 값을 가질 수 있다.
도 15b를 참조하면, 리세스 공간(RS)을 가지는 제2 웨이퍼(WF2) 상에 복수의 칩 연결 패드(260a)를 가지는 상부 반도체 칩(UCa)을 부착한다. 상부 반도체 칩(UCa)은 복수의 칩 연결 패드(260a)가 복수의 상부 연결 패드(160)와 대응되도록, 제2 웨이퍼(WF2) 상에 부착할 수 있다. 상부 반도체 칩(UCa)은 리세스 공간(RS)을 기준으로 정렬하여, 제2 웨이퍼(WF2) 상에 을 부착할 수 있으며, 제3 커버 절연층(170)과 칩 커버 절연층(270)은 서로 접합할 수 있다.
도 16을 참조하면, 도 15b에 결과물에 대하여, 도 3c에서 설명한 공정을 수행하여, 서로 대응되는 복수의 상부 연결 패드(160)와 복수의 칩 연결 패드(260a)가 서로 결합된 복수의 칩 결합 패드(265) 및 리세스 공간(RS)을 가지는 제2 웨이퍼(WF2) 상에서 리세스 공간(RS)을 채우고 상부 반도체 칩(UCa)을 감싸는 몰딩 부재(300g)를 형성한다. 이후, 도 1g 내지 도 1i에서 설명한 공정을 수행하여, 반도체 패키지(1g)를 형성한다. 반도체 패키지(1g)는 도 4에 보인 반도체 패키지(1a)의 제2 소자층(DL2a) 및 몰딩 부재(300)를 제2 소자층(DL2g) 및 몰딩 부재(300g)로 대체한 것으로, 이들의 차이점을 위주로 설명한다.
반도체 패키지(1g)는 재배선 구조물(RDS), 스크라이브 레인 영역(SL)에 의하여 구분되는 적어도 2개의 반도체 칩 영역(CR)을 가지는 제1 소자층(DL1), 적어도 2개의 하부 반도체 칩(DC)을 가지는 제2 소자층(DL2g), 및 상부 반도체 칩(UCa)을 가지는 제3 소자층(DL3a)이 순차적으로 적층될 수 있다. 반도체 패키지(1g)의 제2 소자층(DL2g)의 제1 반도체 기판(100)은 리세스 공간(RS)을 가지고, 리세스 공간(RS)은 몰딩 부재(300g)가 채울 수 있다. 상부 반도체 칩(UCa)은 제2 소자층(DL2g)의 제1 반도체 기판(100)의 리세스 공간(RS)에 의하여 한정되어 돌출되는 부분 상에 부착될 수 있다.
도 17a 및 도 17b는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들이고, 도 18은 본 발명의 일 실시 예에 따른 반도체 패키지를 나타내는 단면도로, 도 5a 내지 도 6과 중복되는 설명은 생략될 수 있다. 구체적으로, 도 17a는 도 5a에서 제1 웨이퍼(WF1) 상에 복수의 하부 반도체 칩(DC)을 부착하기 이전 단계를 나타낸다.
도 17a를 참조하면, 제1 웨이퍼(WF1)에서, 제1 커버 절연층(142)의 일부분, 및 제1 반도체 기판(100)의 상측 일부분을 제거하여, 리세스 공간(RSh)을 형성한다. 리세스 공간(RSh)은, 제1 웨이퍼(WF1) 상에 제1 커버 절연층(142)의 나머지 부분, 및 복수의 제1 내부 연결 패드(132)를 덮는 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 제1 커버 절연층(142)의 일부분, 및 제1 반도체 기판(100)의 상측 일부분을 제거하여 형성할 수 있다. 상기 마스크 패턴의 폭은 도 17b의 하부 반도체 칩(DC)의 폭과 동일하거나 큰 값을 가질 수 있다.
도 17b를 참조하면, 제1 웨이퍼(WF1)의 복수의 반도체 칩 영역(CR)에 대응하도록, 리세스 공간(RSh)을 가지는 제1 웨이퍼(WF1) 상에 복수의 하부 반도체 칩(DC)을 부착한다. 복수의 하부 반도체 칩(DC)은, 제1 커버 절연층(142)과 제2 커버 절연층(144)이 서로 접하고, 복수의 제1 내부 연결 패드(132)와 복수의 제2 내부 연결 패드(134)가 서로 대응되도록 제1 웨이퍼(WF1) 상에 부착될 수 있다.
하부 반도체 칩(DC)은 리세스 공간(RSh)을 기준으로 정렬하여, 제1 웨이퍼(WF1) 상에 을 부착할 수 있으며, 제1 커버 절연층(142)과 제2 커버 절연층(144)은 서로 접합할 수 있다.
도 18을 참조하면, 도 17b에 결과물에 대하여, 도 5c 및 도 5d에서 설명한 공정을 수행하여, 반도체 패키지(1h)를 형성한다. 반도체 패키지(1h)는 도 6에 보인 반도체 패키지(1b)의 제1 소자층(DL2) 및 충진 몰딩 부재(190)를 제1 소자층(DL1h) 및 충진 몰딩 부재(190h)로 대체한 것으로, 이들의 차이점을 위주로 설명한다.
반도체 패키지(1h)는 재배선 구조물(RDS), 제1 소자층(DL1h), 제2 소자층(DL2b), 및 제3 소자층(DL3)이 순차적으로 적층될 수 있다. 반도체 패키지(1h)의 제1 소자층(DL1h)의 제1 반도체 기판(100)은 리세스 공간(RSh)을 가지고, 리세스 공간(RSh)은 충진 몰딩 부재(190h)가 채울 수 있다. 하부 반도체 칩(DC)은 제1 소자층(DL1h)의 제1 반도체 기판(100)의 리세스 공간(RSh)에 의하여 한정되어 돌출되는 부분 상에 부착될 수 있다.
도 19a 내지 도 19c는 본 발명의 다른 일 실시 예에 따른 반도체 패키지의 제조 방법을 단계적으로 나타내는 단면도들로, 도 1a 내지 도 2와 중복되는 설명은 생략될 수 있다. 구체적으로, 도 19a 내지 도 19c는 도 1d 이후의 단계를 나타낸다.
도 19a를 참조하면, 도 1d의 결과물에 대하여, 도 1h에서 설명한 공정을 수행하여 1 웨이퍼(WF1) 상에 재배선 구조물(RDS)을 형성한다. 재배선 구조물(RDS)은 복수의 재배선 절연층(530), 복수의 재배선 절연층(530) 각각의 상면 또는 하면 중 적어도 일부 면에 배치되는 복수의 재배선 도전 패턴(510), 복수의 재배선 절연층(530) 중 적어도 하나의 층을 관통하며 복수의 재배선 도전 패턴(510)과 연결되는 복수의 재배선 비아 패턴(520)을 포함할 수 있다. 재배선 구조물(RDS) 상에는 재배선 도전 패턴(510)과 접하며, 제1 웨이퍼(WF1)의 복수의 관통 전극(150)과 전기적으로 연결되는 복수의 외부 연결 단자(550)가 부착될 수 있다.
도 19b를 참조하면, 도 19b의 결과물을 뒤집어서 재배선 구조물(RDS)이 하측을 향하도록 한 후, 재배선 구조물(RDS)이 형성된 제1 웨이퍼(WF1)를 접착 필름(20)을 사이에 두고 캐리어 기판(10) 상에 부착한다. 접착 필름(20)은 재배선 구조물(RDS)과 캐리어 기판(10) 사이를 채우며 외부 연결 단자(550)를 감쌀 수 있다.
도 19c를 참조하면, 도 1e 및 도 1f에 설명한 공정을 수행하여, 복수의 상부 연결 패드(160)를 형성하고, 복수의 상부 연결 패드(160)와 전기적으로 연결되는 복수의 칩 연결 패드(260)를 가지는 상부 반도체 칩(UC)을 부착한다. 서로 대응되는 복수의 상부 연결 패드(160)와 복수의 칩 연결 패드(260) 사이에는 복수의 칩 연결 단자(250)가 배치될 수 있다. 제2 웨이퍼(WF2) 상에는 상부 반도체 칩(UC)을 감싸는 몰딩 부재(300)를 형성한다. 이후 도 1l에 설명한 공정을 수행하여, 도 2에 보인 반도체 패키지(1)를 형성할 수 있다.
또한, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14, 도 16, 및 도 18에 보인 반도체 패키지(1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h)도, 도 19a 내지 도 19c에 설명한 공정을 참조하여 형성할 수 있음은 당업자에게 자명한 바, 자세한 설명은 생략한다.
도 20 및 도 21은 본 발명의 일 실시 예에 따른 반도체 패키지가 가지는 복수의 반도체 칩의 배치를 보여주는 평면 레이아웃들이다.
도 20을 참조하면, 반도체 패키지(2)는 스크라이브 레인 영역(SL-1)에 의하여 구분되는 복수의 반도체 칩 영역(CR-1) 상에 걸쳐서 배치되는 상부 반도체 칩(UC-1)을 포함할 수 있다. 도 20에 보인 복수의 반도체 칩 영역(CR-1) 각각은 적층된 2개의 반도체 칩 영역, 또는 반도체 칩 영역 상에 적층된 하부 반도체 칩을 포함한다. 도 20에는 반도체 패키지(2)가 16개의 반도체 칩 영역(CR-1)을 가지는 것으로 도시되었으나, 이에 한정되지 않으며, 반도체 패키지(2)는 2개 이상의 반도체 칩 영역(CR-1)을 가질 수 있다.
반도체 칩 영역(CR-1)은 도 2, 도 4, 도 6, 도 10, 도 14, 도 16, 또는 도 18의 제1 소자층(DL1, DL1d, DL1h)의 반도체 칩 영역(CR), 및 제2 소자층(DL2, DL2a, DL2d)의 반도체 칩 영역(CR)이나 제2 소자층(DL2b)의 하부 반도체 칩(DC)일 수 있다. 상부 반도체 칩(UC-1)은 도 2, 도 4, 도 6, 도 10, 도 14, 도 16 또는 도 18의 상부 반도체 칩(UC, UCa, UCd)일 수 있다. 스크라이브 레인(SL-1)은 도 2, 도 4, 도 6, 도 10, 도 14, 도 16, 또는 도 18의 제1 소자층(DL1, DL1d, DL1h)의 스크라이브 레인 영역(SL, SLd) 및 제2 소자층(DL2, DL2a, DL2d)의 스크라이브 레인 영역(SL, SLd)일 수 있다.
도 21을 참조하면, 반도체 패키지(2a)는 스크라이브 레인 영역(SL-2)에 의하여 구분되는 복수의 반도체 칩 영역(CR-2), 복수의 인터포저 영역(IR-2) 상에 걸쳐서 배치되는 상부 반도체 칩(UC-2)을 포함할 수 있다. 도 21에 보인 복수의 반도체 칩 영역(CR-2) 각각은 적층된 2개의 반도체 칩 영역, 또는 반도체 칩 영역 상에 적층된 하부 반도체 칩을 포함한다. 도 21에는 반도체 패키지(2a)가 16개의 반도체 칩 영역(CR-2) 및 4개의 인터포저 영역(IR-2)을 가지는 것으로 도시되었으나, 이에 한정되지 않으며, 반도체 패키지(2a)는 2개 이상의 반도체 칩 영역(CR-1) 및 1개 이상의 인터포저 영역(IR-2)을 가질 수 있다.
반도체 칩 영역(CR-1)은 도 8 또는 도 12의 제1 소자층(DL1c)의 반도체 칩 영역(CR) 및 제2 소자층(DL2c, DL2e)의 반도체 칩 영역(CR)이나 하부 반도체 칩(DC)일 수 있다. 인터포저 영역(IR-2)은 도 8 또는 도 12의 제1 소자층(DL1c)의 인터포저 영역(IR) 및 제2 소자층(DL2c)의 인터포저 영역(IR)일 수 있다. 스크라이브 레인 영역(SL-2)은 도 8 또는 도 12의 제1 소자층(DL1c)의 스크라이브 레인 영역(SL) 및 제2 소자층(DL2c)의 스크라이브 레인 영역(SL)일 수 있다.
도 22 내지 도 24는 본 발명의 일 실시 예에 따른 반도체 패키지의 제조 방법 중 결합 패드, 칩 결합 패드, 및 추가 결합 패드가 형성되는 과정을 개념적으로 설명하기 위한 단면도들로, 도 1a 및 도 1c를 함께 참조하면 결합 패드(130)가 형성되는 과정을 함께 참조하여 통하여 설명한다.
도 22를 참조하면, (a)에 보인 것과 같이, 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134) 각각의 상면은 제1 커버 절연층(142) 및 제2 커버 절연층(144)의 상면과 동일 평면상에 위치할 수 있다. 제1 온도의 열을 가하며 (b)에 보인 것과 같이, 제1 커버 절연층(142)과 제2 커버 절연층(144)은 서로 접할 수 있다. 제2 온도의 열을 가하면 (c)에 보인 것과 같이 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134) 각각이 포함하는 금속 원자들의 확산을 통하여 일체를 이루도록 확산 본딩된 복수의 결합 패드(130)가 될 수 있다.
도 23을 참조하면, (a)에 보인 것과 같이, 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134)를 형성하는 평탄화 공정의 조건을 조절하여, 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134) 중 하나의 상면은 볼록하게 돌출되도록 하고, 다른 하나의 상면은 오목하게 함몰되도록 할 수 있다. 제1 온도의 열을 가하며 (b)에 보인 것과 같이, 제1 커버 절연층(142)과 제2 커버 절연층(144)은 서로 접할 수 있다. 제2 온도의 열을 가하면 (c)에 보인 것과 같이 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134) 각각이 확장하여 서로 접한 후, (d)에 보인 것과 같이 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134) 각각이 포함하는 금속 원자들의 확산을 통하여 일체를 이루는 복수의 결합 패드(130)가 될 수 있다.
도 24를 참조하면, (a)에 보인 것과 같이, 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134)는 다른 폭을 가질 수 있다. 제1 온도의 열을 가하며 (b)에 보인 것과 같이, 제1 커버 절연층(142)과 제2 커버 절연층(144)은 서로 접할 수 있다. 제2 온도의 열을 가하면 (c)에 보인 것과 같이 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134) 각각이 확장하여 서로 접한 후, (d)에 보인 것과 같이 제1 내부 연결 패드(132) 및 제2 내부 연결 패드(134) 각각이 포함하는 금속 원자들의 확산을 통하여 일체를 이루는 복수의 결합 패드(130)가 될 수 있다.
1, 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 2, 2a : 반도체 패키지, 110 : 제1 반도체 소자, 130 : 결합 연결 패드, 210 : 제2 반도체 소자, CR : 반도체 칩 영역, DC : 하부 반도체 칩, UC, UCa, UCc, UCd : 상부 반도체 칩,

Claims (20)

  1. 복수의 제1 반도체 소자, 및 제1 커버 절연층을 포함하는 제1 소자층;
    상기 복수의 제1 반도체 소자 각각에 수직 방향으로 중첩되는 복수의 제2 반도체 소자, 및 상기 제1 커버 절연층과 접하는 제2 커버 절연층을 포함하는 제2 소자층; 및
    복수의 제1 반도체 소자 중 적어도 2개 및 상기 복수의 제2 반도체 소자 중 적어도 2개와 수직 방향으로 중첩되도록 배치되는 상부 반도체 칩을 가지는 제3 소자층;을 포함하되,
    상기 상부 반도체 칩과 전기적으로 연결되도록 상기 제1 소자층 및 상기 제2 소자층의 적어도 일부분을 각각 관통하는 복수의 제1 관통 전극 및 복수의 제2 관통 전극을 전기적으로 연결하며, 상기 제1 커버 절연층과 상기 제2 커버 절연층을 관통하는 복수의 결합 패드;를 더 포함하는 반도체 패키지.
  2. 제1 항에 있어서, 상기 제1 소자층은 제1 스크라이브 레인 영역을 사이에 두고 이격되며 상기 제1 반도체 소자가 활성면에 배치되는 복수의 제1 반도체 칩 영역을 가지는 제1 반도체 기판을 포함하고, 상기 제1 커버 절연층은 상기 제1 반도체 기판의 상기 활성면을 덮는 것을 특징으로 하는 반도체 패키지.
  3. 제2 항에 있어서, 상기 제2 소자층은 제2 스크라이브 레인 영역에 의하여 이격되며 활성면에 상기 제2 반도체 소자가 배치되는 복수의 제2 반도체 칩 영역을 가지는 제2 반도체 기판을 포함하고, 상기 제2 커버 절연층은 상기 제2 반도체 기판의 상기 활성면을 덮는 것을 특징으로 하는 반도체 패키지.
  4. 제3 항에 있어서, 상기 상부 반도체 칩은 제3 반도체 소자가 활성면에 배치되는 제3 반도체 기판, 및 상기 제3 반도체 기판의 상기 활성면을 덮는 칩 커버 절연층을 포함하고,
    상기 제2 반도체 기판의 상기 제3 소자층을 향하는 면을 덮으며, 상기 칩 커버 절연층과 접하는 제3 커버 절연층; 및
    상기 제3 반도체 소자와 상기 복수의 제2 관통 전극을 전기적으로 연결하며, 상기 제2 커버 절연층과 상기 칩 커버 절연층을 관통하는 복수의 칩 결합 패드;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제2 반도체 기판은 상기 제3 소자층을 향하는 측에 리세스 공간을 가지며, 상기 상부 반도체 칩은 상기 제2 반도체 기판의 상기 리세스 공간에 의하여 한정되어 돌출되는 부분 상에 부착되는 것을 특징으로 하는 반도체 패키지.
  6. 제2 항에 있어서, 상기 제2 소자층은 충진 몰딩 부재를 사이에 두고 이격되며 상기 제2 반도체 소자가 활성면에 배치되는 제2 반도체 기판, 및 상기 제2 반도체 기판의 상기 활성면을 덮는 제2 커버 절연층을 각각 포함하는 복수의 하부 반도체 칩을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6 항에 있어서, 상기 충진 몰딩 부재는 상기 상부 반도체 칩과 연결되는 관통 몰드 비아가 배치되는 관통 홀을 가지고,
    상기 제1 스크라이브 레인 영역에서, 상기 제1 반도체 기판을 관통하며 상기 관통 몰드 비아와 연결되는 추가 관통 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제7 항에 있어서, 상기 관통 몰드 비아 및 상기 추가 관통 전극은, 상기 상부 반도체 칩에서 발생하는 열을 외부로 배출하기 위한 열 전달 경로인 것을 특징으로 하는 반도체 패키지.
  9. 제6 항에 있어서, 상기 제1 반도체 기판은 상기 제1 스크라이브 레인 영역을 사이에 두고 서로 이격되는 적어도 하나의 인터포저 영역을 더 포함하며,
    상기 충진 몰딩 부재는 상기 적어도 하나의 인터포저 영역 상에 상기 상부 반도체 칩과 연결되는 복수의 관통 몰드 비아가 배치되는 복수의 관통 홀을 가지고,
    상기 적어도 하나의 인터포저 영역은, 상기 제1 반도체 기판을 관통하며 상기 복수의 관통 몰드 비아와 연결되는 복수의 추가 관통 전극을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제6 항에 있어서,
    상기 제1 반도체 기판은 상기 제2 소자층을 향하는 측에 리세스 공간을 가지며,
    상기 복수의 반도체 칩은 상기 제1 반도체 기판의 상기 리세스 공간에 의하여 한정되어 돌출되는 부분 상에 부착되는 것을 특징으로 하는 반도체 패키지.
  11. 제1 항에 있어서,
    상기 제2 소자층에 반대되는 상기 제1 소자층 상에서, 복수의 재배선 절연층, 상기 복수의 재배선 절연층 각각의 상면 또는 하면 중 적어도 일부 면에 배치되는 복수의 재배선 도전 패턴, 및 상기 복수의 재배선 도전 패턴과 연결되며 상기 복수의 재배선 절연층 중 적어도 하나를 관통하는 복수의 재배선 비아 패턴을 포함하는 재배선 구조물;을 더 포함하며,
    상기 복수의 재배선 도전 패턴 및 상기 복수의 재배선 비아 패턴은 상기 복수의 제1 관통 전극과 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  12. 제1 스크라이브 레인 영역을 사이에 두고 이격되며 활성면에 제1 반도체 소자가 각각 배치되는 복수의 제1 반도체 칩 영역을 가지는 제1 반도체 기판, 상기 복수의 제1 반도체 칩 영역 각각에서 상기 제1 반도체 기판을 관통하는 복수의 제1 관통 전극, 및 상기 제1 반도체 기판의 상기 활성면을 덮는 제1 커버 절연층을 포함하는 제1 소자층;
    제2 스크라이브 레인 영역을 사이에 두고 이격되며 활성면에 상기 제1 반도체 소자와 동일한 종류의 제2 반도체 소자가 각각 배치되는 제2 복수의 반도체 칩 영역을 가지는 제2 반도체 기판, 상기 복수의 제2 반도체 칩 영역 각각에서 상기 제2 반도체 기판을 관통하는 복수의 제2 관통 전극, 및 상기 제2 반도체 기판의 상기 활성면을 덮으며, 상기 제1 커버 절연층과 접하는 제2 커버 절연층을 포함하는 제2 소자층;
    상기 제2 소자층 상에서 배치되며 상기 복수의 제2 관통 전극과 전기적으로 연결되는 상부 반도체 칩을 가지는 제3 소자층; 및
    상기 제1 커버 절연층과 상기 제2 커버 절연층을 관통하여 상기 제1 소자층과 상기 제2 소자층 사이의 전기적 연결을 제공하는 결합 패드;를 포함하는 반도체 패키지.
  13. 제12 항에 있어서, 상기 상부 반도체 칩은 복수의 칩 연결 패드를 가지며,
    상기 제1 소자층에 반대되는 상기 제2 반도체 기판 상에 배치되며 상기 복수의 제2 관통 전극 각각과 연결되는 복수의 상부 연결 패드;
    서로 대응되는 상기 복수의 칩 연결 패드와 상기 복수의 상부 연결 패드의 사이에 배치되는 복수의 칩 연결 단자; 및
    상기 제2 반도체 기판 상에서 상기 상부 반도체 칩의 측면을 감싸는 봉지 부재;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  14. 제12 항에 있어서,
    상기 제1 반도체 기판 및 상기 제2 반도체 기판 각각은, 그 가장자리에 상기 복수의 제1 반도체 칩 영역 및 복수의 제2 반도체 칩 영역을 함께 감싸는 잔류 스크라이브 레인 영역을 가지며,
    상기 제1 스크라이브 레인 영역의 폭 및 상기 제2 스크라이브 레인 영역의 폭은 동일한 제1 폭을 가지고, 상기 잔류 스크라이브 레인 영역의 제2 폭은 상기 제1 폭보다 작은 값을 가지는 것을 특징으로 하는 반도체 패키지.
  15. 제12 항에 있어서,
    상기 제1 스크라이브 레인 영역에서, 상기 제1 반도체 기판을 관통하는 제1 추가 관통 전극;
    상기 제2 스크라이브 레인 영역에서, 상기 제2 반도체 기판을 관통하며 상기 상부 반도체 칩과 전기적으로 연결되는 제2 추가 관통 전극; 및
    상기 제1 커버 절연층과 상기 제2 커버 절연층을 관통하여 상기 제1 추가 관통 전극 및 상기 제2 추가 관통 전극 사이의 전기적 연결을 제공하는 추가 결합 패드;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제15 항에 있어서, 상기 복수의 결합 패드 또는 상기 추가 결합 패드는, 일체를 이루도록 확산 본딩된 것을 특징으로 하는 반도체 패키지.
  17. 제12 항에 있어서,
    상기 제1 반도체 기판은, 상기 제1 스크라이브 레인 영역을 사이에 두고 상기 복수의 제1 반도체 칩 영역과 이격되는 제1 인터포저 영역을 더 포함하며,
    상기 제2 반도체 기판은, 상기 제2 스크라이브 레인 영역을 사이에 두고 상기 복수의 제2 반도체 칩 영역과 이격되는 제2 인터포저 영역을 더 포함하며,
    상기 제1 인터포저 영역은, 상기 제1 반도체 기판을 관통하는 복수의 제1 추가 관통 전극을 포함하고,
    상기 제2 인터포저 영역은, 상기 제2 반도체 기판을 관통하며 상기 복수의 제1 추가 관통 전극과 상기 상부 반도체 칩 사이를 전기적으로 연결하는 복수의 제2 추가 관통 전극을 포함하며,
    상기 제1 커버 절연층과 상기 제2 커버 절연층을 관통하여 상기 복수의 제1 추가 관통 전극 및 상기 복수의 제2 추가 관통 전극 사이의 전기적 연결을 제공하는 복수의 추가 결합 패드;를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  18. 스크라이브 레인 영역을 사이에 두고 이격되며 활성면에 제1 반도체 소자가 각각 배치되는 복수의 제1 반도체 칩 영역을 가지는 제1 반도체 기판;
    상기 복수의 제1 반도체 칩 영역 각각에서 상기 제1 반도체 기판을 관통하는 복수의 제1 관통 전극;
    상기 제1 반도체 기판의 상기 활성면을 덮는 제1 커버 절연층;
    상기 제1 반도체 기판 상에서 상기 복수의 제1 반도체 칩 영역 각각에 대응되며, 활성면에 제2 반도체 소자가 배치되는 제2 반도체 기판, 상기 제2 반도체 기판을 관통하는 복수의 제2 관통 전극, 및 상기 제2 반도체 기판의 상기 활성면을 덮으며 상기 제1 커버 절연층과 접하는 제2 커버 절연층을 각각 포함하는 복수의 하부 반도체 칩;
    상기 제1 커버 절연층과 상기 제2 커버 절연층을 관통하여 상기 복수의 제1 관통 전극과 상기 복수의 제2 관통 전극을 전기적으로 연결하는 결합 패드; 및
    상기 복수의 하부 반도체 칩 중 적어도 2개 상에 걸쳐서 배치되며 상기 복수의 제2 관통 전극과 전기적으로 연결되는 상부 반도체 칩;을 포함하는 반도체 패키지.
  19. 제18 항에 있어서, 상기 복수의 하부 반도체 칩은, 상기 제1 반도체 기판 상에 배치되는 충진 몰딩 부재를 사이에 두고 서로 이격되는 것을 특징으로 하는 반도체 패키지.
  20. 제18 항에 있어서,
    상기 제1 반도체 소자와 상기 제2 반도체 소자는 서로 동일한 종류의 반도체 소자이고, 상기 제3 반도체 소자는 상기 제1 반도체 소자 및 상기 제2 반도체 소자와 다른 종류의 반도체 소자인 것을 특징으로 하는 반도체 패키지.
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