KR20210031046A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20210031046A
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substrate
semiconductor
connection pad
package
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    • H01L2224/05664—Palladium [Pd] as principal constituent
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16147—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area disposed in a recess of the surface
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
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    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
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Abstract

반도체 패키지는, 제1 관통 전극을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 적층되고 제2 관통 전극을 포함하는 제2 반도체 칩, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 개재되며 상기 제1 및 제2 관통 전극들을 전기적으로 연결하기 위한 복수 개의 도전성 범프들, 상기 제1 반도체 칩을 향하는 상기 제2 반도체 칩의 제1 면을 커버하며 상기 도전성 범프들 사이를 채우는 충진 지지층, 및 상기 충진 지지층 상에서 상기 도전성 범프들 사이를 채우며 상기 제1 및 제2 반도체 칩들을 부착시키는 위한 접착층을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 도전성 범프를 이용하여 적층된 반도체 칩을 포함하는 반도체 패키지 및 이의 제조 방법에 관한 것이다.
관통 전극들에 의해 전기적으로 연결된 반도체 칩들을 포함하는 멀티 칩 패키지의 제조에 있어서, 기판 지지 시스템을 이용하여 웨이퍼를 캐리어 기판 상에 지지시킨 후, 상기 웨이퍼의 후면을 연마하여 더 얇은 웨이퍼를 형성할 수 있다. 그러나, 상기 웨이퍼의 연마 공정을 수행할 때 상기 웨이퍼의 휘어지거나 손상될 수 있으므로, 상기 웨이퍼의 두께를 감소시키는 데 제한이 있다.
본 발명의 일 과제는 더욱 얇은 두께를 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 관통 전극을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩 상에 적층되고 제2 관통 전극을 포함하는 제2 반도체 칩, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 개재되며 상기 제1 및 제2 관통 전극들을 전기적으로 연결하기 위한 복수 개의 도전성 범프들, 상기 제1 반도체 칩을 향하는 상기 제2 반도체 칩의 제1 면을 커버하며 상기 도전성 범프들 사이를 채우는 충진 지지층, 및 상기 충진 지지층 상에서 상기 도전성 범프들 사이를 채우며 상기 제1 및 제2 반도체 칩들을 부착시키는 위한 접착층을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 제1 기판, 상기 제1 면 상에 구비된 제1 접속 패드, 및 상기 제1 기판을 관통하여 상기 제1 접속 패드와 전기적으로 연결되는 제1 관통 전극을 포함하는 제1 반도체 칩, 상기 제1 반도체 칩의 상기 제2 면 상에 적층되고 제3 면 및 상기 제3 면에 반대하는 제4 면을 갖는 제2 기판, 상기 제3 면 상에 구비된 제3 접속 패드, 및 상기 제2 기판을 관통하며 상기 제3 접속 패드와 전기적으로 연결되는 제2 관통 전극을 포함하는 제2 반도체 칩, 상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 개재되며 상기 제1 및 제2 관통 전극들을 전기적으로 연결하기 위한 복수 개의 도전성 범프들, 및 상기 제1 반도체 칩 및 제2 반도체 칩 사이에서 상기 도전성 범프들 사이를 공간을 채우도록 구비되며 상기 제1 반도체 칩을 향하는 상기 제2 반도체 칩의 전면을 커버하며 제1 물질로 이루어진 충진 지지층 및 상기 충진 지지층에 부착되며 제2 물질로 이루어진 접착층을 구비하는 갭필(gap-fill) 물질층을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 패키지 기판, 상기 패키지 기판 상에 적층되며 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 제1 기판, 상기 제1 면 상에 구비된 제1 접속 패드 및 상기 제1 기판을 관통하며 상기 제1 접속 패드와 전기적으로 연결되는 제1 관통 전극을 포함하는 제1 반도체 칩, 상기 패키지 기판의 기판 패드 및 상기 제1 반도체 칩의 상기 제1 접속 패드 사이에 배치되는 복수 개의 도전성 범프들, 상기 제1 반도체 칩의 상기 제1 면 상에 도포되며 상기 도전성 범프의 측면을 커버하는 충진 지지층, 및 상기 충진 지지층 상에서 상기 도전성 범프의 측면을 커버하며 상기 패키지 기판 및 상기 제1 반도체 칩을 부착시키는 위한 접착층을 포함한다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 제1 면 상에 제1 접속 패드들을 갖는 제1 기판을 제공한다. 상기 제1 기판의 상기 제1 접속 패드들 상에 범프들을 형성한다. 상기 제1 기판의 제1 면 상에 상기 범프들 사이를 채우는 충진 지지층을 형성한다. 상기 충진 지지층 상에 접착층을 도포한다. 상기 제1 기판의 상기 제1 면에 반대하는 제2 면을 연마한다. 상기 접착층을 이용하여 상기 제1 기판을 제2 기판 상에 부착한다.
예시적인 실시예들에 따르면, 반도체 패키지는 패키지 기판 상에 적층된 적어도 2개의 제1 및 제2 반도체 칩들을 포함할 수 있다. 상기 제1 및 제2 반도체 칩들은 도전성 범프들을 매개로 적층될 수 있다. 상기 패키지 기판과 상기 제1 반도체 칩 사이 그리고 상기 제1 반도체 칩과 상기 제2 반도체 칩 사이에는 서로 다른 물질들을 포함하는 이중층 구조의 갭필 물질층이 충진될 수 있다. 상기 갭필 물질층은 상기 도전성 범프들의 사이의 갭들을 완전히 채우도록 구비될 수 있다. 상기 갭필 물질층은 충진 지지층 및 접착층을 포함할 수 있다.
상기 충진 지지층은 상기 도전성 범프들의 사이의 갭들을 채움으로써, 상기 제1 및 제2 반도체 칩들이 더 얇은 두께를 갖도록 웨이퍼 레벨 칩의 후면을 그라인딩할 수 있다. 또한, 상기 충진 지지층에 의해 상기 도전성 범프들이 상대적으로 더 얇은 두께(높이)를 갖게 됨으로써, 더 얇은 두께를 갖는 반도체 패키지를 제공할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 A 부분을 나타내는 확대 단면도이다.
도 3은 도 1의 B 부분을 나타내는 확대 단면도이다.
도 4는 도 1의 C 부분을 나타내는 확대 단면도이다.
도 5 내지 도 26은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다.
도 27a는 비교예에 따른 실장 기판 상에 적층된 제1 반도체 칩을 나타내는 단면도이다.
도 27b는 예시적인 실시예에 따른 실장 기판 상에 적층된 제1 반도체 칩을 나타내는 단면도이다.
도 28은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 A 부분을 나타내는 확대 단면도이다. 도 3은 도 1의 B 부분을 나타내는 확대 단면도이다. 도 4는 도 1의 C 부분을 나타내는 확대 단면도이다.
도 1 내지 도 4를 참조하면, 반도체 패키지(10)는 적층된 반도체 칩들을 포함할 수 있다. 반도체 패키지(10)는 패키지 기판(500), 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 및 몰딩 부재(600)을 포함할 수 있다. 또한, 반도체 패키지(10)는 패키지 기판(500) 및 제1 내지 제4 반도체 칩들(100, 200, 300, 400) 사이의 전기적 연결을 위한 제1 내지 제4 도전성 범프들(160, 260, 360, 460) 및 외부 접속 단자들(530)을 더 포함할 수 있다.
패키지 기판(500)은 내부에 회로 패턴을 포함하는 인쇄회로기판(PCB)일 수 있다. 패키지 기판(500)의 상부면에는 제1 절연막 패턴(512)에 의해 노출된 기판 패드들(510)이 구비되고, 패키지 기판(500)의 하부면에는 제2 절연막 패턴(522)에 의해 노출된 외부 접속 패드들(520)이 구비될 수 있다. 외부 접속 패드들(520) 상에는 솔더 볼과 같은 외부 접속 단자들(530)이 구비될 수 있다.
복수 개의 상기 반도체 칩들이 패키지 기판(500)의 상기 상부면 상에 적층될 수 있다. 본 실시예에서는, 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 서로 실질적으로 동일하거나 유사할 수 있다. 따라서, 동일하거나 유사한 구성요소들은 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
제1 내지 제4 반도체 칩들(100, 200, 300, 400)이 패키지 기판(500) 상에 적층될 수 있다. 본 실시예에서는, 멀티-칩 패키지로서의 반도체 패키지가 4개의 적층된 반도체 칩들(100, 200, 300, 400)들을 포함하는 것으로 예시하였다. 하지만, 이에 제한되지 않음을 이해할 수 있을 것이다.
예를 들면, 반도체 패키지(10)는 고대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다. 반도체 패키지(10)는 순차적으로 적층된 버퍼 다이로서의 제1 반도체 칩(100) 및 메모리 다이들로서의 제2 내지 제4 반도체 칩들(200, 300, 400)을 포함할 수 있다. 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 실리콘 관통 비아들(TSVs)과 같은 관통 전극들에 의해 전기적으로 연결될 수 있다.
제1 반도체 칩(100)은 패키지 기판(500) 상에 제1 도전성 범프들(160)을 매개로 실장될 수 있다. 제1 반도체 칩(100)은 제1 기판(110), 층간 절연막(120), 제1 접속 패드(130), 제1 관통 전극(140), 및 제2 접속 패드(150)을 포함할 수 있다.
제1 기판(110)은 서로 마주하는 제1 면 및 제2 면을 포함할 수 있다. 상기 제1 면은 활성면이고, 상기 제2 면은 비활성면일 수 있다. 제1 기판(110)의 상기 제1 면 상에는 회로 패턴(도시되지 않음)들이 구비될 수 있다. 예를 들면, 제1 기판(110)은 단결정 실리콘 기판일 수 있다. 상기 회로 패턴들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다. 따라서, 제1 반도체 칩(100)는 내부에 다수개의 회로 소자들을 형성된 반도체 장치일 수 있다.
층간 절연막(120)은 제1 기판(110)의 상기 제1 면 상에 형성될 수 있다. 층간 절연막(120)은 복수 개의 절연막들(120a, 120b, 120c, 120d, 120e) 및 상기 절연막들 내에 배선들(122)을 포함할 수 있다. 또한, 층간 절연막(120)의 최외각 절연층에는 제1 접속 패드(130)가 구비될 수 있다. 상기 회로 패턴은 상기 배선들에 의해 제1 접속 패드(130)와 전기적으로 연결될 수 있다.
구체적으로, 배선(122)은 절연막들(120a, 120b, 120c, 120d, 120e) 내에 각각 형성된 제1 금속 배선(122a), 제1 콘택(122b), 제2 금속 배선(122c), 제2 콘택(122d) 및 제3 금속 배선(130)을 포함할 수 있다. 제3 금속 배선(130)의 적어도 일부분이 랜딩 패드로서의 상기 제1 접속 패드의 역할을 수행할 수 있다.
층간 절연막(120)은 2개의 금속 배선층들(122a, 122c)을 포함하도록 도시되어 있지만, 이에 제한되지 않음을 이해할 수 있을 것이다. BEOL(Back End Of Line) 금속 배선층으로서의 층간 절연막(120)은 3개 이상의 금속 배선층들을 포함할 수 있다.
제1 관통 전극(through silicon via, TSV)(140)은 제1 기판(110)의 상기 제2 면으로부터 상기 제1 면까지 제1 기판(110)을 수직 관통하도록 구비될 수 있다. 제1 관통 전극(140)의 일단부는 층간 절연막(120)의 제1 금속 패턴(122a)와 접촉할 수 있다. 하지만, 이에 제한되지는 않으며, 예를 들면, 제1 관통 전극(140)은 층간 절연막(120)을 관통하여 제1 접속 패드(130)와 직접 접촉하도록 구비될 수 있다.
제1 기판(110)의 상기 제2 면 상에는 제2 접속 패드(150)를 갖는 절연막(152)이 구비될 수 있다. 제2 접속 패드(150)는 제1 관통 전극(140)의 타단부와 접촉할 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(100)은 패키지 기판(500) 상에 제1 도전성 범프들(160)을 매개로 실장될 수 있다. 제1 반도체 칩(100)의 제1 접속 패드(130)가 패키지 기판(500)의 기판 패드(510)를 향하도록 제1 반도체 칩(100)이 패키지 기판(500) 상에 배치될 수 있다.
제1 도전성 범프(160)는 패키지 기판(500)과 제1 반도체 칩(100) 사이에 개재될 수 있다. 제1 도전성 범프(160)는 패키지 기판(500)의 기판 패드(510)와 제1 반도체 칩(100)의 제1 접속 패드(130)를 전기적으로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 패키지 기판(500)과 제1 반도체 칩(100) 사이에는 서로 다른 물질들을 포함하는 이중층 구조의 갭필 물질층이 충진될 수 있다. 상기 갭필 물질층은 제1 도전성 범프들(160)의 사이의 갭들을 완전히 채우도록 구비될 수 있다. 상기 갭필 물질층은 충진 지지층(170) 및 접착층(180)을 포함할 수 있다.
충진 지지층(170)은 패키지 기판(500)을 향하는 제1 반도체 칩(100)의 전면 상에 도포되며 제1 도전성 범프들(160)의 측면들을 커버할 수 있다. 충진 지지층(170)은 제1 도전성 범프(160)의 하부 및 중앙부의 측면들을 커버할 수 있다. 제1 도전성 범프(160)의 상부 일부는 충진 지지층(170)으로부터 돌출할 수 있다.
충진 지지층(170)은 웨이퍼 후면 연마 공정 시 웨이퍼의 휨을 방지할 수 있는 절연 물질을 포함할 수 있다. 충진 지지층(170)은 제1 기판(110)의 물질, 즉, 실리콘과 동일하거나 유사한 열팽창 계수를 가질 수 있다. 예를 들면, 충진 지지층(170)은 에폭시 수지, 감광성 폴리이미드와 같은 고분자 물질을 포함할 수 있다.
접착층(180)은 충진 지지층(170) 상에서 제1 도전성 범프들(160) 사이를 채우도록 구비될 수 있다. 접착층(180)은 충진 지지층(170)으로부터 돌출된 제1 도전성 범프(160)의 상부의 측면을 커버할 수 있다.
예를 들면, 접착층(180)은 비전도성 접착 필름(Non Conductive Film, NCF)을 포함할 수 있다. 칩 본딩 장치의 열 압착에 의해 제1 접속 패드(130) 상의 솔더 범프는 리플로우되어 제1 도전성 범프(160)를 형성하고 제1 반도체 칩(100)과 패키지 기판(500)은 접착층(180)에 의해 부착될 수 있다.
충진 지지층(170)은 제1 두께(T1)를 가지고, 접착층(180)은 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다. 충진 지지층(170)은 제1 도전성 범프(160)의 전체 두께의 50% 내지 90%의 두께를 가질 수 있다.
제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 제2 도전성 범프들(260)을 매개로 적층될 수 있다. 제1 반도체 칩(100)과 유사하게, 제2 반도체 칩(200)은 제2 기판(210), 층간 절연막, 제1 접속 패드(230), 제2 관통 전극(240), 및 제2 접속 패드(250)을 포함할 수 있다.
제2 반도체 칩(200)의 제1 접속 패드(230)가 제1 반도체 칩(100)의 제2 접속 패드(150)를 향하도록 제2 반도체 칩(200)이 제1 반도체 칩(100) 상에 배치될 수 있다.
제2 도전성 범프(260)는 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에 개재될 수 있다. 제2 도전성 범프(260)는 제1 반도체 칩(100)의 제2 접속 패드(150)와 제2 반도체 칩(200)의 제1 접속 패드(230)를 전기적으로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에는 서로 다른 물질들을 포함하는 이중층 구조의 갭필 물질층이 충진될 수 있다. 상기 갭필 물질층은 제2 도전성 범프들(260)의 사이의 갭들을 완전히 채우도록 구비될 수 있다. 상기 갭필 물질층은 충진 지지층(270) 및 접착층(280)을 포함할 수 있다.
충진 지지층(270)은 제1 반도체 칩(100)을 향하는 제2 반도체 칩(200)의 전면 상에 도포되며 제2 도전성 범프들(260)의 측면들을 커버할 수 있다. 충진 지지층(270)은 제2 도전성 범프(260)의 하부 및 중앙부의 측면들을 커버할 수 있다. 제2 도전성 범프(260)의 상부 일부는 충진 지지층(270)으로부터 돌출할 수 있다.
접착층(280)은 충진 지지층(270) 상에서 제2 도전성 범프들(260) 사이를 채우도록 구비될 수 있다. 접착층(280)은 충진 지지층(270)으로부터 돌출된 제2 도전성 범프(260)의 상부의 측면을 커버할 수 있다. 예를 들면, 접착층(280)은 비전도성 접착 필름(Non Conductive Film, NCF)을 포함할 수 있다.
충진 지지층(270)은 제1 두께를 가지고, 접착층(280)은 상기 제1 두께보다 작은 제2 두께를 가질 수 있다. 충진 지지층(270)은 제2 도전성 범프(260)의 전체 두께의 50% 내지 90%의 두께를 가질 수 있다.
제3 반도체 칩(300)은 제2 반도체 칩(200) 상에 제3 도전성 범프들(360)을 매개로 적층될 수 있다. 제1 및 제2 반도체 칩들(100, 200)과 유사하게, 제3 반도체 칩(300)은 제3 기판(310), 층간 절연막, 제1 접속 패드(330), 제3 관통 전극(340), 및 제2 접속 패드(350)을 포함할 수 있다.
제3 반도체 칩(300)의 제1 접속 패드(330)가 제2 반도체 칩(200)의 제2 접속 패드(250)를 향하도록 제3 반도체 칩(300)이 제2 반도체 칩(200) 상에 배치될 수 있다.
제3 도전성 범프(360)는 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이에 개재될 수 있다. 제3 도전성 범프(360)는 제2 반도체 칩(200)의 제2 접속 패드(250)와 제3 반도체 칩(300)의 제1 접속 패드(330)를 전기적으로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 제2 반도체 칩(200)과 제3 반도체 칩(300) 사이에는 서로 다른 물질들을 포함하는 이중층 구조의 갭필 물질층이 충진될 수 있다. 상기 갭필 물질층은 제3 도전성 범프들(360)의 사이의 갭들을 완전히 채우도록 구비될 수 있다. 상기 갭필 물질층은 충진 지지층(370) 및 접착층(380)을 포함할 수 있다.
충진 지지층(370)은 제2 반도체 칩(200)을 향하는 제3 반도체 칩(300)의 전면 상에 도포되며 제3 도전성 범프들(360)의 하부 및 중앙부의 측면들을 커버할 수 있다. 제3 도전성 범프(360)의 상부 일부는 충진 지지층(370)으로부터 돌출할 수 있다.
접착층(380)은 충진 지지층(370) 상에 구비되며 충진 지지층(270)으로부터 돌출된 제3 도전성 범프(360)의 상부의 측면을 커버할 수 있다. 예를 들면, 접착층(380)은 비전도성 접착 필름(Non Conductive Film, NCF)을 포함할 수 있다.
충진 지지층(370)은 제1 두께를 가지고, 접착층(380)은 상기 제1 두께보다 작은 제2 두께를 가질 수 있다. 충진 지지층(370)은 제3 도전성 범프(360)의 전체 두께의 50% 내지 90%의 두께를 가질 수 있다.
제4 반도체 칩(400)은 제3 반도체 칩(300) 상에 제4 도전성 범프들(460)을 매개로 적층될 수 있다. 제4 반도체 칩(300)은 제4 기판(410), 층간 절연막 및 제1 접속 패드(430)를 포함할 수 있다. 제1 내지 제3 반도체 칩들(100, 200, 300)과는 달리, 제4 반도체 칩(400)은 관통 실리콘 비아를 포함하지 않을 수 있다.
제4 반도체 칩(400)의 제1 접속 패드(430)가 제3 반도체 칩(300)의 제2 접속 패드(350)를 향하도록 제4 반도체 칩(400)이 제3 반도체 칩(300) 상에 배치될 수 있다.
제4 도전성 범프(460)는 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이에 개재될 수 있다. 제4 도전성 범프(460)는 제3 반도체 칩(300)의 제2 접속 패드(350)와 제4 반도체 칩(400)의 제1 접속 패드(430)를 전기적으로 연결시킬 수 있다.
예시적인 실시예들에 있어서, 제3 반도체 칩(300)과 제4 반도체 칩(400) 사이에는 서로 다른 물질들을 포함하는 이중층 구조의 갭필 물질층이 충진될 수 있다. 상기 갭필 물질층은 제4 도전성 범프들(460)의 사이의 갭들을 완전히 채우도록 구비될 수 있다. 상기 갭필 물질층은 충진 지지층(470) 및 접착층(480)을 포함할 수 있다.
충진 지지층(470)은 제3 반도체 칩(300)을 향하는 제4 반도체 칩(400)의 전면 상에 도포되며 제4 도전성 범프들(460)의 하부 및 중앙부의 측면들을 커버할 수 있다. 제4 도전성 범프(460)의 상부 일부는 충진 지지층(470)으로부터 돌출할 수 있다.
접착층(480)은 충진 지지층(470) 상에 구비되며 충진 지지층(470)으로부터 돌출된 제4 도전성 범프(460)의 상부의 측면을 커버할 수 있다. 예를 들면, 접착층(480)은 비전도성 접착 필름(Non Conductive Film, NCF)을 포함할 수 있다.
충진 지지층(470)은 제1 두께를 가지고, 접착층(480)은 상기 제1 두께보다 작은 제2 두께를 가질 수 있다. 충진 지지층(470)은 제3 도전성 범프(460)의 전체 두께의 50% 내지 90%의 두께를 가질 수 있다.
몰딩 부재(600)은 패키지 기판(500) 상에 제1 내지 제4 반도체 칩들(100, 200, 300, 400)을 덮도록 제공될 수 있다. 몰딩 부재(600)은 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC) 물질을 포함할 수 있다.
상술한 바와 같이, 멀티-칩 패키지는 패키지 기판(500) 상에 적층된 적어도 2개의 제1 및 제2 반도체 칩들(100, 200)을 포함할 수 있다. 제1 반도체 칩(100)은 패키지 기판(500) 상에 제1 도전성 범프들(160)을 매개로 실장될 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 제2 도전성 범프들(260)을 매개로 적층될 수 있다. 패키지 기판(500)과 제1 반도체 칩(100) 사이 그리고 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에는 서로 다른 물질들을 포함하는 이중층 구조의 갭필 물질층이 충진될 수 있다. 상기 갭필 물질층은 제1 및 제2 도전성 범프들(160, 260)의 사이의 갭들을 완전히 채우도록 구비될 수 있다. 상기 갭필 물질층은 충진 지지층(170, 270) 및 접착층(180, 280)을 포함할 수 있다.
충진 지지층(170, 270)은 제1 및 제2 반도체 칩들(100, 200)의 전면들 상에 각각 구비되어 제1 및 제2 도전성 범프들(160, 260)의 사이의 갭들을 채움으로써, 제1 및 제2 반도체 칩들(100, 200)이 더 얇은 두께를 갖도록 웨이퍼 레벨 칩의 후면을 그라인딩할 수 있다. 또한, 충진 지지층(170, 270)에 의해 제1 및 제2 도전성 범프들(160, 260)이 상대적으로 더 얇은 두께(높이)를 갖게 됨으로써, 패키지 기판(500)과 제1 반도체 칩(100) 사이 그리고 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이의 갭들을 더 감소시킬 수 있다.
이에 따라, 더 얇은 두께를 갖는 반도체 패키지를 제공할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 5 내지 도 26은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 단면도들이다. 도 6 내지 도 10은 도 5의 D 부분을 나타내는 확대 단면도들이다. 도 23은 도 22의 E 부분을 나타내는 확대 단면도이다. 도 26은 도 25의 F 부분을 나타내는 확대 단면도이다.
도 5 내지 도 11을 참조하면, 먼저, 제1 웨이퍼(W1)의 제1 접속 패드(230) 상에 범프들(32)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 웨이퍼(W1)는 기판(210), 층간 절연막(220), 제1 접속 패드(230) 및 관통 전극(240)을 포함할 수 있다. 층간 절연막(220)은 기판(210)의 활성면 상에 구비될 수 있다. 제1 접속 패드(230)는 층간 절연막(220)의 최외각 절연층(220e)에 구비될 수 있다. 기판(210)은 회로 패턴들 및 셀들이 형성된 다이 영역(DA) 및 다이 영역(DA)을 둘러싸는 스크라이브 영역(SA)을 포함할 수 있다. 후술하는 바와 같이, 기판(210)은 제1 웨이퍼(W1)의 복수 개의 다이 영역들(DA)을 구분하는 스크라이브 영역(SA)을 따라 절단되어 개별화될 수 있다.
예를 들면, 기판(210)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 혹은 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티모나이드(GaSb) 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다. 일부 실시예들에 따르면, 기판(210)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
기판(210)의 상기 활성면 상에는 회로 패턴들(도시되지 않음)이 구비될 수 있다. 상기 회로 패턴들은 트랜지스터, 다이오드 등을 포함할 수 있다. 상기 회로 패턴들은 회로 소자들을 구성할 수 있다.
층간 절연막(220)은 기판(210)의 상기 활성면 상에 형성될 수 있다. 층간 절연막(220)은 복수 개의 절연막들(220a, 220b, 220c, 220d, 220e) 및 상기 절연막들 내에 배선들(222)을 포함할 수 있다. 배선(222)은 절연막들(220a, 220b, 220c, 220d, 220e) 내에 각각 형성된 제1 금속 배선(222a), 제1 콘택(222b), 제2 금속 배선(222c), 제2 콘택(222d) 및 제3 금속 배선(230)을 포함할 수 있다. 제3 금속 배선(230)의 적어도 일부분이 랜딩 패드로서의 상기 제1 접속 패드의 역할을 수행할 수 있다. 제1 접속 패드(230)은 제1 웨이퍼(W1)의 전면(이하에서는, 설명의 편의를 위하여 기판(210)의 제1 면(212)이라 함)에 구비될 수 있다.
관통 전극(240)은 기판(210)을 관통하도록 구비될 수 있다. 관통 전극(240)은 층간 절연막(220)의 배선(222)을 통해 제1 접속 패드(230)에 전기적으로 연결될 수 있다. 관통 전극(240)은 도 16에 도시된 바와 같은 기판(210)의 후면, 즉, 제2 면(214)을 연마하기 이전에 형성될 수 있다(비아 퍼스트(via first), 비아 미들(via middle) 공정). 이와 다르게, 상기 관통 전극은 도 16에 도시된 바와 같은 기판(210)의 후면을 연마한 후에 형성될 수 있다(비아 라스트(via last) 공정).
예시적인 실시예들에 있어서, 제1 접속 패드(230) 상에 범프(32)를 형성할 수 있다.
먼저, 도 6에 도시된 바와 같이, 기판(210)의 제1 면(212) 상에 절연막 패턴(20)을 형성하여 제1 접속 패드(230)를 노출시키고, 제1 접속 패드(230) 상에 시드층(22)을 형성할 수 있다.
예를 들면, 절연막 패턴(20)은 산화물, 질화물 등을 포함할 수 있다. 이들을 단독 또는 이들을 혼합하여 사용할 수 있다. 또한, 절연막 패턴(20)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착 공정(LPCVD), 스퍼터링(sputtering) 공정 등을 이용하여 형성될 수 있다. 이와 다르게, 절연막 패턴(20)은 스핀 코팅 방법 또는 스프레이 방법에 의해 형성된 폴리머(polymer) 막일 수 있다. 기판(210)의 제1 면(212) 상에 제1 접속 패드(230)를 노출시키는 보호막 패턴이 이미 형성되어 있는 경우, 상기 절연막 패턴을 형성하는 공정은 생략될 수 있다.
시드층(22)은 티타늄/구리(Ti/Cu), 티타늄/팔라듐(Ti/Pd), 티타늄/니켈(Ti/Ni), 크롬/구리(Cr/Cu) 또는 이들의 조합으로 이루어진 합금층을 포함할 수 있다. 시드층(22)은 스퍼터링 공정에 의해 형성될 수 있다.
이어서, 도 7에 도시된 바와 같이, 기판(210)의 제1 면(212) 상에 접속 패드(20) 상의 시드층(22) 영역을 노출시키는 개구를 갖는 포토레지스트 패턴(24)을 형성할 수 있다.
기판(210)의 제1 면(212) 상에 제1 접속 패드(230)를 덮는 포토레지스트막을 형성한 후, 상기 포토레지스트막 상에 노광 공정을 수행하여 제1 접속 패드(230) 상의 시드층(22) 영역을 노출시키는 상기 개구를 갖는 포토레지스트 패턴(24)을 형성할 수 있다.
도 8 내지 도 10에 도시된 바와 같이, 기판(210)의 제1 접속 패드(230) 상에 범프(32)를 형성할 수 있다.
구체적으로, 포토레지스트 패턴(24)의 상기 개구를 도전성 물질(30)로 충진한 후, 포토레지스트 패턴(24)을 제거하고 리플로우 공정을 수행하여 범프(32)를 형성할 수 있다. 예를 들면, 도전성 물질(30)은 시드층(22) 상에 도금 공정에 의해 형성될 수 있다. 이와 다르게, 범프(32)는 스크린 프린팅법, 증착법 등에 의해 형성될 수 있다.
범프(32)는 기판(210)의 제1 면(212)으로부터 제1 높이(H1)를 가질 수 있다. 예를 들면, 범프(32)의 제1 높이(H1)는 50㎛ 내지 150㎛의 범위 이내에 있을 수 있다.
도 12 내지 도 17을 참조하면, 기판(210)의 제1 면(212) 상에 충진 지지층(270)을 형성하고, 기판(210)의 후면, 즉 제2 면(214)을 연마할 수 있다.
도 12 및 도 13에 도시된 바와 같이, 기판(210)의 제1 면(212) 상에 범프(32)를 커버하는 충진 지지층(270)을 형성한 후, 충진 지지층(270)의 상부면을 제거하여 범프(32)를 노출시킬 수 있다.
이어서, 충진 지지층(270)을 상부를 제거하여 범프(32)를 노출시킬 수 있다. 충진 지지층(270)의 일부는 그라인더 공정, 식각 공정 등에 의해 제거될 수 있다. 이 때, 범프(32)의 상부 일부가 제거되어 제2 범프(34)가 형성될 수 있다. 따라서, 제2 범프(34)의 높이(H2)는 범프(32)의 높이(H1)보다 작을 수 있다. 이에 따라, 상기 범프의 높이를 감소시킴으로써, 반도체 칩과 웨이퍼 사이 또는 반도체 칩과 반도체 칩 사이의 갭을 감소시켜 더 얇은 두께의 패키지를 획득할 수 있다.
충진 지지층(270)은 기판(210)의 제1 면(212) 상에서 범프들(32) 사이의 공간을 완전히 채우도록 형성될 수 있다. 충진 지지층(270)은 웨이퍼 후면 연마 공정 시 웨이퍼의 휨을 방지할 수 있는 절연 물질을 포함할 수 있다. 예를 들면, 충진 지지층(270)은 에폭시 수지, 감광성 폴리이미드와 같은 고분자 물질을 포함할 수 있다.
이어서, 도 14에 도시된 바와 같이, 기판(210)의 제1 면(212) 상의 충진 지지층(270) 상에 접착층(280)을 형성할 수 있다.
예를 들면, 접착층(280)은 비전도성 접착 필름(Non Conductive Film, NCF)을 포함할 수 있다. 접착층(280)은 제1 웨이퍼(W1)로부터 개별화된 기판(210)을 또 다른 웨이퍼 또는 반도체 칩에 상기 범프를 개재하여 부착하기 위해 사용될 수 있다. 따라서, 상기 접착층은 도 22에 도시된 바와 같은 또 다른 웨이퍼(또는 반도체 칩)에 부착하기 바로 이전에 충진 지지층(270) 상에 형성될 수 있다.
이 후, 도 15 내지 도 17에 도시된 바와 같이, 기판 지지 시스템(WSS)을 이용하여 기판(210)의 후면, 즉 제2 면(214)을 연마할 수 있다. 캐리어 기판(C) 상에 제1 웨이퍼(W1)를 배치시킨 후, 기판(210)의 제2 면(214)을 연마시킬 수 있다. 기판(210)의 제1 면(212) 상의 충진 지지층(270)은 접착층(G)에 캐리어 기판(C) 상에 부착될 수 있다.
기판(210)의 제2 면(214)은 연마 공정에 의해 그라인딩될 수 있다. 이 때, 제2 범프들(34) 사이의 공간들을 완전히 채우는 충진 지지층(270)에 의해 기판(210)이 더 얇게 그라인딩될 수 있다. 즉, 충진 지지층(270)이 연마 공정 중에 제1 웨이퍼(W1)이 휘어지는 것을 방지함으로써, 동일한 조건의 기판 지지 시스템을 사용하여 더 얇은 두께로 기판(210)의 후면을 그라인딩할 수 있다.
도 18을 참조하면, 기판(210)의 제2 면(214) 상에 제2 접속 패드(250)를 형성할 수 있다.
기판(210)의 제2 면(214) 상에 제2 접속 패드(250)를 갖는 절연막(252)을 형성할 수 있다. 제2 접속 패드(250)는 관통 전극(240)의 일단부 상에 형성될 수 있다.
상기 관통 전극을 비아 라스트 공정에 의해 형성할 경우, 상기 제2 접속 패드를 형성하는 단계는 상기 관통 전극을 형성할 때 또는 그 이후에 수행될 수 있다.
도 18을 참조하면, 기판(210)으로부터 캐리어 기판(C)를 제거하고, 제1 웨이퍼(W1)를 절단하여 스크라이브 영역(SA)을 따라 절단하여 기판(210)을 제2 반도체 칩의 형태로 개별화할 수 있다.
도 19를 참조하면, 제2 웨이퍼 상에 도 5 내지 도 18을 참조로 설명한 공정들을 사용하여 제3 반도체 칩의 형태로 개별화된 반도체 장치를 형성할 수 있다.
상기 제3 반도체 칩은 기판(310), 기판(310)의 제1 면 및 제2 면에 각각 구비된 제1 접속 패드(330) 및 제2 접속 패드(350), 기판(310)을 관통하는 관통 전극(340), 기판(310)의 제1 접속 패드(330) 상에 구비된 제2 범프들(34), 기판(310)의 상기 제1 면 상에 제2 범프들(34) 사이를 채우는 충진 지지층(370) 및 충진 지지층(370) 상의 접착층(380)을 포함할 수 있다.
도 20을 참조하면, 제3 웨이퍼 상에 도 5 내지 도 18을 참조로 설명한 공정들을 사용하여 제4 반도체 칩의 형태로 개별화된 반도체 장치를 형성할 수 있다.
상기 제4 반도체 칩은 기판(410), 기판(410)의 제1 면에 구비된 제1 접속 패드(430), 기판(410)의 제1 접속 패드(430) 상에 구비된 제2 범프들(34), 기판(410)의 상기 제1 면 상에 제2 범프들(34) 사이를 채우는 충진 지지층(470) 및 충진 지지층(470) 상의 접착층(480)을 포함할 수 있다. 상기 제4 반도체 칩은 관통 실리콘 비아를 포함하지 않을 수 있다.
도 21을 참조하면, 제4 웨이퍼(W4) 상에 도 5 내지 도 17을 참조로 설명한 공정들을 사용하여 기판(110)의 제1 면(112) 상에 제2 범프들(34) 사이를 채우는 충진 지지층(170)을 형성한 후, 기판(210)의 제2 면(214)을 그라인딩하고 제2 접속 패드(150)를 형성할 수 있다.
도 22 및 도 23을 참조하면, 제4 웨이퍼(W4)의 기판(110) 상에 상기 제2 반도체 칩을 적층시킬 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체 칩은 비전도성 필름과 과 같은 접착층(280)을 이용하여 제4 웨이퍼(W4)에 부착될 수 있다. 예를 들면, 제4 웨이퍼(W4)는 칩 본딩 장치의 스테이지 상에 배치되고, 상기 제2 반도체 칩은 상기 칩 본딩 장치의 헤드에 흡착된 후, 제4 웨이퍼(W4)에 열 압착될 수 있다.
도 23에 도시된 바와 같이, 접착층(280)는 가열되고 상기 제2 범프는 리플로우되어 기판(110)의 제2 접속 패드(150)와 상기 제2 반도체 칩의 제1 접속 패드(230) 사이에는 도전성 범프(260)가 형성될 수 있다. 또한, 상기 제2 반도체 칩의 기판(210)의 전면 상에는 충진 지지층(270)이 형성되고, 충진 지지층(270) 상에는 접착층(280)이 형성될 수 있다.
충진 지지층(270)은 제1 반도체 칩(100)을 향하는 제2 반도체 칩(200)의 전면 상에 도포되며 제2 도전성 범프들(260)의 측면들을 커버할 수 있다. 충진 지지층(270)은 제2 도전성 범프(260)의 하부 및 중앙부의 측면들을 커버할 수 있다. 제2 도전성 범프(260)의 상부 일부는 충진 지지층(270)으로부터 돌출할 수 있다.
접착층(280)은 충진 지지층(270) 상에서 제2 도전성 범프들(260) 사이를 채우도록 구비될 수 있다. 접착층(280)은 충진 지지층(270)으로부터 돌출된 제2 도전성 범프(260)의 상부의 측면을 커버할 수 있다.
충진 지지층(270)은 제1 두께(T1)를 가지고, 접착층(280)은 제1 두께(T1)보다 작은 제2 두께(T2)를 가질 수 있다. 충진 지지층(270)은 제2 도전성 범프(260)의 전체 두께의 50% 내지 90%의 두께를 가질 수 있다.
도 24를 참조하면, 도 22 및 도 23을 참조로 설명한 공정들을 수행하여 상기 제2 반도체 칩 상에 상기 제3 반도체 칩을 적층하고, 상기 제3 반도체 칩 상에 상기 제4 반도체 칩을 적층할 수 있다.
도 25 및 도 26을 참조하면, 제4 웨이퍼(W4)를 소잉하여 적층 구조물(적층된 제1 내지 제4 반도체 칩들)을 패키지 기판(500) 상에 실장시킬 수 있다. 도 22 및 도 23을 참조로 설명한 공정들을 수행하여 패키지 기판(500) 상에 상기 제1 반도체 칩을 적층시킬 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 칩은 비전도성 필름과 과 같은 접착층(180)을 이용하여 패키지 기판(500)에 부착될 수 있다. 예를 들면, 패키지 기판(500)은 칩 본딩 장치의 스테이지 상에 배치되고, 상기 제1 반도체 칩을 포함하느 상기 적층 구조물은 상기 칩 본딩 장치의 헤드에 흡착된 후, 패키지 기판(500)에 열 압착될 수 있다.
도 26에 도시된 바와 같이, 접착층(180)는 가열되고 상기 제2 범프는 리플로우되어 패키지 기판(500)의 접속 패드(510)와 상기 제1 반도체 칩의 제1 접속 패드(130) 사이에는 도전성 범프(160)가 형성될 수 있다. 또한, 상기 제1 반도체 칩의 기판(110)의 전면 상에는 충진 지지층(170)이 형성되고, 충진 지지층(170) 상에는 접착층(180)이 형성될 수 있다. 충진 지지층(170)은 도전성 범프들(160) 사이의 공간들을 채울 수 있다. 충진 지지층(170)의 두께는 접착층(180)의 두께보다 더 클 수 있다.
이어서, 패키지 기판(500)의 상부면 상에 상기 제1 내지 제4 반도체 칩들을 커버하는 몰딩 부재를 형성한 후, 패키지 기판(500)의 하부면 상의 외부 접속 패드들(520) 상에 외부 접속 부재들을 형성하여 도 1의 반도체 패키지(10)를 완성할 수 있다.
이하에서는, 비교예에 따른 적층된 반도체 칩의 두께 및 예시적인 실시예들에 따른 적층된 반도체 칩의 두께에 대하여 설명하기로 한다.
도 27a는 비교예에 따른 실장 기판 상에 적층된 제1 반도체 칩을 나타내는 단면도이고, 도 27b는 예시적인 실시예에 따른 실장 기판 상에 적층된 제1 반도체 칩을 나타내는 단면도이다.
도 27a를 참조하면, 도 5 내지 도 11을 참조로 설명한 공정들과 유사한 공정들을 수행하여 제1 기판(110)의 전면 상의 제1 접속 패드(130) 상에 범프들을 형성한 후, 기판 지지 시스템(WSS)을 이용하여 제1 기판(110)의 후면, 즉 제2 면(214)을 연마할 수 있다. 상기 연마 공정은 제1 기판(110)의 전면은 접착층에 의해 캐리어 기판 상에 부착된 상태에서 수행될 수 있다.
이후, 비전도성 필름(180)를 이용한 칩 본딩 공정에 의해 상기 범프는 리플로우되어 패키지 기판(500)의 기판 패드(510)와 제1 기판(110)의 제1 접속 패드(130) 사이에는 도전성 범프(160)가 형성될 수 있다.
이 경우에 있어서, 제1 기판(100)은 제1 두께(T1)를 가지고, 패키지 기판(500)과 제1 반도체 칩 사이는 제1 갭(G)만큼 이격될 수 있다.
도 27b를 참조하면, 도 5 내지 도 11을 참조로 설명한 공정들과 유사한 공정들을 수행하여 제1 기판(110)의 전면 상의 제1 접속 패드(130) 상에 범프들을 형성한 후, 도 12 내지 도 16을 참조로 설명한 공정들과 유사한 공정들을 수행하여 제1 기판(110)의 전면 상에 충진 지지층(270)을 형성하고 제1 기판(110)의 후면, 즉 제2 면(214)을 연마할 수 있다.
상기 연마 공정은 제1 기판(110)의 전면 상에 충진 지지층(270)이 형성된 상태에서 수행될 수 있다. 이 때, 충진 지지층(270)이 상기 범프들 사이의 공간들을 완전히 채우면서 제1 기판(110)의 전면을 지지하고 있으므로, 기판(110)을 더 얇게 그라인할 수 있다. 즉, 충진 지지층(270)이 연마 공정 중에 웨이퍼가 휘어지는 것을 방지함으로써, 동일한 조건의 기판 지지 시스템을 사용하여 더 얇은 두께로 제1 기판(110)의 후면을 그라인딩할 수 있다.
이후, 비전도성 필름(180)를 이용한 칩 본딩 공정에 의해 상기 범프는 리플로우되어 패키지 기판(500)의 기판 패드(510)와 제1 기판(110)의 제1 접속 패드(130) 사이에는 도전성 범프(160)가 형성될 수 있다.
이 경우에 있어서, 제1 기판(100)은 제1 두께(T1)보다 작은 제2 두께(T2)를 가지고, 패키지 기판(500)과 제1 반도체 칩 사이는 제1 갭(G)보다 작은 제2 갭(G2)만큼 이격될 수 있다.
이 때, 제1 기판(100)은 제1 두께(T1)를 가지고, 패키지 기판(500)과 제1 반도체 칩 사이는 제1 갭(G)만큼 이격될 수 있다.
도 28은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 반도체 장치들의 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 28을 참조하면, 반도체 패키지(11)는 패키지 기판(500), 제1 반도체 장치(60), 적어도 하나의 제2 반도체 장치(50a, 50b) 및 몰딩 부재(600)를 포함할 수 있다. 또한, 반도체 패키지(11)는 외부 접속 부재들(530)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 시스템 인 패키지(System In Package, SIP)와 같은 전자 장치일 수 있다. 제1 반도체 장치(60)는 인터포저이고, 제2 반도체 장치(50a, 50b)는 고대역폭 메모리(HBM, High Bandwidth Memory) 장치를 포함할 수 있다. 이와 다르게, 제1 반도체 장치(60)는 로직 반도체 장치와 제1 전자 부품을 포함하고, 제2 반도체 장치(50a, 50b)는 메모리 장치와 같은 제2 전자 부품을 포함할 수 있다.
도 28에 도시된 바와 같이, 제2 반도체 장치(50a, 50b)는 도 1에 도시된 적층된 제1 내지 4 반도체 칩들(100, 200, 300, 400)을 포함할 수 있다. 제1 내지 제4 반도체 칩들(100, 200, 300, 400)은 실리콘 관통 비아들(TSVs)과 같은 관통 전극들(140, 240, 340)에 의해 전기적으로 연결될 수 있다.
제1 반도체 칩(100)은 제1 반도체 장치(60) 상에 제1 도전성 범프들을 매개로 실장될 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 제2 도전성 범프들을 매개로 적층될 수 있다. 제1 반도체 장치(60)와 제1 반도체 칩(100) 사이 그리고 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이에는 서로 다른 물질들을 포함하는 이중층 구조의 갭필 물질층이 충진될 수 있다. 상기 갭필 물질층은 상기 제1 및 제2 도전성 범프들의 사이의 갭들을 완전히 채우도록 구비될 수 있다. 상기 갭필 물질층은 충진 지지층(170, 270) 및 접착층(180, 280)을 포함할 수 있다.
충진 지지층(170, 270)은 제1 및 제2 반도체 칩들(100, 200)의 전면들 상에 각각 구비되어 상기 제1 및 제2 도전성 범프들(160, 260)의 사이의 갭들을 채움으로써, 제1 및 제2 반도체 칩들(100, 200)이 더 얇은 두께를 갖도록 웨이퍼 레벨 칩의 후면을 그라인딩할 수 있다. 또한, 충진 지지층(170, 270)에 의해 상기 제1 및 제2 도전성 범프들이 상대적으로 더 얇은 두께(높이)를 갖게 됨으로써, 제1 반도체 장치(60)와 제1 반도체 칩(100) 사이 그리고 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이의 갭들을 더 감소시킬 수 있다.
이에 따라, 더 얇은 두께를 갖는 반도체 패키지를 제공할 수 있다.
상기 반도체 패키지는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 사용될 수 있다. 상기 반도체 장치는 fin FET, DRAM, VNAND 등을 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치, 고대역폭 메모리(HBM) 장치 등과 같은 휘발성 메모리 장치, 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치, 및 씨모스 이미지 센서(CMOS Image Sensor: CIS)를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11: 반도체 패키지 100, 200, 300, 400: 반도체 칩
110, 210, 310, 410: 기판 120: 층간 절연막
122: 배선 130, 230, 330, 430: 제1 접속 패드
140, 240, 340: 관통 전극 150, 250, 350: 제2 접속 패드
160, 260, 360, 460: 도전성 범프 170, 270, 370, 470: 충진 지지층
180, 280, 380, 480: 접착층 500: 패키지 기판
510: 기판 패드 520: 외부 접속 패드
530: 외부 접속 부재 600: 몰딩 부재

Claims (20)

  1. 제1 관통 전극을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 적층되고 제2 관통 전극을 포함하는 제2 반도체 칩;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 개재되며 상기 제1 및 제2 관통 전극들을 전기적으로 연결하기 위한 복수 개의 도전성 범프들;
    상기 제1 반도체 칩을 향하는 상기 제2 반도체 칩의 제1 면을 커버하며 상기 도전성 범프들 사이를 채우는 충진 지지층; 및
    상기 충진 지지층 상에서 상기 도전성 범프들 사이를 채우며 상기 제1 및 제2 반도체 칩들을 부착시키는 위한 접착층을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 충진 지지층은 상기 도전성 범프의 하부 및 중앙부의 측면들을 커버하고, 상기 접착층은 상기 충진 지지층으로부터 돌출된 상기 도전성 범프의 상부의 측면을 커버하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 충진 지지층은 제1 두께를 갖고 상기 접착층은 상기 제1 두께보다 작은 제2 두께를 갖는 반도체 패키지.
  4. 제 1 항에 있어서, 상기 충진 지지층은 에폭시 물질을 포함하고 상기 접착층은 비전도성 필름을 포함하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제2 반도체 칩은 상기 제1 면 상에 제1 접속 패드 및 상기 제1 면과 반대하는 제2 면 상에 제2 접속 패드를 포함하고, 상기 도전성 범프는 상기 제1 접속 패드 상에 배치되는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 제1 접속 패드 및 상기 제2 접속 패드는 상기 제2 관통 전극에 의해 전기적으로 연결되는 반도체 패키지.
  7. 제 2 항에 있어서, 상기 제2 반도체 칩은 외측면에 상기 제1 접속 패드를 갖는 층간 절연막을 더 포함하는 반도체 패키지.
  8. 제 1 항에 있어서,
    패키지 기판을 더 포함하고,
    상기 제1 반도체 칩은 제2 도전성 범프들을 매개로 상기 패키지 기판 상에 실장되는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 패키지 기판을 향하는 상기 제1 반도체 칩의 제3 면을 커버하며 상기 제2 도전성 범프들 사이를 채우는 제2 충진 지지층; 및
    상기 충진 지지층 상에서 상기 제2 도전성 범프들 사이를 채우며 상기 제1 및 제2 반도체 칩들을 부착시키는 위한 제2 접착층을 더 포함하는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 제1 반도체 칩은 상기 제3 면 상에 제3 접속 패드 및 상기 제3 면과 반대하는 제4 면 상에 제4 접속 패드를 포함하고, 상기 제2 도전성 범프는 상기 제3 접속 패드 상에 배치되는 반도체 패키지.
  11. 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 제1 기판, 상기 제1 면 상에 구비된 제1 접속 패드, 및 상기 제1 기판을 관통하여 상기 제1 접속 패드와 전기적으로 연결되는 제1 관통 전극을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩의 상기 제2 면 상에 적층되고, 제3 면 및 상기 제3 면에 반대하는 제4 면을 갖는 제2 기판, 상기 제3 면 상에 구비된 제3 접속 패드, 및 상기 제2 기판을 관통하며 상기 제3 접속 패드와 전기적으로 연결되는 제2 관통 전극을 포함하는 제2 반도체 칩;
    상기 제1 반도체 칩 및 상기 제2 반도체 칩 사이에 개재되며 상기 제1 및 제2 관통 전극들을 전기적으로 연결하기 위한 복수 개의 도전성 범프들; 및
    상기 제1 반도체 칩 및 제2 반도체 칩 사이에서 상기 도전성 범프들 사이를 공간을 채우도록 구비되며, 상기 제1 반도체 칩을 향하는 상기 제2 반도체 칩의 전면을 커버하며 제1 물질로 이루어진 충진 지지층 및 상기 충진 지지층에 부착되며 제2 물질로 이루어진 접착층을 구비하는 갭필(gap-fill) 물질층을 포함하는 반도체 패키지.
  12. 제 11 항에 있어서, 상기 충진 지지층은 상기 도전성 범프의 하부 및 중앙부의 측면들을 커버하고, 상기 접착층은 상기 충진 지지층으로부터 돌출된 상기 도전성 범프의 상부의 측면을 커버하는 반도체 패키지.
  13. 제 11 항에 있어서, 상기 충진 지지층은 제1 두께를 갖고 상기 접착층은 상기 제1 두께보다 작은 제2 두께를 갖는 반도체 패키지.
  14. 제 11 항에 있어서, 상기 충진 지지층은 에폭시 물질을 포함하고 상기 접착층은 비전도성 필름을 포함하는 반도체 패키지.
  15. 제 11 항에 있어서, 상기 제1 반도체 칩은 상기 제2 면 상에 제2 접속 패드를 포함하고, 상기 도전성 범프는 상기 제2 접속 패드와 상기 제3 접속 패드 사이에 배치되는 반도체 패키지.
  16. 제 11 항에 있어서, 상기 제2 반도체 칩은 상기 제4 면 상에 제4 접속 패드를 포함하고, 상기 제1 접속 패드 및 상기 제2 접속 패드는 상기 제2 관통 전극에 의해 전기적으로 연결되는 반도체 패키지.
  17. 제 16 항에 있어서, 상기 제2 반도체 칩은 외측면에 상기 제3 접속 패드를 갖는 층간 절연막을 더 포함하는 반도체 패키지.
  18. 제 11 항에 있어서,
    패키지 기판을 더 포함하고,
    상기 제1 반도체 칩은 제2 도전성 범프들을 매개로 상기 패키지 기판 상에 실장되는 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 패키지 기판을 향하는 상기 제1 반도체 칩의 전면을 커버하며 상기 제2 도전성 범프들 사이를 채우는 충진 지지층; 및
    상기 충진 지지층 상에서 상기 제2 도전성 범프들 사이를 채우며 상기 패키지 기판 및 제1 반도체 칩을 부착시키는 위한 접착층을 더 포함하는 반도체 패키지.
  20. 제 18 항에 있어서, 상기 제2 도전성 범프는 상기 제1 접속 패드와 상기 패키지 기판의 기판 패드 사이에 배치되는 반도체 패키지.
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