KR101579666B1 - 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법 - Google Patents

반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법에 관한 것이다.
일례로, 일면에 형성된 도전성 패드 및 상기 도전성 패드와 연결된 도전성 범프를 각각 포함하며, 상기 도전성 패드가 형성된 부분에 비중첩 영역을 가지도록 적층된 다수의 반도체 다이; 상기 비중첩 영역에 각각 형성된 제 1 인캡슐란트; 및 상기 도전성 범프와 각각 연결되어 서로 동일층 상에 위치하는 다수의 솔더볼을 포함하는 반도체 디바이스를 개시한다.
본 발명에 따르면, 보다 슬림한 두께의 반도체 디바이스 및 반도체 패키지 그리고 그 제조 방법을 제공할 수 있다.

Description

반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR PAKAGE AND METHOD FOR MENUFACTURING THE SEMICONDUCTOR DEVICE AND THE SEMICONDUCTOR PAKAGE}
본 발명은 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법에 관한 것이다.
일반적으로 반도체 디바이스는, 반도체 다이, 상기 반도체 다이를 탑재하며 상기 반도체 다이(semiconductor die)와 전기적으로 연결되는 회로기판, 상기 반도체 다이와 상기 회로기판을 전기적으로 연결하는 전기적 연결 부재, 상기 반도체 다이, 회로기판와 전기적 연결부재를 봉합하는 인캡슐란트(encapsulant), 및 상기 회로기판에 전기적으로 연결되어 외부 장치와 접속되는 솔더볼(solder ball)을 포함할 수 있다.
최근에도 다양한 방법을 통해 반도체 디바이스와 패키지의 두께를 최소화하여 보다 슬림한 반도체 디바이스와 패키지를 개발하려는 연구가 지속되고 있다.
본 발명은, 보다 슬림한 두께의 반도체 디바이스 및 반도체 패키지 그리고 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 디바이스는, 일면에 형성된 도전성 패드 및 상기 도전성 패드와 연결된 도전성 범프를 각각 포함하며, 상기 도전성 패드가 형성된 부분에 비중첩 영역을 가지도록 적층된 다수의 반도체 다이; 상기 비중첩 영역에 각각 형성된 제 1 인캡슐란트; 및 상기 도전성 범프와 각각 연결되어 서로 동일층 상에 위치하는 다수의 솔더볼을 포함한다.
또한, 상기 다수의 반도체 다이의 측면에 상기 제 1 인캡슐란트와 연결된 제 2 인캡슐란트를 더 포함할 수 있다.
또한, 상기 다수의 반도체 다이의 측면과 하면에 형성된 절연 보호층 또는 EMI(Electro Magnetic Interference) 보호층을 더 포함할 수 있다.
또한, 상기 다수의 반도체 다이는 제 1 반도체 다이 및 제 2 반도체 다이를 포함하고, 상기 제 1 반도체 다이는, 서로 반대 면인 제 1 면과 제 2 면을 가지고, 상기 제 1 면에 형성된 제 1 도전성 패드 및 상기 제 1 도전성 패드와 연결되며 상부로 돌출된 제 1 도전성 범프를 포함하고, 상기 제 2 반도체 다이는, 서로 반대 면인 제 3 면과 제 4 면을 가지고, 상기 제 3 면이 상기 제 1 면과 마주보도록 상기 제 1 반도체 다이 상에 적층되고, 상기 제 3 면에 형성된 제 2 도전성 패드 및 상기 제 2 도전성 패드와 연결되며 상기 제 2 도전성 패드에서 상기 제 4 면까지 내부를 관통하는 제 2 도전성 범프를 포함할 수 있다.
또한, 상기 제 1 도전성 범프는 상기 제 2 반도체 다이의 제 4 면이 이루는 가상 수평선까지 돌출될 수 있다.
또한, 상기 다수의 반도체 다이는 다수의 제 1 반도체 다이 및 제 2 반도체 다이를 포함하고, 상기 다수의 제 1 반도체 다이는, 서로 반대 면인 제 1 면과 제 2 면을 각각 가지고 적층되며, 상기 제 1 면에 형성된 제 1 도전성 패드 및 상기 제 1 도전성 패드와 연결되며 상부로 돌출된 제 1 도전성 범프를 각각 포함하고, 상기 제 2 반도체 다이는, 서로 반대 면인 제 3 면과 제 4 면을 가지고, 상기 제 3 면이 상기 다수의 제 1 반도체 다이 중 최상위층에 위치한 제 1 반도체 다이의 제 1 면과 마주보도록 상기 다수의 제 1 반도체 다이 상에 적층되고, 상기 제 3 면에 형성된 제 2 도전성 패드 및 상기 제 2 도전성 패드와 연결되며 상기 제 2 도전성 패드에서 상기 제 4 면까지 내부를 관통하는 제 2 도전성 범프를 포함할 수 있다.
또한, 상기 제 1 도전성 범프는 상기 제 2 반도체 다이의 제 4 면이 이루는 가상 수평선까지 각각 돌출될 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스는, 일면에 형성된 도전성 패드 및 상기 도전성 패드와 연결된 도전성 범프를 각각 포함하며, 상기 도전성 패드가 형성된 부분에 비중첩 영역을 가지도록 적층된 다수의 반도체 다이; 상기 비중첩 영역에 각각 형성된 제 1 인캡슐란트 및 상기 반도체 다이의 측면에 형성되며 상기 제 1 인캡슐란트와 연결된 제 2 인캡슐란트; 상기 제 2 인캡슐란트를 관통하며 상기 도전성 범프 중 적어도 하나와 전기적으로 연결된 도전성 비아; 및 상기 도전성 범프 및 상기 도전성 비아와 연결되어 서로 동일층 상에 위치하는 다수의 솔더볼을 포함한다.
또한, 상기 도전성 범프 중 적어도 하나와 상기 도전성 비아의 일측 간을 연결하는 재배선층을 더 포함할 수 있다.
또한, 상기 다수의 반도체 다이는 제 1 반도체 다이 및 제 2 반도체 다이를 포함하고, 상기 제 1 반도체 다이는, 서로 반대 면인 제 1 면과 제 2 면을 가지고, 상기 제 1 면에 형성된 제 1 도전성 패드 및 상기 제 1 도전성 패드와 연결되며 상부로 돌출된 제 1 도전성 범프를 포함하고, 상기 제 2 반도체 다이는, 서로 반대 면인 제 3 면과 제 4 면을 가지고, 상기 제 3 면이 상기 제 1 면과 마주보도록 상기 제 1 반도체 다이 상에 적층되고, 상기 제 3 면에 형성된 제 2 도전성 패드 및 상기 제 2 도전성 패드와 연결되며 하부로 돌출된 제 2 도전성 범프를 포함할 수 있다.
또한, 상기 제 1 도전성 범프는 상기 제 2 반도체 다이의 제 4 면이 이루는 가상 수평선까지 돌출될 수 있다.
또한, 상기 제 2 도전성 범프는 상기 제 1 반도체 다이의 제 2 면이 이루는 가상 수평선까지 돌출될 수 있다.
또한, 상기 제 2 도전성 범프와 상기 도전성 비아 간을 연결하는 재배선층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 패키지는 본 발명의 일 실시예에 따른 반도체 디바이스 및 상기 반도체 디바이스와 전기적으로 연결되는 반도체 칩이 구비된 회로기판을 포함한다.
본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법은, 서로 반대 면인 제 1 면과 제 2 면을 가지고, 상기 제 1 면에 형성된 제 1 도전성 패드 및 상기 제 1 도전성 패드와 연결되며 상부로 돌출된 제 1 도전성 범프를 포함하는 제 1 반도체 다이와, 서로 반대 면인 제 3 면과 제 4 면을 가지고 상기 제 3 면에 형성된 제 2 도전성 패드를 포함하는 제 2 반도체 다이를 각각 준비하는 단계; 상기 제 3 면이 상기 제 1 면과 마주보도록 상기 제 1 반도체 다이 상에 상기 제 2 반도체 다이를 적층하되, 상기 제 1 도전성 패드와 상기 제 2 도전성 패드가 형성된 부분에 비중첩 영역이 형성되도록 적층하는 단계; 상기 비중첩 영역에 제 1 인캡슐란트를 형성하는 단계; 상기 제 1 도전성 범프가 노출되도록 상기 제 2 반도체 다이와 상기 제 1 인캡슐란트를 그라인딩하는 단계; 상기 제 2 반도체 다이에 비아홀을 형성하고 상기 제 2 도전성 패드와 연결되는 제 2 도전성 범프를 형성하는 단계; 및 노출된 상기 제 1 및 제 2 도전성 범프에 각각 연결되는 솔더볼을 형성하는 단계를 포함한다.
또한, 상기 제 1 및 제 2 반도체 다이의 측면에 상기 제 1 인캡슐란트와 연결되도록 제 2 인캡슐란트를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 및 제 2 반도체 다이의 측면과 하면에 절연 보호층 또는 EMI(Electro Magnetic Interference) 보호층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 반도체 다이를 다수 개로 구비하고, 상기 제 1 반도체 다이들의 각 제 1 도전성 패드가 형성된 부분에 비중첩 영역이 형성되도록 상기 제 1 반도체 다이들을 적층할 수 있다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은, 서로 반대 면인 제 1 면과 제 2 면을 가지고, 상기 제 1 면에 형성된 제 1 도전성 패드 및 상기 제 1 도전성 패드와 연결되며 상부로 돌출된 제 1 도전성 범프를 포함하는 제 1 반도체 다이와, 서로 반대 면인 제 3 면과 제 4 면을 가지고, 상기 제 3 면에 형성된 제 2 도전성 패드 및 상기 제 2 도전성 패드와 연결되며 내부에 일정 깊이로 형성된 제 2 도전성 범프를 포함하는 제 2 반도체 다이를 준비하는 단계; 상기 제 3 면이 상기 제 1 면과 마주보도록 상기 제 1 반도체 다이 상에 상기 제 2 반도체 다이를 적층하되, 상기 제 1 도전성 패드와 상기 제 2 도전성 패드가 형성된 부분에 비중첩 영역이 형성되도록 적층하는 단계; 상기 비중첩 영역에 제 1 인캡슐란트를 형성하는 단계; 상기 제 1 도전성 범프가 노출되도록 상기 제 2 반도체 다이의 제 4 면 및 상기 제 1 인캡슐란트를 그라인딩하는 단계; 및 노출된 상기 제 1 도전성 범프와 상기 제 2 도전성 범프에 각각 연결되는 솔더볼을 형성하는 단계를 포함할 수 있다.
또한, 상기 제 1 및 제 2 반도체 다이의 측면에 상기 제 1 인캡슐란트와 연결되도록 제 2 인캡슐란트를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 및 제 2 반도체 다이의 측면과 하면에 절연 보호층 또는 EMI(Electro Magnetic Interference) 보호층을 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제 1 반도체 다이를 다수 개로 구비하고, 상기 제 1 반도체 다이들의 각 제 1 도전성 패드가 형성된 부분에 비중첩 영역이 형성되도록 상기 제 1 반도체 다이들을 적층할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법은, 서로 반대 면인 제 1 면과 제 2 면을 가지고, 상기 제 1 면에 형성된 제 1 도전성 패드 및 상기 제 1 도전성 패드와 연결되며 상부로 돌출된 제 1 도전성 범프를 포함하는 제 1 반도체 다이와, 서로 반대 면인 제 3 면과 제 4 면을 가지고, 상기 제 3 면에 형성된 제 2 도전성 패드 및 상기 제 2 도전성 패드와 연결되며 상부로 돌출된 제 2 도전성 범프를 포함하는 제 2 반도체 다이를 준비하는 단계; 상기 제 3 면이 상기 제 1 면과 마주보도록 상기 제 1 반도체 다이 상에 상기 제 1 반도체 다이를 적층하되, 상기 제 1 도전성 패드와 상기 제 2 도전성 패드가 형성된 부분에 비중첩 영역이 형성되도록 적층하는 단계; 상기 비중첩 영역에 제 1 인캡슐란트, 및 상기 제 1 반도체 다이와 상기 제 2 반도체 다이의 측면에 상기 제 1 인캡슐란트와 연결되는 제 2 인캡슐란트를 형성하는 단계; 상기 제 1 도전성 범프와 상기 제 2 도전성 범프가 노출되도록 상기 제 1 및 제 2 반도체 다이와 상기 제 1 및 제 2 인캡슐란트를 그라인딩하는 단계; 및 노출된 상기 제 2 도전성 범프와 연결되도록 상기 제 1 인캡슐란트 및 상기 제 2 인캡슐란트 상에 재배선층을 형성하는 단계; 상기 제 2 인캡슐란트에 상기 재배선층과 연결되는 도전성 비아를 형성하는 단계; 및 노출된 상기 제 1 도전성 범프와 상기 도전성 비아에 각각 연결되는 솔더볼을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법은, 본 발명의 일 실시예에 따른 제조 방법에 의해 제조된 반도체 디바이스를 반도체 칩을 포함하는 회로기판과 전기적으로 연결하고, 상기 제 1 반도체 다이의 제 2 면과 상기 제 1 인캡슐란트를 그라인딩한다.
본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법은, 본 발명의 다른 실시예에 따른 제조 방법에 의해 제조된 반도체 디바이스를 반도체 칩을 포함하는 회로기판과 전기적으로 연결하고, 상기 제 1 반도체 다이의 제 2 면과 상기 제 1 인캡슐란트를 그라인딩한다.
본 발명에 따르면, 보다 슬림한 두께의 반도체 디바이스 및 반도체 패키지 그리고 그 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 2 내지 도 4는 본 발명의 변형예에 따른 반도체 디바이스의 단면도이다.
도 5는 본 발명의 다른 실시예에 다른 반도체 디바이스의 단면도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 디바이스의 전체적인 제조 방법을 나타낸 흐름도이다.
도 8 내지 도 13은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 순서를 나타낸 도면이다.
도 14 내지 도 16은 본 발명의 변형예에 따른 반도체 디바이스의 제조 방법을 설명하기 위해 나타낸 도면이다.
도 17은 본 발명의 다른 실시예에 따른 반도체 디바이스의 전체적인 제조 방법을 나타낸 흐름도이다.
도 18 내지 도 22는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 순서를 나타낸 도면이다.
도 23 내지 도 25는 본 발명의 변형예에 따른 반도체 디바이스의 제조 방법을 설명하기 위해 나타낸 도면이다.
도 26은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 전체적인 제조 방법을 나타낸 흐름도이다.
도 27 내지 도 33은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 순서를 설명하기 위해 나타낸 도면이다.
도 34 내지 도 38은 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타낸 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 1은 본 발명의 일 실시예에 따른 반도체 디바이스의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스(100A)는 다수의 반도체 다이(110, 120), 제 1 인캡슐란트(130a, 130b) 및 다수의 솔더볼(140a, 140b)을 포함한다.
다수의 반도체 다이(110, 120)는 제 1 반도체 다이(110)와 제 2 반도체 다이(120)를 포함할 수 있다.
제 1 반도체 다이(110)는 비활성 영역(111), 활성 영역(112), 제 1 도전성 패드(113) 및 제 1 도전성 범프(114)를 포함할 수 있다. 비활성 영역(111)은 통상의 웨이퍼일 수 있다. 활성 영역(112)은, 비활성 영역(111) 상에 형성되고, 메모리 칩을 포함할 수 있다. 제 1 도전성 패드(113)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나의 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 제 1 도전성 범프(114)는, 제 1 도전성 패드(113)와 연결되며, 제 1 도전성 패드(113)로부터 상부를 향해 일정 높이로 돌출될 수 있다. 이러한 제 1 도전성 범프(114)는 구리 또는 주석 등을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 제 1 반도체 다이(110)는 서로 반대 면인 제 1 면(110a)과 제 2 면(110b)을 가질 수 있다. 여기서, 제 1 면(110a)은 제 1 반도체 다이(110)의 상면 즉, 활성 영역(112)의 상면으로 정의되고, 제 2 면(110b)은 제 1 반도체 다이(110)의 하면 즉, 비활성 영역(111)의 하면으로 정의할 수 있다.
제 2 반도체 다이(120)는 비활성 영역(121), 활성 영역(122), 제 2 도전성 패드(123) 및 제 2 도전성 범프(124)를 포함할 수 있다. 비활성 영역(121)은 통상의 웨이퍼일 수 있다. 활성 영역(122)은, 비활성 영역(121) 상에 형성되고, 메모리 칩을 포함할 수 있다. 제 2 도전성 패드(123)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나의 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 제 2 도전성 범프(124)는, 제 2 도전성 패드(123)와 연결되며, 제 2 도전성 패드(123)로부터 비활성 영역(121)을 관통하여 상면까지 돌출될 수 있다. 이러한 제 2 도전성 범프(124)는 구리 또는 주석 등을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 제 2 반도체 다이(120)는 서로 반대 면인 제 3 면(120a)과 제 4 면(120b)을 가질 수 있다. 여기서, 제 3 면(120a)은 제 2 반도체 다이(120)의 하면 즉, 활성 영역(122)의 하면으로 정의되고, 제 4 면(120b)은 제 2 반도체 다이(120)의 상면 즉, 비활성 영역(121)의 상면으로 정의할 수 있다.
제 2 반도체 다이(120)는 제 1 반도체 다이(110) 상에 적층되며, 제 1 반도체 다이(110)의 제 1 면(110a)과 제 2 반도체 다이(120)의 제 3 면(120a)이 서로 접하도록 적층될 수 있다. 또한, 제 1 및 제 2 반도체 다이(110, 120)는 완전히 중첩되도록 적층되는 것이 아니라, 제 1 및 제 2 도전성 패드(113, 123)가 각각 형성되는 제 1 및 제 2 반도체 다이(110, 120)의 양 측부에 비충첩 영역(A1, A2)이 형성되도록 적층될 수 있다. 비충첩 영역(A1, A2)에는 제 1 반도체 다이(110)의 제 1 도전성 범프(114)가 위치할 수 있으며, 제 1 도전성 범프(114)는 제 2 반도체 다이(120)의 제 4 면(120b)이 이루는 가상 수평선까지 돌출되도록 이루어질 수 있다.
제 1 인캡슐란트(130a, 130b)는, 제 1 및 제 2 반도체 다이(110, 120)의 비중첩 영역(A1, A2)을 메우는 형태로 형성될 수 있다. 제 1 인캡슐란트(130a, 130b)는, 제 1 및 제 2 반도체 다이(110, 120)를 서로 견고히 결합하는 역할을 하며, 특히 제 1 도전성 패드(113) 측의 비중첩 영역(130a)에는 제 1 도전성 범프(114)를 제 1 도전성 패드(113)에 더욱 견고히 고정시킬 수 있다.
다수의 솔더볼(140a, 140b)은 제 1 솔더볼(140a)과 제 2 솔더볼(140b)을 포함할 수 있다. 제 1 솔더볼(140a)은 제 1 도전성 범프(114)의 상부와 연결되고, 제 2 솔더볼(140b)은 제 2 도전성 범프(124)의 상부와 연결될 수 있다.
도 2 내지 도 4는 본 발명의 변형예에 따른 반도체 디바이스의 단면도이다.
우선, 도 2에 도시된 반도체 디바이스(100B)는, 도 1에 도시된 반도체 디바이스(100A)의 측면에 제 2 인캡슐란트(131a, 131b)가 더 형성됨으로써 이루어진다. 여기서, 제 2 인캡슐란트(131a, 131b)는 제 1 인캡슐란트(130a, 130b)와 각각 연결될 수 있다.
이와 같이 도 2에 도시된 반도체 디바이스(100B)는, 도 1에 도시된 반도체 디바이스(100A)와 비교하여 몰딩 영역 즉 인캡슐란트 영역을 디바이스의 측부로 확장한 것으로, 반도체 디바이스(100B)를 외부로부터 보다 안정적으로 보호할 수 있다.
다음, 도 3에 도시된 반도체 디바이스(100C)는, 도 1에 도시된 반도체 디바이스(100A)의 측면과 하면을 둘러싸는 절연 보호층 또는 EMI(Electro Magnetic Interference) 보호층이 더 형성됨으로써 이루어질 수 있다.
다음, 도 4에 도시된 반도체 디바이스(100D)는 3층 이상의 반도체 다이가 적층되어 이루어진 경우로, 2개 이상의 제 1 반도체 다이(110, 110’)를 포함할 수 있다. 예를 들어, 도 1에 도시된 반도체 디바이스(100A)의 하부에 제 1_1 반도체 다이(110’)가 더 적층될 수 있다.
제 1_1 반도체 다이(110’)는 도 1에 도시된 제 1 반도체 다이(110)와 유사한 구조로 이루어질 수 있다. 제 1_1 반도체 다이(110’)는 비활성 영역(111’), 활성 영역(112’), 제 1_1 도전성 패드(113’) 및 제 1_1 도전성 범프(114’)를 포함할 수 있다. 비활성 영역(111’)은 통상의 웨이퍼일 수 있다. 활성 영역(112’)은, 비활성 영역(111’) 상에 형성되고, 메모리 칩을 포함할 수 있다. 제 1 도전성 패드(113’)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나의 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 제 1_1 도전성 범프(114’)는, 제 1_1 도전성 패드(113’)와 연결되며, 제 1_1 도전성 패드(113’)로부터 상부를 향해 일정 높이로 돌출될 수 있다. 예를 들어, 제 1_1 도전성 범프(114’)는 제 1_1 도전성 패드(113’)에서 제 2 반도체 다이(120)의 제 4 면(120b)이 이루는 가상 수평성까지 돌출될 수 있다. 이러한 제 1_1 도전성 범프(114’)는 구리 또는 주석 등을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 제 1_1 반도체 다이(110’)는 서로 반대 면인 제 1_1 면(110a’)과 제 2_1 면(110b’)을 가질 수 있다. 여기서, 제 1_1 면(110a’)은 제 1_1 반도체 다이(110’)의 상면 즉, 활성 영역(112’)의 상면으로 정의되고, 제 2_1 면(110b’)은 제 1_1 반도체 다이(110’)의 하면 즉, 비활성 영역(111’)의 하면으로 정의할 수 있다. 여기서, 제 1 반도체 다이(110)는, 제 1_1 반도체 다이(110’)와 비중첩 영역(A3, A4)이 형성되며, 제 1 반도체 다이(110)의 제 2 면(110b)이 제 1_1 반도체 다이(110’)의 제 1_1 면(110a)에 접하도록 적층될 수 있다. 제 1_1 도전성 패드(113’) 측의 비중첩 영역(A3)에 제 1_2 도전성 범프(114’)가 위치할 수 있다.
도 5는 본 발명의 다른 실시예에 다른 반도체 디바이스의 단면도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스(500)는 다수의 반도체 다이(510, 520), 제 1 인캡슐란트(530a, 530b), 제 2 인캡슐란트(530c), 도전성 비아(540) 및 다수의 솔더볼(560a, 560b)을 포함한다. 더불어, 본 발명의 다른 실시예에 따른 반도체 디바이스(500)는 재배선층(550)를 더 포함하여 이루어질 수 있다.
다수의 반도체 다이(510, 520)는 제 1 반도체 다이(510)와 제 2 반도체 다이(520)를 포함할 수 있다.
제 1 반도체 다이(510)는 비활성 영역(511), 활성 영역(512), 제 1 도전성 패드(513) 및 제 1 도전성 범프(514)를 포함할 수 있다. 비활성 영역(511)은 통상의 웨이퍼일 수 있다. 활성 영역(512)은, 비활성 영역(511) 상에 형성되고, 메모리 칩을 포함할 수 있다. 제 1 도전성 패드(513)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나의 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 제 1 도전성 범프(514)는, 제 1 도전성 패드(513)와 연결되며, 제 1 도전성 패드(513)로부터 상부를 향해 일정 높이로 돌출될 수 있다. 이러한 제 1 도전성 범프(514)는 구리 또는 주석 등을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 제 1 반도체 다이(510)는 서로 반대 면인 제 1 면(510a)과 제 2 면(510b)을 가질 수 있다. 여기서, 제 1 면(510a)은 제 1 반도체 다이(510)의 상면 즉, 활성 영역(512)의 상면으로 정의되고, 제 2 면(510b)은 제 1 반도체 다이(510)의 하면 즉, 비활성 영역(511)의 하면으로 정의할 수 있다.
제 2 반도체 다이(520)는 비활성 영역(521), 활성 영역(522), 제 2 도전성 패드(523) 및 제 2 도전성 범프(524)를 포함할 수 있다. 비활성 영역(521)은 통상의 웨이퍼일 수 있다. 활성 영역(522)은, 비활성 영역(521) 상에 형성되고, 메모리 칩을 포함할 수 있다. 제 2 도전성 패드(523)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나의 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 제 2 도전성 범프(524)는, 제 2 도전성 패드(523)와 연결되며, 제 2 도전성 패드(523)로부터 하부를 향하여 돌출될 수 있으며, 후술하는 제 1 인캡슐란트(530b)를 관통하여 제 1 인캡슐란트(530b)의 하면까지 돌출될 수 있다. 이러한 제 2 도전성 범프(524)는 구리 또는 주석 등을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 제 2 반도체 다이(520)는 서로 반대 면인 제 3 면(520a)과 제 4 면(520b)을 가질 수 있다. 여기서, 제 3 면(520a)은 제 2 반도체 다이(520)의 하면 즉, 활성 영역(522)의 하면으로 정의되고, 제 4 면(520b)은 제 2 반도체 다이(520)의 상면 즉, 비활성 영역(521)의 상면으로 정의할 수 있다.
제 2 반도체 다이(520)는 제 1 반도체 다이(510) 상에 적층되며, 제 1 반도체 다이(510)의 제 1 면(510a)과 제 2 반도체 다이(520)의 제 3 면(520a)이 서로 접하도록 적층될 수 있다. 또한, 제 1 및 제 2 반도체 다이(510, 520)는 완전히 중첩되도록 적층되는 것이 아니라, 제 1 및 제 2 도전성 패드(513, 523)가 각각 형성되는 제 1 및 제 2 반도체 다이(510, 520)의 양 측부에 비충첩 영역(B1, B2)이 형성되도록 적층될 수 있다. 비충첩 영역(B1, B2)에는 제 1 반도체 다이(510)의 제 1 도전성 범프(514)와 제 2 반도체 다이(520)의 제 2 도전성 범프(524)가 각각 위치할 수 있다. 제 1 도전성 범프(514)는 제 2 반도체 다이(520)의 제 4 면(520b)이 이루는 가상 수평선까지 돌출되도록 이루어질 수 있으며, 제 2 도전성 범프(524)는 제 1 반도체 다이(510)의 제 2 면(510b)이 이루는 가상 수평선까지 돌출되도록 이루어질 수 있다.
제 1 인캡슐란트(530a, 530b)는, 제 1 및 제 2 반도체 다이(510, 520)의 비중첩 영역(B1, B2)을 메우는 형태로 형성될 수 있다. 제 1 인캡슐란트(530a, 530b)는, 제 1 및 제 2 반도체 다이(510, 520)를 서로 견고히 결합하는 역할을 하며, 특히 비중첩 영역(530a, 530b)에 위치한 제 1 및 제 2 도전성 범프(514, 524)를 제 1 및 제 2 도전성 패드(513, 523)에 더욱 견고히 고정시킬 수 있다.
제 2 인캡슐란트(530c)는, 제 1 및 제 2 반도체 다이(510, 520)의 측면에 형성되며 제 1 인캡슐란트(530b)와 연결될 수 있다. 예를 들어, 제 2 인캡슐란트(530c)는 제 2 도전성 범프(524) 측의 비중첩 영역(B2)에 형성된 제 1 인캡슐란트(530b)와 연결되도록 형성될 수 있다. 제 1 도전성 범프(514)와 제 2 도전성 범프(524)는 돌출되는 방향이 상이하므로, 제 1 도전성 범프(514)와 제 2 도전성 범프(524) 중 하나의 전기적 경로를 일치시켜야 한다. 제 2 도전성 범프(524)의 전기적 경로를 변경할 경우, 도 5에 도시된 바와 같이, 제 2 인캡슐란트(530c)를 제 2 도전성 범프(524) 측의 제 1 인캡슐란트(530b)와 연결되도록 형성하는 것이 바람직하다.
도전성 비아(540)는 제 2 인캡슐란트(530c)의 상면에서부터 하면까지 관통하도록 형성될 수 있다. 여기서, 제 2 인캡슐란트(530c)의 상면은 제 2 반도체 다이(520)의 제 4 면(520b)과 동일 평면을 이루며, 제 2 인캡슐란트(530c)의 하면은 제 1 반도체 다이(510)의 제 2 면(510b)과 동일 평면을 이룰 수 있다. 도전성 비아(540)는 통상의 도전성 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
재배선층(550)은 제 2 도전성 범프(524)와 도전성 비아(540)를 전기적으로 연결하며, 제 1 및 제 2 인캡슐란트(530b, 530c)의 외부 표면에 형성될 수 있다. 재배선층(550)은 통상의 도전성 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
다수의 솔더볼(560a, 560b)은 제 1 솔더볼(560a)과 제 2 솔더볼(560b)을 포함할 수 있다. 제 1 솔더볼(560a)은 제 1 도전성 범프(514)의 상부와 연결되고, 제 2 솔더볼(560b)은 제 2 도전성 범프(524)의 상부와 연결될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 패키지의 단면도이다.
도 6에 도시된 반도체 패키지는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 디바이스(100A) 및 반도체 디바이스(100A)와 전기적으로 연결되는 반도체 칩(620)을 구비한 회로기판(600)을 포함할 수 있다. 도 6에서는 도 1에 도시된 반도체 디바이스(100A)를 반도체 패키지에 적용한 것을 도시하고 있으나, 이는 일례일 뿐 도 2 내지 도 4에 도시된 반도체 디바이스(100B, 100C, 100D)를 각각 적용하여 반도체 패키지를 구성할 수 있다.
회로기판(600)은 PCB(protection circuit board, 610), 제 1 금속 패드(611a, 611b), 제 2 금속 패드(612), 다수의 솔더볼(613), 반도체 칩(620) 및 인캡슐란트(630)를 포함할 수 있다. 반도체 칩(620)은 PCB(610) 상에 전기적으로 연결될 수 있으며, 재배선층(미도시)에 의해 제 1 금속 패드(611a, 611b)와 제 2 금속 패드(612)에 전기적으로 연결될 수 있다. 또한, 반도체 칩(620)은 인캡슐란트(630)에 의해 둘러싸여 외부로부터 보다 안정적으로 보호될 수 있다. 인캡슐란트(630)에는 PCB(610)의 상부에 형성된 제 1 금속 패드(611a, 611b)을 외부로 노출시키는 관통홀(631a, 631b)들이 각각 형성되며, 반도체 디바이스(100A)의 솔더볼(140a, 140b)은 관통홀(631a, 631b)을 통해 제 1 금속 패드(611a, 611b)와 각각 전기적으로 연결될 수 있다. 제 2 금속 패드(612)는 PCB(610)의 하부에 형성되며, 외부 장치와 연결되기 위한 다수의 솔더볼(613)과 각각 전기적으로 연결될 수 있다.
도 7은 본 발명의 일 실시예에 따른 반도체 디바이스의 전체적인 제조 방법을 나타낸 흐름도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법(S700)은, 제 1 및 제 2 반도체 다이 준비 단계(S710), 제 1 및 제 2 반도체 다이 적층 단계(S720), 제 1 인캡슐란트 형성 단계(S730), 그라인딩(grinding) 단계(S740), 제 2 도전형 범프 형성 단계(S750), 및 솔더볼 형성 단계(S760)를 포함한다.
도 8 내지 도 13은 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 디바이스(100A)의 제조 순서를 나타낸 도면이다.
제 1 및 제 2 반도체 다이 준비 단계(S710)에서는 도 8에 도시된 바와 같이, 제 1 반도체 다이(110)와 제 2 반도체 다이(120)를 각각 준비할 수 있다.
제 1 반도체 다이(110)는 비활성 영역(111), 활성 영역(112), 제 1 도전성 패드(113) 및 제 1 도전성 범프(114)를 포함할 수 있다. 비활성 영역(111)은 통상의 웨이퍼일 수 있다. 활성 영역(112)은, 비활성 영역(111) 상에 형성되고, 메모리 칩을 포함할 수 있다. 제 1 도전성 패드(113)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나의 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 제 1 도전성 범프(114)는, 제 1 도전성 패드(113)와 연결되며, 제 1 도전성 패드(113)로부터 상부를 향해 일정 높이로 돌출될 수 있다. 이러한 제 1 도전성 범프(114)는 구리 또는 주석 등을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 제 1 반도체 다이(110)는 서로 반대 면인 제 1 면(110a)과 제 2 면(110b)을 가질 수 있다. 여기서, 제 1 면(110a)은 제 1 반도체 다이(110)의 상면 즉, 활성 영역(112)의 상면으로 정의되고, 제 2 면(110b)은 제 1 반도체 다이(110)의 하면 즉, 비활성 영역(111)의 하면으로 정의할 수 있다.
제 2 반도체 다이(120)는 비활성 영역(121), 활성 영역(122) 및 제 2 도전성 패드(123)를 포함할 수 있다. 비활성 영역(121)은 통상의 웨이퍼일 수 있다. 활성 영역(122)은, 비활성 영역(121) 상에 형성되고, 메모리 칩을 포함할 수 있다. 제 2 도전성 패드(123)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나의 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 제 2 반도체 다이(120)는 서로 반대 면인 제 3 면(120a)과 제 4 면(120b)을 가질 수 있다. 도 8에 도시된 바와 같이, 제 3 면(120a)은 제 2 반도체 다이(120)에 형성된 활성 영역(122)의 상면에 해당하고, 제 4 면(120b)은 비활성 영역(121)의 하면에 해당한다.
제 1 및 제 2 반도체 다이 적층 단계(S720)에서는 도 9에 도시된 바와 같이, 제 2 반도체 다이(120)를 제 1 반도체 다이(110) 상에 적층할 수 있다. 이때, 제 1 반도체 다이(110)의 제 1 면(110a)과 제 2 반도체 다이(120)의 제 3 면(120a)이 서로 접하도록 적층될 수 있다. 또한, 제 1 및 제 2 반도체 다이(110, 120)는 완전히 중첩되도록 적층되는 것이 아니라, 제 1 및 제 2 도전성 패드(113, 123)가 각각 형성되는 제 1 및 제 2 반도체 다이(110, 120)의 양 측부에 비충첩 영역(A1, A2)이 형성되도록 적층할 수 있다. 비충첩 영역(A1, A2)에는 제 1 반도체 다이(110)의 제 1 도전성 범프(114)가 위치할 수 있다.
제 1 인캡슐란트 형성 단계(S730)에서는 도 10에 도시된 바와 같이, 몰딩 공정을 통해 제 1 인캡슐란트(130a, 130b)를 제 1 및 제 2 반도체 다이(110, 120)의 비중첩 영역(A1, A2)을 메우는 형태로 형성할 수 있다. 여기서 제 1 인캡슐란트(130a, 130b)는, 제 1 및 제 2 반도체 다이(110, 120)를 서로 견고히 결합하는 역할을 하며, 특히 제 1 도전성 패드(113) 측의 비중첩 영역(130a)에는 제 1 도전성 범프(114)를 제 1 도전성 패드(113)에 더욱 견고히 고정시킬 수 있다.
그라인딩(grinding) 단계(S740)에서는 도 11에 도시된 바와 같이, 제 1 도전성 범프(114)가 제 1 인캡슐란트(130a)로부터 외부로 노출되도록 제 1 인캡슐란트(130a)와 제 2 반도체 다이(120)의 제 4 면(120b)을 그라인딩할 수 있다. 이와 더불어, 제 1 반도체 다이(110)의 제 2 면(110b)과 제 1 인캡슐란트(130b)를 그라인딩함으로써, 반도체 디바이스의 두께 보다 얇게 조절할 수 있다.
제 2 도전형 범프 형성 단계(S750)에서는 TVS(Through Silicon Via)를 이용하여 제 2 반도체 다이(120)의 비활성 영역(121)에 비아홀을 형성하고, 소정의 금속 물질을 충진하여, 도 12에 도시된 바와 같이, 제 2 도전성 패드(123)와 연결되는 제 2 도전성 범프(124)를 형성할 수 있다.
솔더볼 형성 단계(S760)에서는 도 13에 도시된 바와 같이, 제 1 도전성 범프(114)의 상부와 연결되는 제 1 솔더볼(140a)과, 제 2 도전성 범프(124)의 상부와 연결되는 제 2 솔더볼(140b)을 각각 형성하여, 반도체 디바이스(100A)를 제조할 수 있다.
도 14 내지 도 16은 본 발명의 변형예에 따른 반도체 디바이스의 제조 방법을 설명하기 위해 나타낸 도면이다.
우선, 도 14에 도시된 반도체 디바이스(100B)는, 본 발명의 일 실시예에 따라 제조된 반도체 디바이스(100A)의 측면에 제 2 인캡슐란트(131a, 131b)가 더 형성됨으로써 이루어진다. 여기서, 제 2 인캡슐란트(131a, 131b)는 제 1 인캡슐란트(130a, 130b)와 각각 연결될 수 있다.
이와 같이, 도 14에 도시된 반도체 디바이스(100B)는, 도 13에 도시된 반도체 디바이스(100A)와 비교하여 몰딩 영역 즉 인캡슐란트 영역을 디바이스의 측부로 확장한 것으로, 제 1 인캡슐란트(130a, 130b)와 제 2 인캡슐란트(131a, 131b)를 별도로 제조되는 것이 아니라, 반도체 디바이스를 소잉(sawing)할 때, 소잉되는 디바이스의 폭을 넓게 설정함으로 제 2 인캡슐란트(131a, 131b)를 얻을 수 있다. 예를 들어, 도 13에 도시된 반도체 디바이스(100A)는 인캡슐란트 영역뿐만 아니라 제 1 및 제 2 반도체 다이(110, 120)의 측부도 함께 소잉되는데, 도 14에 도시된 반도체 디바이스(100B)의 경우에는 제 1 및 제 2 반도체 다이(110, 120)의 측부로부터 일정거리로 떨어진 지점의 인캡슐란트 부분만을 소잉할 경우 제 2 인캡슐란트(131a, 131b)를 얻을 수 있다.
다음, 도 15에 도시된 반도체 디바이스(100C)는, 도 13에 도시된 반도체 디바이스(100A)의 측면과 하면을 둘러싸는 절연 보호층 또는 EMI(Electro Magnetic Interference) 보호층이 더 형성됨으로써 이루어질 수 있다.
다음, 도 16에 도시된 반도체 디바이스(100D)는 3층 이상의 반도체 다이가 적층되어 이루어진 경우로, 2개 이상의 제 1 반도체 다이(110, 110’)를 포함할 수 있다. 예를 들어, 제 1_1 반도체 다이(110’) 상에 제 1 반도체 다이(110)을 적층하고, 제 1 반도체 다이(110) 상에 제 2 반도체 다이(120)를 적층할 수 있다. 여기서, 제 1_1 반도체 다이(110’)는 도 1에 도시된 제 1 반도체 다이(110)와 유사한 구조로 이루어질 수 있다. 제 1_1 반도체 다이(110’)는 비활성 영역(111’), 활성 영역(112’), 제 1_1 도전성 패드(113’) 및 제 1_1 도전성 범프(114’)를 포함할 수 있다. 비활성 영역(111’)은 통상의 웨이퍼일 수 있다. 활성 영역(112’)은, 비활성 영역(111’) 상에 형성되고, 메모리 칩을 포함할 수 있다. 제 1 도전성 패드(113’)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나의 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 제 1_1 도전성 범프(114’)는, 제 1_1 도전성 패드(113’)와 연결되며, 제 1_1 도전성 패드(113’)로부터 상부를 향해 일정 높이로 돌출될 수 있다. 예를 들어, 제 1_1 도전성 범프(114’)는 제 1_1 도전성 패드(113’)에서 제 2 반도체 다이(120)의 제 4 면(120b)이 이루는 가상 수평성까지 돌출될 수 있다. 이러한 제 1_1 도전성 범프(114’)는 구리 또는 주석 등을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 제 1_1 반도체 다이(110’)는 서로 반대 면인 제 1_1 면(110a’)과 제 2_1 면(110b’)을 가질 수 있다. 여기서, 제 1_1 면(110a’)은 제 1_1 반도체 다이(110’)의 상면 즉, 활성 영역(112’)의 상면으로 정의되고, 제 2_1 면(110b’)은 제 1_1 반도체 다이(110’)의 하면 즉, 비활성 영역(111’)의 하면으로 정의할 수 있다. 여기서, 제 1 반도체 다이(110)는, 제 1_1 반도체 다이(110’)와 비중첩 영역(A3, A4)이 형성되며, 제 1 반도체 다이(110)의 제 2 면(110b)이 제 1_1 반도체 다이(110’)의 제 1_1 면(110a)에 접하도록 적층될 수 있다. 제 1_1 도전성 패드(113’) 측의 비중첩 영역(A3)에 제 1_2 도전성 범프(114’)가 위치할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 반도체 디바이스의 전체적인 제조 방법을 나타낸 흐름도이다. 도 18 내지 도 22는 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 순서를 나타낸 도면이다.
도 17을 참조하면, 본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법(S1700)은, 제 1 및 제 2 반도체 다이 준비 단계(S1710), 제 1 및 제 2 반도체 다이 적층 단계(S1720), 제 1 인캡슐란트 형성 단계(S1730), 그라인딩 단계(S1740), 및 솔더볼 형성 단계(S1750)를 포함한다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법(S1700)은 본 발명의 일 실시예에 따른 반도체 디바이스의 제조 방법(S700)과 비교하여, 제 1 및 제 2 반도체 다이 준비 단계(S1710)와 그라인딩 단계(S1740)가 상이하다. 본 발명의 다른 실시예에 다른 제 1 및 제 2 반도체 다이 준비 단계(S1710)에서는, 일 실시예에 따른 제 1 및 제 2 반도체 다이 준비 단계(S710)와 달리, 제 2 도전성 범프(124)가 미리 형성된 제 2 반도체 다이(120)를 준비한다. 여기서 제 2 도전성 범프(124)는 제 2 도전성 패드(123)의 하면으로부터 비활성 영역(121)으로 소정의 깊이를 갖도록 형성될 수 있다.
또한, 그라인딩 단계(S1740)에서는, 도 21에 도시된 바와 같이, 제 1 도전성 범프(114)뿐만 아니라 제 2 도전성 범프(124)가 외부로 노출되도록 제 2 반도체 다이(120)에 형성된 비활성 영역(121)의 제 2 면(120b)과 제 1 인캡슐란트(130a)를 그라인딩할 수 있다.
그 외에 제 1 및 제 2 반도체 다이 적층 단계(S1720), 제 1 인캡슐란트 형성 단계(S1730) 및 솔더볼 형성 단계(S1750)는 본 발명의 일 실시예에 따른 제 1 및 제 2 반도체 다이 적층 단계(S720), 제 1 인캡슐란트 형성 단계(S730) 및 솔더볼 형성 단계(S760)와 유사하므로 그에 대한 상세한 설명은 생략한다.
도 23 내지 도 25는 본 발명의 변형예에 따른 반도체 디바이스의 제조 방법을 설명하기 위해 나타낸 도면이다. 도 23 내지 도 25에 도시된 반도체 디바이스의 제조 방법은 본 발명의 다른 실시예에 따라 제조된 반도체 디바이스(100A)를 도 14 내지 도 16에 도시된 제조 방식을 각각 적용하여 변형한 예이므로, 그에 대한 상세한 설명은 생략한다.
도 26은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 전체적인 제조 방법을 나타낸 흐름도이다.
도 26을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 방법(S2600)은, 제 1 및 제 2 반도체 다이 준비 단계(S2610), 제 1 및 제 2 반도체 다이 적층 단계(S2620), 제 1 및 제 2 인캡슐란트 형성 단계(S2630), 그라인딩 단계(S2640), 재배선층 형성 단계(S2650), 도전성 비아 형성 단계(S2660) 및 솔더볼 형성 단계(S2670)를 포함한다.
도 27 내지 도 33은 본 발명의 또 다른 실시예에 따른 반도체 디바이스의 제조 순서를 설명하기 위해 나타낸 도면이다.
제 1 및 제 2 반도체 다이 준비 단계(S2610)에서는 도 27에 도시된 바와 같이, 제 1 반도체 다이(510)와 제 2 반도체 다이(520)를 준비할 수 있다.
제 1 반도체 다이(510)는 비활성 영역(511), 활성 영역(512), 제 1 도전성 패드(513) 및 제 1 도전성 범프(514)를 포함할 수 있다. 비활성 영역(511)은 통상의 웨이퍼일 수 있다. 활성 영역(512)은, 비활성 영역(511) 상에 형성되고, 메모리 칩을 포함할 수 있다. 제 1 도전성 패드(513)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나의 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 제 1 도전성 범프(514)는, 제 1 도전성 패드(513)와 연결되며, 제 1 도전성 패드(513)로부터 상부를 향해 일정 높이로 돌출될 수 있다. 이러한 제 1 도전성 범프(514)는 구리 또는 주석 등을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 제 1 반도체 다이(510)는 서로 반대 면인 제 1 면(510a)과 제 2 면(510b)을 가질 수 있다. 여기서, 제 1 면(510a)은 제 1 반도체 다이(510)의 상면 즉, 활성 영역(512)의 상면으로 정의되고, 제 2 면(510b)은 제 1 반도체 다이(510)의 하면 즉, 비활성 영역(511)의 하면으로 정의할 수 있다.
제 2 반도체 다이(520)는 비활성 영역(521), 활성 영역(522), 제 2 도전성 패드(523) 및 제 2 도전성 범프(524)를 포함할 수 있다. 비활성 영역(521)은 통상의 웨이퍼일 수 있다. 활성 영역(522)은, 비활성 영역(521) 상에 형성되고, 메모리 칩을 포함할 수 있다. 제 2 도전성 패드(523)는 구리, 알루미늄, 금, 은 및 그 등가물 중에서 선택된 어느 하나의 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 제 2 도전성 범프(524)는, 제 2 도전성 패드(523)와 연결되며, 제 2 도전성 패드(523)로부터 상부를 향하여 돌출될 수 있다. 이러한 제 2 도전성 범프(524)는 구리 또는 주석 등을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
이러한 제 2 반도체 다이(520)는 서로 반대 면인 제 3 면(520a)과 제 4 면(520b)을 가질 수 있다. 여기서, 제 3 면(520a)은 제 2 반도체 다이(520)의 활성 영역(522)의 상면에 해당되고, 제 4 면(520b)은 비활성 영역(521)의 하면에 해당할 수 있다.
제 1 및 제 2 반도체 다이 적층 단계(S2620)에서는 제 1 반도체 다이(510) 상에 제 2 반도체 다이(520)를 적층할 수 있다. 이때, 제 2 반도체 다이(520)를 180도 회전시켜 뒤집은 상태도 적층할 수 있다. 이에 따라, 제 1 및 제 2 반도체 다이(510, 520)는 제 1 반도체 다이(510)의 제 1 면(510a)과 제 2 반도체 다이(520)의 제 3 면(520a)이 서로 접하도록 적층될 수 있다. 또한, 제 1 및 제 2 반도체 다이(510, 520)는 완전히 중첩되도록 적층되는 것이 아니라, 제 1 및 제 2 도전성 패드(513, 523)가 각각 형성되는 제 1 및 제 2 반도체 다이(510, 520)의 양 측부에 비충첩 영역(B1, B2)이 형성되도록 적층될 수 있다. 비충첩 영역(B1, B2)에는 제 1 반도체 다이(510)의 제 1 도전성 범프(514)와 제 2 반도체 다이(520)의 제 2 도전성 범프(524)가 각각 위치할 수 있다.
제 1 및 제 2 인캡슐란트 형성 단계(S2630)에서는 도 29에 도시된 바와 같이, 제 1 인캡슐란트(530a, 530b)와 제 2 인캡슐란트(530c)을 함께 형성할 수 있다.
제 1 인캡슐란트(530a, 530b)는 제 1 및 제 2 반도체 다이(510, 520)의 비중첩 영역(B1, B2)을 메우는 형태로 형성될 수 있다. 제 1 인캡슐란트(530a, 530b)는, 제 1 및 제 2 반도체 다이(510, 520)를 서로 견고히 결합하는 역할을 하며, 특히 비중첩 영역(530a, 530b)에 위치한 제 1 및 제 2 도전성 범프(514, 524)를 제 1 및 제 2 도전성 패드(513, 523)에 더욱 견고히 고정시킬 수 있다.
제 2 인캡슐란트(530c)는 제 1 및 제 2 반도체 다이(510, 520)의 측면에 형성되며 제 1 인캡슐란트(530b)와 연결될 수 있다. 예를 들어, 제 2 인캡슐란트(530c)는 제 2 도전성 범프(524) 측의 비중첩 영역(B2)에 형성된 제 1 인캡슐란트(530b)와 연결되도록 형성될 수 있다. 제 1 도전성 범프(514)와 제 2 도전성 범프(524)는 돌출되는 방향이 상이하므로, 제 1 도전성 범프(514)와 제 2 도전성 범프(524) 중 하나의 전기적 경로를 일치시켜야 한다. 제 2 도전성 범프(524)의 전기적 경로를 변경할 경우, 도 29에 도시된 바와 같이, 제 2 인캡슐란트(530c)를 제 2 도전성 범프(524) 측의 제 1 인캡슐란트(530b)와 연결되도록 형성하는 것이 바람직하다.
그라인딩 단계(S2640)에서는 도 30에 도시된 바와 같이, 제 1 도전성 범프(514)와 제 2 도전성 범프(524)가 각각 외부로 노출되도록 제 1 반도체 다이(510)의 제 2 면(510b), 제 2 반도체 다이(520)의 제 4 면(520b), 제 1 인캡슐란트(530a, 530b)와 제 2 인캡슐란트(530c)를 각각 그라인딩할 수 있다.
재배선층 형성 단계(S2650)에서는 도 31에 도시된 바와 같이, 제 2 도전성 범프(524)와 전기적으로 연결되도록 제 2 도전성 범프(524) 측의 제 1 인캡슐란트(530b)와 제 2 인캡슐란트(530c)의 표면에 재배선층(550)을 형성할 수 있다.
도전성 비아 형성 단계(S2660)에서는 도 32에 도시된 바와 같이, 제 2 인캡슐란트(530c)의 상면에서부터 하면까지 관통하도록 도전성 비아(540)를 형성할 수 있다. 여기서, 제 2 인캡슐란트(530c)의 상면은 제 2 반도체 다이(520)의 제 4 면(520b)과 동일 평면을 이루며, 제 2 인캡슐란트(530c)의 하면은 제 1 반도체 다이(510)의 제 2 면(510b)과 동일 평면을 이룰 수 있다. 도전성 비아(540)는 통상의 도전성 금속 물질을 포함할 수 있으나, 여기서 그 재질을 한정하는 것은 아니다.
솔더볼 형성 단계(S2670)에서는 도 33에 도시된 바와 같이, 제 1 도전성 범프(514)의 상부와 연결되는 제 1 솔더볼(560a)과 제 2 도전성 범프(524)의 상부와 연결되는 제 2 솔더볼(560b)을 각각 형성할 수 있다.
도 34 내지 도 38은 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위해 나타낸 도면이다.
도 34 내지 도 38에 도시된 반도체 패키지의 제조 방법에서는, 본 발명의 일 실시예에 따른 반도체 디바이스(100A)를 적용한 것을 도시하고 있으나, 이는 일례일 뿐, 상술한 본 발명의 모든 실시예에 따른 반도체 디바이스를 각각 적용하여 반도체 패키지를 구성할 있다.
우선, 도 35 및 도 36에 도시된 바와 같이, 반도체 디바이스(100A)의 솔더볼(140a, 140b)을 회로기판(600)의 제 1 금속 패드(611a, 611b)과 전기적으로 연결할 수 있다.
이후, 도 37 및 도 38에 도시된 바와 같이, 반도체 디바이스(100A)의 상면 즉 제 2 반도체 다이(120)의 제 4 면(120b) 및 제 4 면(120b)과 인접한 제 1 인캡슐란트(130a)를 그라인딩할 수 있다. 이는 요구되는 패키지의 사양에 따라 좀 더 슬림한 패키지를 구현하기 위하여 패키지 제조 과정에서 반도체 다이를 그라인딩하여 전체적인 두께를 감소시키기 위함이다.
이상에서 설명한 것은 본 발명에 따른 반도체 디바이스, 반도체 패키지, 반도체 디바이스 및 반도체 패키지의 제조 방법을 실시하기 위한 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 아니하는 범위 내에서 다양하게 실시될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어서 자명한 것이다.
100A, 100B, 100C, 100D, 500: 반도체 디바이스
110, 110’, 510: 제 1 반도체 다이
110a, 510a, 510b: 제 1 면
110b, 520a, 520b: 제 2 면
113, 513: 제 1 도전성 패드
114, 514: 제 1 도전성 범프
120, 520: 제 2 반도체 다이
120a, 520a: 제 3 면
120b, 520b: 제 4 면
123, 523: 제 2 도전성 패드
124, 524: 제 2 도전성 범프
130a, 130b, 530a, 530b: 제 1 인캡슐란트
131a, 131b, 530c: 제 2 인캡슐란트
140a, 140b, 560a, 560b: 솔더볼
150: 절연 보호층 또는 EMI 보호층
540: 도전성 비아
550: 재배선층
A1, A2, B1, B2: 비중첩 영역
600: 회로기판

Claims (25)

  1. 일면에 형성된 도전성 패드 및 상기 도전성 패드와 연결된 도전성 범프를 각각 포함하며, 상기 도전성 패드가 형성된 부분에 비중첩 영역을 가지도록 적층된 다수의 반도체 다이;
    상기 비중첩 영역에 각각 형성된 제 1 인캡슐란트; 및
    상기 도전성 범프와 각각 연결되어 서로 동일층 상에 위치하는 다수의 솔더볼을 포함하며,
    상기 다수의 반도체 다이는
    서로 반대 면인 제 1 면과 제 2 면을 가지는 제 1 반도체 다이; 및
    서로 반대 면인 제 3 면과 제 4 면을 가지고, 상기 제 3 면이 상기 제 1 반도체 다이의 제 1 면과 마주보도록 상기 제 1 반도체 다이 상에 적층되고, 상기 제 3 면에 형성된 제 2 도전성 패드 및 상기 제 2 도전성 패드와 연결되며 상기 제 2 도전성 패드에서 상기 제 4 면까지 내부를 관통하는 제 2 도전성 범프를 포함하는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 다수의 반도체 다이의 측면에 상기 제 1 인캡슐란트와 연결된 제 2 인캡슐란트를 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 다수의 반도체 다이의 측면과 하면에 형성된 절연 보호층 또는 EMI(Electro Magnetic Interference) 보호층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제 1 반도체 다이는, 상기 제 1 면에 형성된 제 1 도전성 패드 및 상기 제 1 도전성 패드와 연결되며 상부로 돌출된 제 1 도전성 범프를 포함하는 것을 특징으로 하는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 제 1 도전성 범프는 상기 제 2 반도체 다이의 제 4 면이 이루는 가상 수평선까지 돌출된 것을 특징으로 하는 반도체 디바이스.
  6. 제 4 항에 있어서,
    상기 제 1 반도체 다이는 적층된 다수개를 포함하며,
    상기 제 2 반도체 다이는, 상기 다수의 제 1 반도체 다이 중 최상위층에 위치한 제 1 반도체 다이의 제 1 면과 마주보도록 상기 다수의 제 1 반도체 다이 상에 적층된 것을 특징으로 하는 반도체 디바이스.
  7. 제 6 항에 있어서,
    상기 제 1 도전성 범프는 상기 제 2 반도체 다이의 제 4 면이 이루는 가상 수평선까지 각각 돌출된 것을 특징으로 하는 반도체 디바이스.
  8. 일면에 형성된 도전성 패드 및 상기 도전성 패드와 연결된 도전성 범프를 각각 포함하며, 상기 도전성 패드가 형성된 부분에 비중첩 영역을 가지도록 적층된 다수의 반도체 다이;
    상기 비중첩 영역에 각각 형성된 제 1 인캡슐란트 및 상기 반도체 다이의 측면에 형성되며 상기 제 1 인캡슐란트와 연결된 제 2 인캡슐란트;
    상기 제 2 인캡슐란트를 관통하며 상기 도전성 범프 중 적어도 하나와 전기적으로 연결된 도전성 비아; 및
    상기 도전성 범프 및 상기 도전성 비아와 연결되어 서로 동일층 상에 위치하는 다수의 솔더볼을 포함하는 것을 특징으로 하는 반도체 디바이스.
  9. 제 8 항에 있어서,
    상기 도전성 범프 중 적어도 하나와 상기 도전성 비아의 일측 간을 연결하는 재배선층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  10. 제 8 항에 있어서,
    상기 다수의 반도체 다이는 제 1 반도체 다이 및 제 2 반도체 다이를 포함하고,
    상기 제 1 반도체 다이는, 서로 반대 면인 제 1 면과 제 2 면을 가지고, 상기 제 1 면에 형성된 제 1 도전성 패드 및 상기 제 1 도전성 패드와 연결되며 상부로 돌출된 제 1 도전성 범프를 포함하고,
    상기 제 2 반도체 다이는, 서로 반대 면인 제 3 면과 제 4 면을 가지고, 상기 제 3 면이 상기 제 1 면과 마주보도록 상기 제 1 반도체 다이 상에 적층되고, 상기 제 3 면에 형성된 제 2 도전성 패드 및 상기 제 2 도전성 패드와 연결되며 하부로 돌출된 제 2 도전성 범프를 포함하는 것을 특징으로 하는 것을 특징으로 하는 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 제 1 도전성 범프는 상기 제 2 반도체 다이의 제 4 면이 이루는 가상 수평선까지 돌출된 것을 특징으로 하는 반도체 디바이스.
  12. 제 10 항에 있어서,
    상기 제 2 도전성 범프는 상기 제 1 반도체 다이의 제 2 면이 이루는 가상 수평선까지 돌출된 것을 특징으로 하는 반도체 디바이스.
  13. 제 10 항에 있어서,
    상기 제 2 도전성 범프와 상기 도전성 비아 간을 연결하는 재배선층을 더 포함하는 것을 특징으로 하는 반도체 디바이스.
  14. 제 1 항 내지 제 7 항 중 어느 하나의 반도체 디바이스 및 상기 반도체 디바이스와 전기적으로 연결되는 반도체 칩이 구비된 회로기판을 포함하는 것을 특징으로 하는 반도체 패키지.
  15. 서로 반대 면인 제 1 면과 제 2 면을 가지고, 상기 제 1 면에 형성된 제 1 도전성 패드 및 상기 제 1 도전성 패드와 연결되며 상부로 돌출된 제 1 도전성 범프를 포함하는 제 1 반도체 다이와, 서로 반대 면인 제 3 면과 제 4 면을 가지고 상기 제 3 면에 형성된 제 2 도전성 패드를 포함하는 제 2 반도체 다이를 각각 준비하는 단계;
    상기 제 3 면이 상기 제 1 면과 마주보도록 상기 제 1 반도체 다이 상에 상기 제 2 반도체 다이를 적층하되, 상기 제 1 도전성 패드와 상기 제 2 도전성 패드가 형성된 부분에 비중첩 영역이 형성되도록 적층하는 단계;
    상기 비중첩 영역에 제 1 인캡슐란트를 형성하는 단계;
    상기 제 1 도전성 범프가 노출되도록 상기 제 2 반도체 다이와 상기 제 1 인캡슐란트를 그라인딩하는 단계;
    상기 제 2 반도체 다이에 비아홀을 형성하고 상기 제 2 도전성 패드와 연결되는 제 2 도전성 범프를 형성하는 단계; 및
    노출된 상기 제 1 및 제 2 도전성 범프에 각각 연결되는 솔더볼을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 및 제 2 반도체 다이의 측면에 상기 제 1 인캡슐란트와 연결되도록 제 2 인캡슐란트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 15 항에 있어서,
    상기 제 1 및 제 2 반도체 다이의 측면과 하면에 절연 보호층 또는 EMI(Electro Magnetic Interference) 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제 15 항에 있어서,
    상기 제 1 반도체 다이를 다수 개로 구비하고,
    상기 제 1 반도체 다이들의 각 제 1 도전성 패드가 형성된 부분에 비중첩 영역이 형성되도록 상기 제 1 반도체 다이들을 적층하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 서로 반대 면인 제 1 면과 제 2 면을 가지고, 상기 제 1 면에 형성된 제 1 도전성 패드 및 상기 제 1 도전성 패드와 연결되며 상부로 돌출된 제 1 도전성 범프를 포함하는 제 1 반도체 다이와, 서로 반대 면인 제 3 면과 제 4 면을 가지고, 상기 제 3 면에 형성된 제 2 도전성 패드 및 상기 제 2 도전성 패드와 연결되며 내부에 일정 깊이로 형성된 제 2 도전성 범프를 포함하는 제 2 반도체 다이를 준비하는 단계;
    상기 제 3 면이 상기 제 1 면과 마주보도록 상기 제 1 반도체 다이 상에 상기 제 2 반도체 다이를 적층하되, 상기 제 1 도전성 패드와 상기 제 2 도전성 패드가 형성된 부분에 비중첩 영역이 형성되도록 적층하는 단계;
    상기 비중첩 영역에 제 1 인캡슐란트를 형성하는 단계;
    상기 제 1 도전성 범프가 노출되도록 상기 제 2 반도체 다이의 제 4 면 및 상기 제 1 인캡슐란트를 그라인딩하는 단계; 및
    노출된 상기 제 1 도전성 범프와 상기 제 2 도전성 범프에 각각 연결되는 솔더볼을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제 19 항에 있어서,
    상기 제 1 및 제 2 반도체 다이의 측면에 상기 제 1 인캡슐란트와 연결되도록 제 2 인캡슐란트를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 제 19 항에 있어서,
    상기 제 1 및 제 2 반도체 다이의 측면과 하면에 절연 보호층 또는 EMI(Electro Magnetic Interference) 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 제 19 항에 있어서,
    상기 제 1 반도체 다이를 다수 개로 구비하고,
    상기 제 1 반도체 다이들의 각 제 1 도전성 패드가 형성된 부분에 비중첩 영역이 형성되도록 상기 제 1 반도체 다이들을 적층하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  23. 서로 반대 면인 제 1 면과 제 2 면을 가지고, 상기 제 1 면에 형성된 제 1 도전성 패드 및 상기 제 1 도전성 패드와 연결되며 상부로 돌출된 제 1 도전성 범프를 포함하는 제 1 반도체 다이와, 서로 반대 면인 제 3 면과 제 4 면을 가지고, 상기 제 3 면에 형성된 제 2 도전성 패드 및 상기 제 2 도전성 패드와 연결되며 상부로 돌출된 제 2 도전성 범프를 포함하는 제 2 반도체 다이를 준비하는 단계;
    상기 제 3 면이 상기 제 1 면과 마주보도록 상기 제 1 반도체 다이 상에 상기 제 1 반도체 다이를 적층하되, 상기 제 1 도전성 패드와 상기 제 2 도전성 패드가 형성된 부분에 비중첩 영역이 형성되도록 적층하는 단계;
    상기 비중첩 영역에 제 1 인캡슐란트, 및 상기 제 1 반도체 다이와 상기 제 2 반도체 다이의 측면에 상기 제 1 인캡슐란트와 연결되는 제 2 인캡슐란트를 형성하는 단계;
    상기 제 1 도전성 범프와 상기 제 2 도전성 범프가 노출되도록 상기 제 1 및 제 2 반도체 다이와 상기 제 1 및 제 2 인캡슐란트를 그라인딩하는 단계; 및
    노출된 상기 제 2 도전성 범프와 연결되도록 상기 제 1 인캡슐란트 및 상기 제 2 인캡슐란트 상에 재배선층을 형성하는 단계;
    상기 제 2 인캡슐란트에 상기 재배선층과 연결되는 도전성 비아를 형성하는 단계; 및
    노출된 상기 제 1 도전성 범프와 상기 도전성 비아에 각각 연결되는 솔더볼을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  24. 제 15 항의 제조 방법에 따라 제조된 반도체 디바이스를 반도체 칩을 포함하는 회로기판과 전기적으로 연결하고, 상기 제 1 반도체 다이의 제 2 면과 상기 제 1 인캡슐란트를 그라인딩하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  25. 제 19 항의 제조 방법에 따라 제조된 반도체 디바이스를 반도체 칩을 포함하는 회로기판과 전기적으로 연결하고, 상기 제 1 반도체 다이의 제 2 면과 상기 제 1 인캡슐란트를 그라인딩하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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