KR101963314B1 - 반도체 패키지 및 이의 제조 방법 - Google Patents

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Abstract

복수의 칩을 실장 기판 상의 연결 패드와 와이어를 이용하여 전기적으로 연결할 때, 연결 패드 상에서 더블 본딩을 함으로써, 반도체 패키지의 사이즈를 줄일 수 있는 반도체 패키지를 제공하는 것이다. 상기 반도체 패키지는 본딩 패드를 포함하는 실장 기판, 상기 실장 기판 상에 순차적으로 적층되는 제1 반도체 칩 및 제2 반도체 칩, 상기 본딩 패드의 제1 영역과 상기 제1 반도체 칩의 칩 패드를 연결하는 제1 와이어, 및 상기 제1 와이어가 본딩된 상기 제1 영역과 상기 제2 반도체 칩의 칩 패드를 연결하고, 리버스 루프(reverse loop) 형태를 갖는 제2 와이어를 포함한다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method for fabricating the same}
반도체 패키지 및 이의 제조 방법에 관한 것이다.
최근 고성능의 소자 구현이 요구되면서, 반도체 칩 사이즈의 증가되고 있다. 또한, 반도체 패키지는 다기능화, 고용량화를 만족시키기 위해서, 하나의 패키지 내에 여러 개의 반도체 칩을 적층하는 멀티칩 반도체 패키지가 개발되고 있다.
하지만, 반도체 패키지가 사용되는 전자 장치는 슬림화됨에 따라, 반도체 패키지의 사이즈는 오히려 감소되는 경향이 있다. 이와 같은 전자 장치의 소형화 경향을 만족시키기 위해, 반도체 패키지의 사이즈를 줄일 수 있는 방법에 대한 다양한 연구가 진행되고 있다.
반도체 패키지 내에 여러 개의 반도체 칩을 통합하기 위해, 반도체 칩간 또는 반도체 칩과 실장 기판 사이를 전기적으로 연결되어야 한다. 이와 같은 전기적 연결을 위해 여러 가지 방법이 사용되고, 그 중에는 와이어를 이용하는 방법도 포함된다.
본 발명이 해결하려는 과제는, 복수의 칩을 실장 기판 상의 연결 패드와 와이어를 이용하여 전기적으로 연결할 때, 연결 패드 상에서 더블 본딩을 함으로써, 반도체 패키지의 사이즈를 줄일 수 있는 반도체 패키지를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 반도체 패키지의 사이즈를 줄일 수 있는 상기 반도체 패키지를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 일 태양(aspect)은 본딩 패드를 포함하는 실장 기판, 상기 실장 기판 상에 순차적으로 적층되는 제1 반도체 칩 및 제2 반도체 칩, 상기 본딩 패드의 제1 영역과 상기 제1 반도체 칩의 칩 패드를 연결하는 제1 와이어, 및 상기 제1 와이어가 본딩된 상기 제1 영역과 상기 제2 반도체 칩의 칩 패드를 연결하고, 리버스 루프(reverse loop) 형태를 갖는 제2 와이어를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 와이어는 스팃치(stitch) 형태로 상기 본딩 패드와 연결되고, 상기 제2 와이어는 볼 본딩(ball bonding) 형태로 상기 본딩 패드와 연결된다.
본 발명의 몇몇 실시예에서, 상기 제1 영역 상에서, 상기 제1 와이어와 상기 제2 와이어 사이에 배치된 범프 볼을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 와이어는 상기 제1 영역과 적어도 일부 오버랩된다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩은 제1 상부 반도체 칩과 제1 하부 반도체 칩을 포함하고, 상기 제1 와이어는 상기 제1 하부 반도체 칩의 칩 패드와 상기 본딩 패드를 연결한다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩은 제2 상부 반도체 칩과 제2 하부 반도체 칩을 포함하고, 상기 제2 와이어는 상기 제2 하부 반도체 칩의 칩 패드와 상기 본딩 패드를 연결한다.
본 발명의 몇몇 실시예에서, 상기 제1 하부 반도체 칩의 칩 패드와 상기 제1 상부 반도체 칩의 칩 패드를 연결하는 제3 와이어와, 상기 제2 하부 반도체 칩의 칩 패드와 상기 제2 상부 반도체 칩의 칩 패드를 연결하는 제4 와이어를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩 및 상기 제2 반도체 칩은 동일한 폭을 갖는 반도체 칩으로 구성되고, 상기 제1 하부 반도체 칩, 상기 제1 상부 반도체 칩, 상기 제2 하부 반도체 칩 및 상기 제2 상부 반도체 칩은 지그-재그(zig-zag) 형태로 적층된다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩 상에 순차적으로 적층되는 제3 및 제4 반도체 칩과, 상기 본딩 패드와 상기 제3 및 제4 반도체 칩의 칩 패드를 각각 연결하는 제3 및 제4 와이어를 더 포함하고, 상기 제3 와이어는 상기 본딩 패드의 제2 영역에서 상기 본딩 패드와 본딩되고, 상기 제4 와이어는 상기 제3 와이어가 본딩된 상기 제2 영역에 본딩되고 리버스 루프 형태를 갖는다.
본 발명의 몇몇 실시예에서, 상기 제1 영역과 상기 제2 영역은 서로 이격되어 있다.
본 발명의 몇몇 실시예에서, 상기 제3 반도체 칩은 제3 상부 반도체 칩과 제3 하부 반도체 칩을 포함하고, 상기 제3 와이어는 상기 제3 하부 반도체 칩의 칩 패드와 상기 본딩 패드를 연결한다.
본 발명의 몇몇 실시예에서, 상기 제4 반도체 칩은 제4 상부 반도체 칩과 제4 하부 반도체 칩을 포함하고, 상기 제4 와이어는 상기 제4 하부 반도체 칩의 칩 패드와 상기 본딩 패드를 연결한다.
본 발명의 몇몇 실시예에서, 상기 제3 하부 반도체 칩의 칩 패드와 상기 제3 상부 반도체 칩의 칩 패드를 연결하는 제5 와이어과, 상기 제4 하부 반도체 칩의 칩 패드와 상기 제4 상부 반도체 칩의 칩 패드를 연결하는 제6 와이어를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 내지 제4 반도체 칩은 동일한 폭을 갖는 반도체 칩이고, 상기 제1 내지 제4 반도체 칩은 지그-재그 형태로 적층된다.
상기 과제를 해결하기 위한 본 발명의 반도체 패키지의 다른 태양은 서로 이격되어 배치되는 제1 본딩 패드 및 제2 본딩 패드를 포함하는 실장 기판, 상기 제1 및 제2 본딩 패드 사이에 순차적으로 적층되고, 각각 제1 내지 제4 칩 패드를 포함하는 제1 내지 제4 반도체 칩, 상기 제1 본딩 패드의 제1 영역과 상기 제1 칩 패드를 연결하는 제1 와이어와, 상기 제2 본딩 패드의 제2 영역과 상기 제2 칩 패드를 연결하는 제2 와이어, 상기 제1 와이어가 본딩된 상기 제1 영역과 상기 제3 칩 패드를 연결하고, 리버스 루프 형태를 갖는 제3 와이어, 및 상기 제2 와이어가 본딩된 상기 제2 영역과 상기 제4 칩 패드를 연결하고, 리버스 루프 형태를 갖는 제4 와이어를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역 상의 상기 제1 와이어와 상기 제3 와이어 사이 및 상기 제2 영역 상의 상기 제2 와이어와 상기 제4 와이어 사이 중 적어도 하나에 범프 볼을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 와이어는 스팃치 형태로 각각 상기 제1 및 제2 본딩 패드와 연결되고, 상기 제3 및 제4 와이어는 볼 본딩 형태로 각각 상기 제1 및 제2 본딩 패드와 연결된다.
본 발명의 몇몇 실시예에서, 상기 제4 반도체 칩 상에 순차적으로 적층되고, 각각 제5 내지 제8 칩 패드를 포함하는 제5 내지 제8 반도체 칩을 더 포함하고, 제5 와이어에 의해, 상기 제1 본딩 패드의 제3 영역과 상기 제5 칩 패드는 연결되고, 제6 와이어에 의해, 상기 제2 본딩 패드의 제4 영역과 상기 제6 칩 패드는 연결되고, 리버스 루프 형태를 갖는 제7 와이어에 의해, 상기 제5 와이어가 본딩된 상기 제3 영역과 상기 제7 칩 패드는 연결되고, 리버스 루프 형태를 갖는 제8 와이어에 의해, 상기 제7 와이어가 본딩된 상기 제4 영역과 상기 제8 칩 패드는 연결된다.
본 발명의 몇몇 실시예에서, 상기 제1 영역과 상기 제3 영역은 서로 이격되고, 상기 제2 영역과 상기 제4 영역은 서로 이격된다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 패키지 제조 방법의 일 태양은 본딩 패드를 포함하는 실장 기판 상에 제1 칩 패드를 포함하는 제1 반도체 칩과 제2 칩 패드를 포함하는 제2 반도체 칩을 순차적으로 적층하고, 상기 본딩 패드의 제1 영역과 상기 제1 칩 패드 사이를 제1 와이어링하고, 상기 제1 와이어링된 상기 제1 영역과 상기 제2 칩 패드 사이를 제1 리버스 와이어링(reverse wiring)하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 반도체 칩은 제1 상부 반도체 칩과 제1 하부 반도체 칩을 포함하고, 상기 제2 반도체 칩은 제2 상부 반도체 칩과 제2 하부 반도체 칩을 포함하고, 상기 제1 반도체 칩을 상기 실장 기판 상에 적층하는 것은 상기 제1 하부 반도체 칩과 상기 제1 상부 반도체 칩을 상기 실장 기판 상에 순차적으로 적층하는 것이고, 상기 제2 반도체 칩을 상기 제1 반도체 칩 상에 적층하는 것은 상기 제1 상부 반도체 칩 상에 상기 제2 하부 반도체 칩과 상기 제2 상부 반도체 칩을 순차적으로 적층하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 제1 하부 반도체 칩의 칩 패드와 제1 상부 반도체 칩의 칩 패드를 와이어링하고, 상기 제1 와이어링에 의해, 상기 제1 하부 반도체 칩의 칩 패드와 상기 본딩 패드의 제1 영역을 연결하고, 상기 제1 와이어링 후에, 상기 제2 하부 반도체 칩과 상기 제2 상부 반도체 칩을 순차적으로 적층하고, 상기 제1 리버스 와이어링에 의해, 상기 제1 영역과 상기 제2 하부 반도체 칩의 칩 패드를 연결하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 칩 상에 제3 반도체 칩과 제4 반도체 칩을 순차적으로 적층하고, 상기 본딩 패드의 제2 영역과 상기 제3 반도체 칩의 칩 패드 사이를 제2 와이어링하고, 상기 제2 와이어링된 상기 제2 영역과 상기 제4 반도체 칩의 칩 패드를 제2 리버스 와이어링하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제3 반도체 칩은 제3 상부 반도체 칩과 제3 하부 반도체 칩을 포함하고, 상기 제4 반도체 칩은 제4 상부 반도체 칩과 제4 하부 반도체 칩을 포함하고, 상기 제3 하부 반도체 칩과 상기 제3 상부 반도체 칩을 상기 제2 반도체 칩 상에 순차적으로 적층하는 것이고, 상기 제3 상부 반도체 칩 상에 상기 제4 하부 반도체 칩과 상기 제4 상부 반도체 칩을 순차적으로 적층하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 제3 하부 반도체 칩의 칩 패드와 제3 상부 반도체 칩의 칩 패드를 와이어링하고, 상기 제2 와이어링에 의해, 상기 제3 하부 반도체 칩의 칩 패드와 상기 본딩 패드의 제2 영역을 연결하고, 상기 제2 와이어링 후에, 상기 제4 하부 반도체 칩과 상기 제4 상부 반도체 칩을 순차적으로 적층하고, 상기 제2 리버스 와이어링에 의해, 상기 제2 영역과 상기 제4 하부 반도체 칩의 칩 패드를 연결하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 측면도이다.
도 2는 도 1a의 I 부분을 확대한 측면도이다.
도 3a 및 도 3b는 도 1a의 I 부분 중 본딩 패드 상부를 확대한 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 변형예를 설명하기 위해, 본딩 패드 부분을 확대한 측면도이다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 측면도들이다.
도 6a 및 도 6b는 와이어를 제외한 도 5b의 반도체 패키지를 구현하기 위한 반도체 칩들의 예시적인 적층도이다.
도 7a는 도 5b의 변형예를 나타내는 측면도이다.
도 7b는 와이어를 제외한 도 7a의 반도체 패키지를 구현하기 위한 반도체 칩들의 예시적인 적층도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 측면도이다.
도 9a 및 도 9b는 도 8의 II 부분 중 본딩 패드 상부를 확대한 평면도이다.
도 10a 및 도 10b는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 측면도들이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 측면도이다.
도 12a 및 도 12b는 도 11의 반도체 패키지에 사용될 수 있는 실장 기판을 나타낸 도면들이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 측면도이다.
도 14는 도 13의 III 및 IV 영역 각각의 본딩 패드 상부를 확대한 평면도이다.
도 15a 내지 도 15d는 본 발명의 실시예들에 따른 반도체 패키지를 이용한 패키지 온 패키지 구조를 나타내는 도면들이다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 17a 내지 도 17d는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1a 내지 도 3b을 참조하여, 본 발명의 일 실시예에 따른 반도체 패키지에 대해 설명한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 패키지를 나타내는 측면도이다. 도 2는 도 1a의 I 부분을 확대한 측면도이다. 도 3a 및 도 3b는 도 1a의 I 부분 중 본딩 패드 상부를 확대한 평면도이다.
먼저, 도 1a 및 1b를 참조하면, 반도체 패키지(10)는 실장 기판(100), 제1 반도체 칩(200), 제2 반도체 칩(300), 제1 와이어(250) 및 제2 와이어(350)를 포함할 수 있다. 실장 기판(100)은 제1 반도체 칩(200) 및 제2 반도체 칩(300)이 배치되는 면에 제1 본딩 패드(110)를 포함할 수 있다. 제1 반도체 칩(200) 및 제2 반도체 칩(300)은 실장 기판(100) 상에 순차적으로 적층되고, 각각 제1 칩 패드(202) 및 제2 칩 패드(302)를 포함한다. 제1 와이어(250)는 제1 본딩 패드(110)와 제1 칩 패드(202)를 전기적으로 연결하고, 제1 본딩 패드의 제1 영역(도 3a의 A1)에 본딩될 수 있다. 제2 와이어(350)는 제1 본딩 패드(110)와 제2 칩 패드(302)를 전기적으로 연결하고, 제1 와이어(250)가 본딩된 제1 본딩 패드(110)의 제1 영역에 본딩될 수 있다. 다시 말하면, 제1 와이어(250)와 제2 와이어(350)는 제1 본딩 패드(110)의 제1 영역에서 더블 본딩(double bonding)된다. 제2 와이어(350)는 예를 들어, 리버스 루프(reverse loop)의 형태를 가질 수 있다.
구체적으로, 실장 기판(100)은 패키지용 기판일 수 있고, 예를 들어, 인쇄용 회로 기판(PCB) 또는 세라믹 기판 등일 수 있다. 실장 기판(100)의 하면 즉, 반도체 칩들(200, 300)이 배치되는 실장면과 대응되는 면에는 반도체 패키지를 외부 장치에 전기적으로 연결하는 외부 단자(미도시)가 형성되어 있을 수 있다. 제1 본딩 패드(110)는 외부 장치와 연결되는 외부 단자와 전기적으로 연결될 수 있고, 반도체 칩(200, 300)에 전기적 신호를 공급할 수 있다. 또는, 제1 본딩 패드(110)는 예를 들어, 그라운드 패드일 수 있고, 실장 기판(100) 내의 접지라인(미도시)과 전기적으로 연결될 수도 있다. 제1 본딩 패드(110)는 실장 기판(100)의 예를 들어, 외곽에 배치되는 것으로 도시되었으나, 이에 제한되는 것은 아니다.
제1 반도체 칩(200) 및 제2 반도체 칩(300)은 예를 들어, 메모리 칩, 로직 칩 등일 수 있다. 제1 반도체 칩(200) 및/또는 제2 반도체 칩(300)이 로직 칩일 경우, 수행하는 연산 등을 고려하여, 다양하게 설계될 수 있다. 제1 반도체 칩(200) 및/또는 제2 반도체 칩(300)이 메모리 칩일 경우, 메모리 칩은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩(100)은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩(100)은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 한편, 본 발명의 기술적 사상에 따른 메모리 장치의 형태가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 메모리 칩(100)은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
제1 반도체 칩(200)의 제1 칩 패드(202)와 제2 반도체 칩(300)의 제2 칩 패드(302)는 각각 제1 반도체 칩(200) 및 제2 반도체 칩(300) 내부의 반도체 소자와 전기적으로 연결된다. 따라서, 제1 칩 패드(202)와 제2 칩 패드(302)는 제1 본딩 패드(110)와 전기적으로 연결되므로, 제1 칩 패드(202) 및 제2 칩 패드(302)는 반도체 소자에서 동일한 역할을 수행하는 패드여야 한다.
제1 반도체 칩(200)과 실장 기판(100) 사이 및 제1 반도체 칩(200)과 제2 반도체 칩(300)은 각각 제1 접착막(150) 및 제2 접착막(152)에 의해 접착될 수 있다. 제1 및 제2 접착막(150, 152)는 예를 들어, DAF(Die Attach Film)일 수 있고, 와이어가 내부로 침투될 수 있는 물질일 수 있다. 제1 접착막(150) 및 제2 접착막(152)는 접착되는 위치에 따라, 두께가 다를 수 있다. 와이어가 침투되는 접착막 예를 들어, 제1 와이어(250)가 침투되는 제2 접착막(152)은 제2 와이어(350)가 보호될 수 있도록 제1 접착막(150)보다 두꺼울 수 있다. 여기에서 "와이어가 접착막 내로 침투한다"는 것은 와이어 상에 접착막이 배치되어도, 접착막이 와이어를 둘러싸게 되어 와이어의 형상이 변하지 않고 유지되는 것을 의미한다.
제1 와이어(250) 및 제2 와이어(350) 물질은 예를 들어, 금, 구리, 알루미늄 등일 수 있다. 제1 와이어(250) 및 제2 와이어(350)는 예를 들어, 열압착법, 초음파법 등에 의해 제1 본딩 패드(110)와 접속될 수 있으나, 이에 제한되는 것은 아니다.
와이어 본딩의 시작점이 반도체 칩의 칩 패드인 경우, 와이어는 포워드 본딩(forward bonding)으로 형성되고, 와이어의 형태는 포워드 루프(forward loop) 형태라고 한다. 반대로, 와이어 본딩의 끝점이 반도체 칩의 칩 패드인 경우, 와이어는 리버스 본딩(forward bonding)으로 형성되고, 와이어의 형태는 리버스 루프(reverse loop) 형태라고 한다. 본 발명의 반도체 패키지에 대한 설명에서, 제1 와이어(250)의 형태는 예를 들어, 포워드 루프 또는 리버스 루프 일 수 있다. 하지만, 제2 와이어(350)의 형태는 리버스 루프의 형태를 갖는다. 제2 와이어(350)의 형태가 리버스 루프의 형태를 가져야 하는 이유는 제1 와이어(250)와 제2 와이어(350)의 간격(clearance)를 확보하기 위함이다. 다시 말하면, 제1 본딩 패드(110)의 동일한 영역에 복수의 와이어 예를 들어, 두 개의 와이어가 중첩되어 더블 본딩이 이뤄질 경우, 나중에 형성되는 와이어(제2 와이어, 350)는 먼저 형성된 와이어(제1 와이어, 250)와의 간격을 확보하기 위해, 리버스 루프의 형태를 가져야 한다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(10)가 적층될 수 있는 예시적인 측면도를 보여준다. 제1 반도체 칩(200)과 제2 반도체 칩(300)이 동일한 폭을 갖는 반도체 칩이라고 가정한다. 도 1a의 반도체 패키지(10)에서, 제2 반도체 칩(300)은 제1 반도체 칩(200) 상에 완전히 겹치도록 배치된다. 따라서, 반도체 패키지의 측면은 예를 들어, 직선의 형태를 보일 수 있다. 또한, 측면상에서 제1 와이어(250)는 제2 접착막(152) 내로 침투되는 형태를 가질 수 있다. 도 1b의 반도체 패키지(10)에서, 제2 반도체 칩(300)은 제1 반도체 칩(200)과 일부 오버랩되도록 배치된다. 따라서, 반도체 패키지의 측면은 예를 들어, 계단 형태를 보일 수 있다.
도 2를 참조하면, 제1 본딩 패드(110) 상에 제1 와이어(250)가 본딩되어 있다. 본딩된 제1 와이어(250) 상에 제2 와이어(350)가 본딩되어 있다. 제1 와이어(250)는 제1 본딩 패드(110)와 예를 들어, 스팃치(stitch) 형태로 연결되어 있다. 하지만, 제2 와이어(350)는 제1 와이어(250) 즉, 제1 본딩 패드(110)와 예를 들어, 볼 본딩(ball bonding) 형태로 연결되어 있다.
제1 칩 패드(202)와 제1 본딩 패드(110)의 제1 영역(도 3a의 A1)를 연결하는 제1 와이어(250)는 포워드 본딩 방식으로 형성될 수 있다. 이 때, 제1 와이어(250)는 예를 들어, 웨지(wedge) 모양을 갖는 스팃치 부분(252)과 제1 와이어 바디(254)를 포함할 수 있다. 스팃치 부분(254)는 제1 본딩 패드(110)과 실질적으로 접합되는 영역으로, 제1 와이어의 바디(254)에서 멀어질수록 폭이 줄어들 수 있다.
제2 칩 패드(302)와 제1 본딩 패드(110)의 제1 영역을 연결하는 제2 와이어(350)는 리버스 본딩 방식으로 형성된다. 이 때, 제2 와이어(350)는 예를 들어, 공 모양을 갖는 볼 부분(352)과 제2 와이어 바디(354)를 포함할 수 있다. 스팃치 부분(254) 상에 배치되는 볼 부분(354)는 예를 들어, 와이어 본딩에 사용되는 캐필라리(capillary)에 의해서 형성되는 부분일 수 있다. 제2 와이어(350)의 시작점은 제1 본딩 패드(110) 상의 스팃치 부분(254)이므로, 볼 부분(354)가 형성될 수 있다.
도 2를 참조하면, 제1 와이어(250)가 실장 기판(100)과 이루는 각도은 제2 와이어(350)가 실장 기판(100)과 이루는 각도보다 작을 수 있다. 이것은 제1 와이어(250)와 제2 와이어(350) 사이의 간격을 위해 필요하다. 제1 와이어의 바디(254)와 제2 와이어의 바디(354) 사이의 거리는 d1일 수 있다. d1은 제1 와이어(250)와 제2 와이어(350) 사이의 각도가 클수록 증가한다. 또한, 제2 와이어(350)의 볼 부분(354)의 크기가 커질수록, d1은 증가할 수 있다. 이와 같은 공정 조건을 조절하여, 제1 와이어(250)와 제2 와이어(350) 사이의 간격을 조정할 수 있다.
도 3a 및 도 3b를 참조하면, 제1 본딩 패드의 상면(110u)과 제1 와이어(250)가 본딩된 영역은 A1이다. 제1 본딩 패드의 상면(110u)과 제2 와이어(350)가 본딩된 영역은 B1이다. 제2 와이어(350)는 제1 와이어(250)가 제1 본딩 패드(110)와 본딩된 후에 형성되므로, B1은 A1상에 형성되는 영역일 수 있다. 도면 상으로, A1 및 B1은 원형으로 도시되었으나, 설명의 편이를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 3a를 참조하면, 제2 와이어(350)가 본딩된 영역 B1은 제1 와이어(250)가 본딩된 영역 A1 내부에 있다. 이는 제2 와이어(350)는 제1 와이어(250)와 오로지 본딩되었을 뿐, 제1 본딩 패드(110)와 직접적으로 본딩되지 않았음을 의미한다. 즉, 제2 와이어(350)는 제1 와이어(250)를 통해 제1 본딩 패드(110)와 전기적으로 연결된다. 도 2의 제1 와이어의 스팃치 부분(254) 상에 제2 와이어(350)가 본딩되야 하기에, 제2 와이어(350)가 본딩된 영역 B1과 제1 와이어(250)가 본딩된 영역 A1의 중심은 이격되어 있는 것으로 도시하였다. 하지만, 이는 제1 와이어(250)를 제1 본딩 패드(110)에 본딩시 공정 조건에 따라 스팃치 부분(254)의 형태는 변화될 수 있는 것이므로, 이에 제한되는 것은 아니다.
도 3b를 참조하면, 제2 와이어(350)가 본딩된 영역 B1은 제1 와이어(250)가 본딩된 영역 A1과 일부 오버랩된다. 제2 와이어(350)는 제1 와이어(250)가 본딩된 영역 A1과 일부 오버랩될 뿐이다. 제2 와이어(350)가 본딩된 영역 B1은 제1 와이어(250)를 통해 제1 본딩 패드와 본딩되는 부분과 제1 본딩 패드(110)와 직접적으로 본딩되는 부분을 포함한다. 제2 와이어(350)가 본딩된 영역 B1이 제1 와이어(250)가 본딩된 영역 A1과 일부 오버랩되어도, 제1 와이어(250) 및 제2 와이어(350)가 제1 본딩 패드(110) 상에서 더블 본딩됨은 물론이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지의 변형예에 대해서 설명한다. 본 변형예는 범프볼을 더 포함하는 것을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 패키지의 변형예를 설명하기 위해, 본딩 패드 부분을 확대한 측면도이다.
도 4를 참조하면, 제1 본딩 패드(110) 상에 제1 와이어(250)가 본딩되어 있다. 본딩된 제1 와이어(250) 상에 제2 와이어(350)가 본딩되어 있다. 제1 와이어(250)와 제2 와이어(350) 사이에는 범프볼(130)이 배치될 수 있다. 제1 와이어(250)와 제2 와이어(350) 사이에 배치되는 범프볼(130)은 복수개일 수 있다. 도면에서는 하나의 범프볼(130)을 도시하였으나, 이는 설명의 편이성을 위한 것일뿐, 이에 제한되는 것은 아니다. 제1 와이어(250)는 제1 본딩 패드(110)와 예를 들어, 스팃치(stitch) 형태로 연결되어 있다. 하지만, 제2 와이어(350)는 제1 와이어(250) 즉, 제1 본딩 패드(110)와 예를 들어, 볼 본딩(ball bonding) 형태로 연결되어 있다. 다시 말하면, 제1 본딩 패드(110) 상에서, 범프볼(130)은 제1 와이어의 스팃치 부분(252)와 제2 와이어의 볼 부분(354) 사이에 배치된다.
범프볼(130)은 예를 들어, 제2 와이어(350)와 동일한 물질로 이뤄질 수 있다. 범프볼(130)은 제2 와이어(350)를 형성하기 전에 형성될 수 있고, 와이어 본딩에 사용되는 캐필라리에 의해 형성될 수 있다.
도 4를 참조하면, 범프볼(130)은 제1 와이어(250)와 제2 와이어 사이의 간격을 조정하기 위해 사용될 수 있다. 범프볼(130)이 배치될 경우, 제1 와이어의 바디(254)와 제2 와이어의 바디(354) 사이의 거리는 d2일 수 있고, 이는 범프볼(130)이 없는 경우인 도 2의 d1과 다를 수 있다. 제1 와이어(250) 및 제2 와이어(350)를 형성하기 위한 공정 조건이 동일하다고 가정하면, 제1 와이어의 스팃치 부분(254)를 중심으로 하는 제1 와이어(250)와 제2 와이어(350) 사이의 각도는 도 2의 경우와 동일할 수 있다. 범프볼(130)은 스팃치 부분(254) 상에 배치되고, 제2 와이어의 볼 부분(354)은 범프볼(130) 상에 배치된다. 범프볼(130)의 유무에 따라, 볼 부분(354)가 스팃치 부분(254)로부터 떨어지는 거리는 달라진다. 부채꼴의 중심에서 멀어질수록 현의 길이는 증가하므로, 범프볼(130)이 있는 경우의 거리 d2는 범프볼(130)이 없는 경우의 거리 d1보다 크게 된다. 이는 범프볼(130)에 의해서 제2 와이어(350)의 시작점이 제1 와이어의 스팃치 부분(254)로부터 멀어졌기 때문이다.
제1 본딩 패드(110) 상에서, 제1 와이어(250)와 제2 와이어(350) 사이에 배치되는 범프볼(130)의 개수를 조절함으로써, 손쉽게 제1 와이어(250)와 제2 와이어(350) 사이의 간격을 확보할 수 있다.
도 5a 내지 도 6b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지들을 설명한다.
도 5a 내지 도 5c는 본 발명의 다른 실시예에 따른 반도체 패키지를 나타내는 측면도들이다. 도 6a 및 도 6b는 와이어를 제외한 도 5b의 반도체 패키지를 구현하기 위한 반도체 칩들의 예시적인 적층도이다.
도 5a를 참조하면, 제1 반도체 칩(200)은 제1 상부 반도체 칩(220)과 제1 하부 반도체 칩(210)을 포함할 수 있다. 다시 말하면, 제1 반도체 칩(200)은 복수개의 칩으로 이뤄진 멀티 칩일 수 있으나, 제2 반도체 칩(300)은 단일 칩일 수 있다. 실장 기판(100) 상에 제1 하부 반도체 칩(210)과 제1 상부 반도체 칩(220)이 순차적으로 적층되고, 제2 반도체 칩(300)이 다시 적층될 수 있다. 제1 상부 반도체 칩의 칩 패드(222)와 제1 하부 반도체 칩의 칩 패드(212)는 제1 칩간 와이어(260)에 의해 연결될 수 있다. 제1 와이어(250)는 제1 본딩 패드(110)의 제1 영역(도 3a의 A1)과 제1 하부 반도체 칩의 칩 패드(212)를 연결할 수 있다. 제2 와이어(350)는 제1 본딩 패드(110)와 제2 칩 패드(302)를 전기적으로 연결하고, 제1 와이어(250)가 본딩된 제1 본딩 패드(110)의 제1 영역에 본딩된다. 제2 와이어(350)의 형태는 리버스 루프 형태를 갖는다.
도 5b를 참조하면, 제1 반도체 칩(200)은 제1 상부 반도체 칩(220)과 제1 하부 반도체 칩(210)을 포함할 수 있다. 제2 반도체 칩(300)은 제2 상부 반도체 칩(320)과 제2 하부 반도체 칩(310)을 포함할 수 있다. 즉, 제1 반도체 칩(200) 및 제2 반도체 칩(300)은 각각 복수개의 칩으로 이뤄진 멀티칩일 수 있다. 실장 기판(100) 상에 제1 하부 반도체 칩(210), 제1 상부 반도체 칩(220), 제2 하부 반도체 칩(310) 및 제2 상부 반도체 칩(320)이 순차적으로 적층되어 있다. 제1 상부 반도체 칩의 칩 패드(222)와 제1 하부 반도체 칩의 칩 패드(212)는 제1 칩간 와이어(260)에 의해 연결되고, 제2 상부 반도체 칩의 칩 패드(322)와 제2 하부 반도체 칩의 칩 패드(312)는 제2 칩간 와이어(360)에 의해 연결된다. 제1 와이어(250)는 제1 본딩 패드(110)의 제1 영역과 제1 하부 반도체 칩의 칩 패드(212)를 연결한다. 리버스 루프의 형태를 갖는 제2 와이어(350)는 제1 와이어(250)가 본딩된 제1 본딩 패드(110)의 제1 영역과 제2 하부 반도체 칩의 칩 패드(312)를 연결하여, 더블 본딩을 형성한다.
제1 하부 반도체 칩(210), 제1 상부 반도체 칩(220), 제2 하부 반도체 칩(310) 및 제2 상부 반도체 칩(320)이 모두 동일한 폭을 갖는 반도체 칩이라고 하자. 도 5b의 적층된 제1 반도체 칩(200) 및 제2 반도체 칩(300)의 측면은 지그-재그(zig-zag) 형태로 적층되어, 돌출과 함몰이 주기적으로 형성된 모양일 수 있으나, 이에 제한되는 것은 아니다. 즉, 적층된 제1 반도체 칩(200) 및 제2 반도체 칩(300)의 측면은 예를 들어, 계단 형태를 자질 수 있음은 물론이다. 순차적으로 적층된 반도체 칩들의 크기가 다르더라도, 지그-재그 향태로 적층될 수 있음은 물론이다.
와이어 본딩의 효율성을 위해, 제1 와이어(250) 및 제2 와이어(350)는 반도체 패키지(12)에 포함된 반도체 칩들 중, 제1 본딩 패드(110) 쪽으로 돌출된 반도체 칩(210, 310)의 칩 패드(212, 312)와 제1 본딩 패드(110)를 각각 연결할 수 있다.
도 5c를 참조하면, 반도체 패키지(13)은 각각 4개의 반도체 칩으로 구성된 멀티칩인 제1 반도체 칩(200) 및 제2 반도체 칩(300)을 포함한다. 도 5b의 반도체 패키지와 다른 점은 제1 반도체 칩(200) 및 제2 반도체 칩(300)을 구성하는 반도체 칩의 개수를 제외하고는 동일하다. 제1 본딩 패드(110)와 가장 근접한 제1 하부 반도체 칩의 칩 패드(212)와 제1 본딩 패드(110)는 제1 와이어(250)에 의해 연결되고, 제1 본딩 패드(110)와 가장 근접한 제2 하부 반도체 칩의 칩 패드(312)와 제1 본딩 패드(110)는 제2 와이어(350)에 의해 연결될 수 있다. 제1 반도체 칩(200) 및 제2 반도체 칩(300)을 이루는 복수개의 반도체칩들은 각각 계단 형태로 적층될 수 있으나, 이에 제한되는 것은 아니다.
도 6a 및 도 6b는 도 5b의 반도체 패키지(12)와 같은 측면도가 나타날 수 있는 반도체 칩의 예시적은 적층 형태이다. 실장 기판(100) 상에 제1 하부 반도체 칩(210), 제1 상부 반도체 칩(220), 제2 하부 반도체 칩(310) 및 제2 상부 반도체 칩(320)이 순차적으로 적층되어 있다.
도 6a를 참조하면, 반도체 칩들(210, 220, 310, 320)의 칩 패드들(222, 312, 322)는 제1 방향(x)으로 정렬되어 있고, 제1 본딩 패드(110) 역시 제1 방향(x)으로 정렬되어 있다. 반도체 칩들(210, 220, 310, 320)의 폭이 예를 들어, w1이라고 하면, 실장 기판(100) 상에 적층된 반도체 칩들(210, 220, 310, 320)의 가장자리는 제2 방향(y)으로 지그-재그 모양으로 어긋나 배치될 수 있다. 하지만, 어긋나 배치되지 않은 반도체 칩들(210, 220, 310, 320)의 가장자리는 실장 기판(100)의 법선 방향으로 일렬로 정렬될 수 있다. 하지만, 이에 제한되는 것은 아니며, 실장 기판(100) 상에 적층된 반도체 칩들(210, 220, 310, 320)의 가장자리들은 적어도 두 방향(x, y)으로 어긋나게 배열될 수도 있음은 물론이다.
도 6b를 참조하면, 반도체 칩들(210, 220, 310, 320)은 예를 들어, 직사각형의 평면 모양을 가지고 있을 수 있다. 직사각형의 일변의 길이는 w1이고 다른 변의 길이는 w2일 수 있다. 순차적으로 적층된 반도체 칩들(210, 220, 310, 320)는 예를 들어, 90도의 각도를 가지고 회전된 상태로 적층될 수 있다. 제1 하부 반도체 칩(210) 및 제2 하부 반도체 칩(310)의 칩 패드들(212, 312)은 w1의 길이를 갖는 직사각형의 가장자리 중 하나를 따라 정렬될 수 있다. 이와는 반대로, 제1 상부 반도체 칩(220) 및 제2 상부 반도체 칩(320)의 칩 패드들(212, 312)은 w2의 길이를 갖는 직사각형의 가장자리 중 하나를 따라 정렬될 수 있다. 하지만, 반도체 칩들(210, 220, 310, 320)의 칩 패드들(212, 222, 312, 322)는 제1 방향(x)으로 정렬되어 있고, 제1 본딩 패드(110) 역시 제1 방향(x)으로 정렬되어 있다.
도 7a 및 도 7b를 참조하여, 본 발명의 다른 실시예에 따른 반도체 패키지의 변형예에 대해서 설명한다.
도 7a는 도 5b의 변형예를 나타내는 측면도이다. 도 7b는 와이어를 제외한 도 7a의 반도체 패키지를 구현하기 위한 반도체 칩들의 예시적인 적층도이다.
도 7a를 참조하면, 제1 하부 반도체 칩(210) 및 제2 하부 반도체 칩(310)의 제2 방향(y)의 폭은 w2이고, 제1 상부 반도체 칩(220) 및 제2 상부 반도체 칩(320)의 제2 방향(y)의 폭은 w1일 수 있다. 적층된 제1 반도체 칩(200) 및 제2 반도체 칩(300)의 측면 중 제1 본딩 패드(110)와 근접한 측면은 예를 들어, 지그-재그 형태를 가질 수 있다. 하지만, 지그-재그 형태를 갖는 적층된 제1 반도체 칩(200) 및 제2 반도체 칩(300)의 측면과 대응되는 측면은 일렬로 정렬되어 있을 수 있다.
도 7b를 참조하면, 반도체 칩들(210, 220, 310, 320)의 칩 패드들이 일렬로 정렬되어 있는 가장자리의 폭은 동일 할 수 있다. 하지만, 반도체 칩들(210, 220, 310, 320)의 칩 패드들이 일렬로 정렬되어 있는 가장자리의 폭이 서로 달라도 문제되지 않는다.
도 8 내지 도 9b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해서 설명한다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 측면도이다. 도 9a 및 도 9b는 도 8의 II 부분 중 본딩 패드 상부를 확대한 평면도이다.
도 8을 참조하면, 반도체 패키지(15)는 실장 기판(100) 상에 순차적으로 적층된 제1 내지 제4 반도체 칩(200, 300, 400, 500)을 포함한다. 반도체 패키지(15)는 제1 본딩 패드(110)와 제1 내지 제4 칩 패드(202, 302, 402, 502)를 각각 연결하는 제1 내지 제4 와이어(250, 350, 450, 550)을 더 포함한다. 제1 와이어(250)는 제1 본딩 패드(110)의 제1 영역(도 9a의 A1)에 본딩되어, 제1 본딩 패드(110)와 제1 칩 패드(202)를 연결한다. 제2 와이어(350)는 제1 와이어(250)가 본딩된 제1 영역에 본딩되고, 제1 본딩 패드(110)와 제2 칩 패드(302)를 연결한다. 제3 와이어(450)는 제1 본딩 패드(110)의 제2 영역(도 9a의 A2)에 본딩되어, 제1 본딩 패드(110)와 제3 칩 패드(402)를 연결한다. 제4 와이어(550)는 제3 와이어(450)가 본딩된 제2 영역에 본딩되고, 제1 본딩 패드(110)와 제4 칩 패드(502)를 연결한다. 다시 말하면, 제1 와이어(250)와 제2 와이어(350)는 제1 본딩 패드(110)의 제1 영역에서 더블 본딩되고, 제3 와이어(450)와 제4 와이어(550)는 제1 본딩 패드(110)의 제2 영역에서 더블 본딩된다. 제2 와이어(350) 및 제4 와이어(550)는 예를 들어, 리버스 루프 형태를 가질 수 있다.
도 8을 참조하여, 적층된 제1 내지 제4 반도체 칩(200, 300, 400, 500)의 측면은 지그-재그 형태로 적층될 수 있다. 제1 내지 제4 반도체 칩(200, 300, 400, 500)은 동일한 폭의 반도체 칩일 수 있으나, 이에 제한되는 것은 아니다.
도 9a 및 도 9b를 참조하면, 제1 본딩 패드의 상면(110u)과 제1 와이어(250)가 본딩된 제1 영역은 A1이고, 제1 본딩 패드의 상면(110u)과 제2 와이어(350)가 본딩된 영역은 B1이다. 제1 본딩 패드의 상면(110u)과 제3 와이어(450)가 본딩된 제2 영역은 A2이고, 제1 본딩 패드의 상면(110u)과 제4 와이어(550)가 본딩된 영역은 B2이다. 제1 와이어(250)가 본딩된 제1 영역(A1)과 제3 와이어(450)가 본딩된 제2 영역(A2)는 서로 이격될 수 있고, 이격된 거리는 d일 수 있다.
도 9a를 참조하면, 제1 와이어(250)와 제2 와이어(350)가 더블 본딩된 영역인 B1과 제3 와이어(450)와 제4 와이어(550)가 더블 본딩된 영역인 B2는 제1 본딩 패드(110)의 중심선에 위치할 수 있다. 하지만, 본 발명의 몇몇 실시예를 설명하기 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 9b를 참조하면, 제2 와이어(350)는 제1 영역(A1)와 일부 오버랩되고, 제4 와이어(550)는 제2 영역(A2)와 일부 오버랩될 수 있다. 이 때, 제1 영역(A1)과 제2 영역(A2)는 거리 d만큼 이격될 수 있다. 하지만, 제1 와이어(250)와 제2 와이어(350) 사이의 더블 본딩과 제3 와이어(450)와 제4 와이어(550) 사이의 더블 본딩 사이의 거리는 d´일 수 있다. 이때, d´는 d과 서로 다를 수 있고, 경우에 따라, d´는 0일 수 있다. d´가 0인 경우는, 제1 내지 제4 와이어(250, 350, 450, 550)가 물리적으로 접할 수 있다는 것이다.
도 10a 및 도 10b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해서 설명한다. 도 10a 및 도 10b를 통해 설명되는 반도체 패키지는 도 5b를 기준으로 제3 반도체 칩 및 제4 반도체 칩이 적층된 것으로 설명한다.
도 10a 및 도 10b는 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 측면도들이다.
도 10a를 참조하면, 제3 반도체 칩(400)은 제3 상부 반도체 칩(420)과 제3 하부 반도체 칩(410)을 포함하는 멀티 칩일 수 있고, 제4 반도체 칩(500)은 단일 칩일 수 있다. 제2 상부 반도체 칩(320) 상에 제3 하부 반도체 칩(410), 제3 상부 반도체 칩(420) 및 제4 반도체 칩(500)이 순차적으로 적층된다. 제3 상부 반도체 칩의 칩 패드(422)와 제3 하부 반도체 칩의 칩 패드(412)는 제3 칩간 와이어(460)에 의해 연결될 수 있다. 제3 와이어(450)는 제1 본딩 패드(110)의 제2 영역(도 9a의 A2)과 제3 하부 반도체 칩의 칩 패드(412)를 연결할 수 있다. 제4 와이어(550)는 제1 본딩 패드(110)와 제4 칩 패드(502)를 전기적으로 연결하고, 제3 와이어(450)가 본딩된 제1 본딩 패드(110)의 제2 영역에 본딩된다. 제2 와이어(350)의 형태는 리버스 루프 형태를 갖는다.
도 10b를 참조하여, 제3 반도체 칩(400)은 제3 상부 반도체 칩(420)과 제3 하부 반도체 칩(410)을 포함할 수 있고, 제4 반도체 칩(500)은 제4 상부 반도체 칩(520)과 제4 하부 반도체 칩(510)을 포함할 수 있다. 제3 상부 반도체 칩의 칩 패드(422)와 제3 하부 반도체 칩의 칩 패드(412)는 제3 칩간 와이어(460)에 의해 연결되고, 제4 상부 반도체 칩의 칩 패드(522)와 제4 하부 반도체 칩의 칩 패드(512)는 제4 칩간 와이어(560)에 의해 연결된다. 제3 와이어(450)는 제1 본딩 패드(110)의 제2 영역과 제3 하부 반도체 칩의 칩 패드(412)를 연결한다. 리버스 루프의 형태를 갖는 제4 와이어(550)는 제3 와이어(450)가 본딩된 제1 본딩 패드(110)의 제2 영역과 제2 하부 반도체 칩의 칩 패드(312)를 연결하여, 더블 본딩을 형성한다.
제2 반도체 칩(300) 상에 순차적으로 적층된 제3 하부 반도체 칩(410), 제3 상부 반도체 칩(420), 제4 하부 반도체 칩(510) 및 제4 상부 반도체 칩(520)은 모두 동일한 폭을 갖는 반도체 칩일 수 있다. 도 10b의 적층된 제1 반도체 칩(200) 내지 제4 반도체 칩(200, 300, 400, 500)의 측면은 지그-재그(zig-zag) 형태로 적층되어, 돌출과 함몰이 주기적으로 형성된 모양일 수 있으나, 이에 제한되는 것은 아니다.
도 11 내지 도 12b를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대하여 설명한다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 측면도이다. 도 12a 및 도 12b는 도 11의 반도체 패키지에 사용될 수 있는 실장 기판을 나타낸 도면들이다.
도 11을 참조하여, 반도체 패키지(18)은 실장 기판(100), 제1 내지 제4 반도체 칩(200, 300, 400, 500) 및 제1 내지 제4 와이어(250, 350, 450, 550)을 포함한다.
구체적으로, 실장 기판(100)은 제1 본딩 패드(110) 및 제2 본딩 패드(120)를 포함할 수 있다. 제1 본딩 패드(110) 및 제2 본딩 패드(120)는 서로 이격되어 배치될 수 있다. 예를 들어, 제1 본딩 패드(110) 및 제2 본딩 패드(120)는 실장 기판(100) 상의 서로 마주보는 가장자리에 배치될 수 있으나, 이에 제한되는 것은 아니다.
순차적으로 적층되는 제1 내지 제4 반도체 칩(200, 300, 400, 500)은 제1 본딩 패드(110) 및 제2 본딩 패드(120) 사이에 배치될 수 있다. 제1 내지 제4 반도체 칩(200, 300, 400, 500)는 각각 제1 내지 제4 칩 패드(202, 302, 402, 502)를 포함한다. 예를 들어, 제1 및 제3 반도체 칩(200, 400)에 각각 포함되는 제1 칩 패드(202) 및 제3 칩 패드(402)는 제1 본딩 패드(110)와 인접된 가장자리에 배치될 수 있고, 제2 및 제4 반도체 칩(300, 500)에 각각 포함되는 제2 칩 패드(302) 및 제4 칩 패드(502)는 제2 본딩 패드(120)와 인접된 가장자리에 배치될 수 있다. 하지만, 이는 본 발명의 반도체 패키지를 설명하기 위한 것일 뿐, 이에 제한되는 것은 아니다. 순차적으로 적층된 제1 내지 제4 반도체 칩(200, 300, 400, 500)은 동일한 폭을 가져 일렬로 적층된 것으로 도시되었으나, 이에 제한되는 것은 아니다.
제1 와이어(250)는 제1 본딩 패드(110)와 제1 칩 패드(202)를 전기적으로 연결하고, 제1 본딩 패드의 제1 영역(도 14의 A1)에 본딩된다. 제2 와이어(350)는 제2 본딩 패드(120)와 제2 칩 패드(302)를 전기적으로 연결하고, 제2 본딩 패드의 제3 영역(도 14의 A3)에 본딩된다. 제3 와이어(450)는 제1 와이어(250)가 본딩된 제1 영역과 제3 칩 패드(402)를 연결하여, 제3 칩 패드(402)와 제1 본딩 패드(110)를 전기적으로 연결할 수 있다. 제4 와이어(550)는 제2 와이어(350)가 본딩된 제3 영역과 제4 칩 패드(502)를 연결하여, 제4 칩 패드(502)와 제2 본딩 패드(120)를 전기적으로 연결할 수 있다. 제1 본딩 패드(110)의 제1 영역에 본딩되는 제3 와이어(450)와 제2 본딩 패드(120)의 제3 영역에 본딩되는 제4 와이어(550)는 예를 들어, 리버스 루프의 형태를 가질 수 있다. 또한, 제1 와이어(250) 및 제3 와이어(450)는 제1 본딩 패드(110)에서 더블 본딩되고, 제2 와이어(350) 및 제4 와이어(550)는 제2 본딩 패드(120)에서 더블 본딩된다.
반도체 패키지(18)은 제1 본딩 패드의 제1 영역에서 더블 본딩이 이뤄지는 제1 와이어(250) 및 제3 와이어(450) 사이에 배치되는 도 4의 범프볼(130)을 더 포함할 수 있다. 또한, 반도체 패키지(18)은 제2 본딩 패드의 제3 영역에서 더블 본딩이 이뤄지는 제2 와이어(350) 및 제4 와이어(550) 사이에 배치되는 범프볼을 더 포함할 수 있다. 즉, 제1 본딩 패드의 제1 영역 상의 제1 와이어(250)와 제3 와이어(450) 사이 및/또는 제2 본딩 패드의 제3 영역 상의 제2 와이어(350)와 제4 와이어(550) 사이에서, 반도체 패키지(18)은 범프볼을 더 포함할 수 있다.
도 2 및 도 11을 참조하여, 제1 와이어(250) 및 제2 와이어(350)는 각각 제1 본딩 패드(110) 및 제2 본딩 패드(120)와 스팃치 형태로 본딩되어 연결될 수 있다. 제3 와이어(450) 및 제4 와이어(550)는 각각 제1 본딩 패드(110) 및 제2 본딩 패드(120)와 볼 본딩 형태로 본딩되어 연결될 수 있다.
도 12a를 참조하여, 실장 기판(100) 상에 배치된 제1 본딩 패드(110) 및 제2 본딩 패드(120)는 서로 마주보는 가장자리에 이격되어 배치되어 있을 수 있다. 제1 본딩 패드(110) 및 제2 본딩 패드(120)는 제1 방향(x)으로 정렬될 수 있다. 제1 내지 제4 칩 패드도 본딩 패드(110, 120)와 같이 제1 방향(x)으로 정렬될 수 있다. 제1 칩 패드(202) 및 제3 칩 패드(402)는 제1 본딩 패드(110)와 인접하는 반도체 칩의 가장자리에 배치될 수 있고, 제2 칩 패드(302) 및 제4 칩 패드(502)는 제2 본딩 패드(120)와 인접하는 반도체 칩의 가장자리에 배치될 수 있다.
도 12b를 참조하여, 실장 기판(100) 상에 일 가장자리에 배치된 제1 본딩 패드(110)는 제1 방향(x)으로 정렬될 수 있다. 제1 본딩 패드(110)가 배치된 가장자리에 인접한 다른 가장자리에 배치된 제2 본딩 패드(120)는 제2 방향(y)으로 정렬될 수 있다. 제1 본딩 패드(110) 및 제2 본딩 패드(120)의 정렬된 방향에 따라, 제1 본딩 패드(110) 및 제2 본딩 패드(120)와 연결되는 제1 내지 제4 칩 패드의 정렬 방향도 결정될 수 있다.
도 13 및 도 14를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 패키지에 대해서 설명한다. 도 13을 통해 설명되는 반도체 패키지은 도 11을 기준으로 제5 내지 제8 반도체 칩이 적층된 것으로 설명한다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 패키지를 나타내는 측면도이다. 도 14는 도 13의 III 및 IV 영역 각각의 본딩 패드 상부를 확대한 평면도이다.
도 13을 참조하면, 반도체 패키지(19)는 제5 내지 제8 반도체 칩(600, 700, 800, 900)을 포함할 수 있다. 제4 반도체 칩(500) 상에 제5 내지 제8 반도체 칩(600, 700, 800, 900)이 순차적으로 적층되고, 일렬로 정렬될 수 있으나, 이에 제한되는 것은 아니다. 제5 칩 패드(602) 및 제7 칩 패드(802)는 제1 본딩 패드(110)와 인접한 반도체 칩의 가장자리에 배치될 수 있고, 제6 칩 패드(702) 및 제8 칩 패드(902)는 제2 본딩 패드(120)와 인접한 반도체 칩의 가장자리에 배치될 수 있다.
제5 와이어(650)는 제1 본딩 패드의 제2 영역(도 14의 A2)와 제5 칩 패드(602)를 연결하고, 제6 와이어(750)는 제2 본딩 패드의 제4 영역(도 14의 A4)와 제6 칩 패드(702)를 연결한다. 리버스 루프 형태의 제7 와이어(850)는 제5 와이어(650)가 본딩된 제2 영역과 제7 칩 패드를 연결하고, 리버스 루프 형태의 제8 와이어(950)는 제6 와이어(750)가 본딩된 제4 영역과 제8 칩 패드(902)를 연결한다.
제1 본딩 패드(110) 상에서, 제1 와이어(250)와 제3 와이어(450) 및, 제5 와이어(650)와 제7 와이어(850)는 각각 더블 본딩이 형성된다. 또한, 제2 본딩 패드(120) 상에서, 제2 와이어(350)와 제4 와이어(550) 및, 제6 와이어(750)와 제8 와이어(950)는 각각 더블 본딩이 형성된다.
도 14를 참조하여, 제1 와이어(250)가 제1 본딩 패드(110)와 접합된 제1 영역(A1)과 제5 와이어(650)가 제1 본딩 패드(110)와 접합된 제2 영역(A2)은 서로 이격될 수 있다. 또한, 제2 와이어(350)가 제2 본딩 패드(120)와 접합된 제3 영역(A3)과 제6 와이어(750)가 제2 본딩 패드(120)와 접합된 제4 영역(A4)은 서로 이격될 수 있다.
제1 본딩 패드(110)에 형성된 두 개의 더블 본딩과 같이, 더블 본딩이 이뤄진 영역인 B1과 B2는 각각 제1 본딩 패드(110)의 중심선 M에 위치할 수 있다. 하지만, 제2 본딩 패드(120)에 형성된 두 개의 더블 본딩과 같이, 더블 본딩이 이뤄진 영역인 B3와 B4는 각각 제2 본딩 패드(120)의 중심선 M에서 이격될 수 있다.
또한, 제1 본딩 패드(110)에서와 같이, 제3 와이어(450) 및 제7 와이어(850)는 제1 영역(A1)과 제2 영역(A2)와 완전히 오버랩될 수 있다. 하지만, 제2 본딩 패드(120)에서와 같이, 어느 한 쪽만 완전히 오버랩되고, 나머지는 일부만 오버랩될 수도 있다.
도 15a 내지 도 15d를 참조하여, 본 발명의 반도체 패키지를 포함하는 패키지 온 패키지(POP, Package On Package)에 대하여 설명한다.
도 15a 내지 도 15d는 본 발명의 실시예들에 따른 반도체 패키지를 이용한 패키지 온 패키지 구조를 나타내는 도면들이다.
도 15a를 참조하면, 상부 반도체 패키지(2)는 도 5b에서 도시된 반도체 패키지(12)가 상부 몰딩재(140)에 의해 감싸진 것이고, 하부 반도체 패키지(1)는 도 11에서 도시된 반도체 패키지(18)가 하부 몰딩재(140-1)에 의해 감싸진 것일 수 있다. 상부 몰딩재(140) 및 하부 몰딩재(140-1)은 예를 들어, 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound)일 수 있다. 상부 반도체 패키지의 실장 기판(100)과 하부 반도체 패키지의 실장 기판(100-1)은 전도성 연결부(4)에 의해 전기적으로 연결될 수 있다. 전도성 연결부(4)는 예를 들어, 솔더 물질을 포함할 수 있다. 반도체 칩이 배치된 하부 반도체 패키지의 실장 기판(100-1)의 일면과 대응되는 타면에는 외부 장치와 전기적으로 연결될 수 있는 외부 단자(3)이 부착되어 있을 수 있다. 도 5b에서 도시된 반도체 패키지(12)가 하부 반도체 패키지(1)에 포함이 되고, 도 11에서 도시된 반도체 패키지(18)가 상부 반도체 패키지(2)에 포함될 수 있음은 물론이다.
도 15b를 참조하면, 도 5b에서 도시된 반도체 패키지(12)가 사용되는 상부 반도체 패키지(2) 및 하부 반도체 패키지(1)가 수직으로 적층되는 패키지 온 패키지일 수 있다. 도 15a의 패키지 온 패키지와 차이점은 하부 반도체 패키지(1)와 상부 반도체 패키지(2)에 사용되는 반도체 패키지에 포함되는 본딩 패드의 개수가 동일하다는 것이다.
도 15c를 참조하면, 도 5b에서 도시된 반도체 패키지(12)가 사용되는 상부 반도체 패키지(2) 및 하부 반도체 패키지(1)가 미러 적층되는 패키지 온 패키지일 수 있다. 도 15b의 패키지 온 패키지와 차이점은 적층의 방향이 상이하다는 것이다.
도 15d를 참조하면, 더블 와이어 본딩을 포함하지 않는 반도체 칩(5)이 실장된 하부 반도체 패키지(1) 상에 도 5b에서 도시된 반도체 패키지(12)가 사용되는 상부 반도체 패키지(2)가 배치될 수 있다. 반도체 칩(5)는 솔더볼(6)에 의해서 하부 반도체 패키지의 실장 기판에 연결되는 것으로 도시하였으나, 이에 제한되는 것은 아니다.
도 16은 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 16을 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 휴대폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예들의 반도체 패키지는 신뢰성이 우수하므로, 반도체 패키지는 가혹한 조건에서 전자 장치(1000)를 사용하더라도 동작 신뢰성을 담보할 수 있다. 전자 장치는 도 16에 도시된 휴대폰에 한정되는 것이 아니며, 예를 들어, 모바일 전자 기기, 노트북 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 메모리 스틱, 메모리 카드 등 다양한 전자 기기를 포함할 수 있다.
도 17a 내지 도 17d를 참조하여, 본 발명의 실시예에 따른 반도체 패키지의 제조 방법에 대해서 기술한다. 이하에서 설명하는 반도체 패키지의 제조 방법은 도 10b에서 도시된 반도체 패키지이다.
도 17a 내지 도 17d는 본 발명의 일 실시예에 따른 반도체 패키지 제조 방법을 설명하기 위한 도면들이다.
도 17a를 참조하면, 제1 본딩 패드(110)를 포함하는 실장 기판(100) 상에 제1 반도체 칩(200)을 배치한다. 제1 반도체 칩(200)은 단일 칩일 수도 있지만, 도시된 것과 같이 복수개의 칩일 수도 있다. 제1 반도체 칩(200)은 제1 하부 반도체 칩(210)과 제2 상부 반도체 칩(320)을 포함할 수 있다. 이 때, 실장 기판(100) 상에 제1 하부 반도체 칩(210)과 제1 상부 반도체 칩(220)이 순차적으로 적층될 수 있다.
제1 반도체 칩의 칩 패드와 제1 본딩 패드(110) 사이를 제1 와이어(250)에 의해 와이어링할 수 있다. 제1 와이어(250)가 제1 본딩 패드(110)에 본딩된 영역이 제2 영역(A1)일 수 있다. 도 17a의 경우, 제1 상부 반도체 칩의 칩 패드(222)와 제1 하부 반도체 칩의 칩 패드(212) 사이를 제1 칩간 와이어(260)로 연결을 하고, 제1 하부 반도체 칩의 칩 패드(212)와 제1 본딩 패드(110)의 제1 영역(A1)을 제1 와이어(250)로 연결할 수 있다. 제1 와이어(250)와 제1 칩간 와이어(260)를 형성하는 순서는 무관하다. 예를 들어, 제1 상부 반도체 칩의 칩 패드(222)에서 시작하여 제1 하부 반도체 칩의 칩 패드(212)까지 제1 칩간 와이어(260)로 연결한 후, 제1 하부 반도체 칩의 칩 패드(212)에서 다시 시작하여 제1 본딩 패드(110)의 제1 영역(A1)까지 제1 와이어(250)로 연결할 수 있다.
도 17b를 참조하여, 제1 반도체 칩(200) 상에 제2 반도체 칩(300)을 적층할 수 있다. 제2 반도체 칩(300)이 제2 하부 반도체 칩(310)과 제2 상부 반도체 칩(320)을 포함한다면, 제1 상부 반도체 칩(220) 상에 제2 하부 반도체 칩(310)과 제2 상부 반도체 칩(320)이 순차적으로 적층될 수 있다.
제2 반도체 칩의 칩 패드와 제1 본딩 패드의 제1 영역(A1)을 제2 와이어(350)에 의해 와이어링할 수 있다. 제2 와이어(350)를 형성하는 와이어링은 리버스 와이어링(reverse wiring) 방식을 이용하므로, 제2 와이어(350)의 형태는 리버스 루프의 형태을 갖는다. 제2 와이어(350)는 제1 본딩 패드의 제1 영역(A1) 상에서 제1 본딩 패드(110)와 본딩되므로, 제1 와이어(250)와 제2 와이어(350)는 제1 영역(A1) 상에서 더블 본딩을 형성한다. 제2 와이어(350)가 제1 본딩 패드(110)와 본딩되는 영역은 B1이다.
도 17b를 참조하여, 제2 상부 반도체 칩의 칩 패드(322)와 제2 하부 반도체 칩의 칩 패드(312) 사이를 제2 칩간 와이어(360)로 연결하고, 제2 하부 반도체 칩의 칩 패드(312)와 제1 본딩 패드(110)의 제1 영역(A1)을 제2 와이어(350)로 연결한다. 제2 하부 반도체 칩의 칩 패드(312)와 제1 본딩 패드(110)의 제1 영역(A1)을 연결하는 제2 와이어(350)는 리버스 와이어링에 의해 형성되지만, 제2 칩간 와이어(360)를 형성하는 시작점은 어느 곳이 되던지 무관하다. 또한, 제2 칩간 와이어(360)와 제2 와이어(350)가 형성되는 순서는 무관하다. 예를 들어, 제1 본딩 패드의 제1 영역(A1)에서 시작하여, 제2 하부 반도체 칩의 칩 패드(312)를 제2 와이어(350)로 연결한 후, 제2 하부 반도체 칩의 칩 패드(312)에서 시작하여 제2 상부 반도체 칩의 칩 패드(322)까지 제2 칩간 와이어(360)로 연결할 수 있다.
도 17c를 참조하여, 제2 반도체 칩(300) 상에 제3 반도체 칩(400)을 적층할 수 있다. 제3 반도체 칩(400)이 제3 하부 반도체 칩(410)과 제3 상부 반도체 칩(420)을 포함한다면, 제2 상부 반도체 칩(320) 상에 제3 하부 반도체 칩(410)과 제3 상부 반도체 칩(420)이 순차적으로 적층될 수 있다.
제3 반도체 칩의 칩 패드와 제1 본딩 패드의 제2 영역(A2)을 제3 와이어에 의해 와이어링할 수 있다. 제3 와이어(450)가 제1 본딩 패드(110)에 본딩된 영역이 제2 영역(A2)일 수 있다. 도 17c의 경우, 제3 상부 반도체 칩의 칩 패드(422)와 제3 하부 반도체 칩의 칩 패드(412) 사이를 제3 칩간 와이어(460)로 연결을 하고, 제3 하부 반도체 칩의 칩 패드(412)와 제1 본딩 패드(110)의 제2 영역(A2)을 제3 와이어(450)로 연결할 수 있다. 제3 와이어(450)와 제3 칩간 와이어(460)를 형성하는 순서는 무관하다. 예를 들어, 제3 상부 반도체 칩의 칩 패드(422)에서 시작하여 제3 하부 반도체 칩의 칩 패드(412)까지 제3 칩간 와이어(460)로 연결한 후, 제3 하부 반도체 칩의 칩 패드(412)에서 다시 시작하여 제1 본딩 패드(110)의 제2 영역(A2)까지 제3 와이어(450)로 연결할 수 있다.
도 17d를 참조하면, 제3 반도체 칩(400) 상에 제4 반도체 칩(500)을 적층할 수 있다. 제4 반도체 칩(500)이 제4 하부 반도체 칩(510)과 제4 상부 반도체 칩(520)을 포함한다면, 제3 상부 반도체 칩(420) 상에 제4 하부 반도체 칩(510)과 제4 상부 반도체 칩(520)이 순차적으로 적층될 수 있다.
제4 반도체 칩의 칩 패드와 제1 본딩 패드의 제2 영역(A2)을 제4 와이어(550)에 의해 리버스 와이어링할 수 있다. 제4 와이어(550)는 제1 본딩 패드의 제2 영역(A2) 상에서 제1 본딩 패드(110)와 본딩되므로, 제3 와이어(450)와 제4 와이어(550)는 제1 영역(A1) 상에서 더블 본딩을 형성한다.
도 17d를 참조하여, 제4 상부 반도체 칩의 칩 패드(522)와 제4 하부 반도체 칩의 칩 패드(512) 사이를 제4 칩간 와이어(560)로 연결하고, 제4 하부 반도체 칩의 칩 패드(512)와 제1 본딩 패드(110)의 제2 영역(A2)을 제4 와이어(550)로 연결한다. 제2 하부 반도체 칩의 칩 패드(312)와 제1 본딩 패드(110)의 제1 영역(A1)을 연결하는 제2 와이어(350)는 리버스 와이어링에 의해 형성되지만, 제2 칩간 와이어(360)를 형성하는 시작점은 어느 곳이 되던지 무관하다. 또한, 제2 칩간 와이어(360)와 제2 와이어(350)가 형성되는 순서는 무관하다. 예를 들어, 제4 칩간 와이어(560)는 제4 와이어(550)를 형성한 후에 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 실장 기판 110, 120: 본딩 패드
200, 300, 400, 500, 600, 700, 800, 900: 반도체 칩
250, 350, 450, 550, 650, 750, 850, 950: 와이어
260, 360, 460, 560: 반도체 칩간 와이어

Claims (10)

  1. 본딩 패드를 포함하는 실장 기판;
    상기 실장 기판 상에 순차적으로 적층되는 제1 반도체 칩 및 제2 반도체 칩;
    상기 본딩 패드의 제1 영역에서, 상기 본딩 패드와 상기 제1 반도체 칩의 칩 패드를 연결하는 제1 와이어;
    상기 본딩 패드의 제2 영역에서, 상기 본딩 패드와 상기 제2 반도체 칩의 칩 패드를 연결하고, 리버스 루프(reverse loop) 형태를 갖는 제2 와이어; 및
    상기 제1 영역 상에서, 상기 제1 와이어와 상기 제2 와이어 사이에 배치된 범프볼을 포함하고,
    상기 제1 영역과 상기 제2 영역은 적어도 일부 중첩하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 와이어는 스팃치(stitch) 형태로 상기 본딩 패드와 연결되고, 상기 제2 와이어는 볼 본딩(ball bonding) 형태로 상기 본딩 패드와 연결되는 반도체 패키지.
  3. 삭제
  4. 제1 항에 있어서,
    상기 제1 반도체 칩은 제1 상부 반도체 칩과 제1 하부 반도체 칩을 포함하고,
    상기 제2 반도체 칩은 제2 상부 반도체 칩과 제2 하부 반도체 칩을 포함하고,
    상기 제1 와이어는 상기 제1 하부 반도체 칩의 칩 패드와 상기 본딩 패드를 연결하고, 상기 제2 와이어는 상기 제2 하부 반도체 칩의 칩 패드와 상기 본딩 패드를 연결하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제1 하부 반도체 칩의 칩 패드와 상기 제1 상부 반도체 칩의 칩 패드를 연결하는 제3 와이어와, 상기 제2 하부 반도체 칩의 칩 패드와 상기 제2 상부 반도체 칩의 칩 패드를 연결하는 제4 와이어를 더 포함하는 반도체 패키지.
  6. 본딩 패드를 포함하는 실장 기판;
    상기 실장 기판 상에 순차적으로 적층되는 제1 반도체 칩, 제2 반도체 칩, 제3 반도체 칩 및 제4 반도체 칩;
    상기 본딩 패드의 제1 영역에서, 상기 본딩 패드와 상기 제1 반도체 칩의 칩 패드를 연결하는 제1 와이어;
    상기 본딩 패드의 제2 영역에서, 상기 본딩 패드와 상기 제2 반도체 칩의 칩 패드를 연결하고, 리버스 루프(reverse loop) 형태를 갖는 제2 와이어;
    상기 본딩 패드의 제3 영역에서, 상기 본딩 패드와 상기 제3 반도체 칩의 칩 패드를 연결하는 제3 와이어; 및
    상기 본딩 패드의 제4 영역에서, 상기 본딩 패드와 상기 제4 반도체 칩의 칩 패드를 연결하고, 리버스 루프 형태를 갖는 제4 와이어를 더 포함하고,
    상기 제1 영역과 상기 제2 영역은 적어도 일부 중첩하고, 상기 제3 영역과 상기 제4 영역은 적어도 일부 중첩하는 반도체 패키지.
  7. 제6 항에 있어서,
    상기 제3 반도체 칩은 제3 상부 반도체 칩과 제3 하부 반도체 칩을 포함하고,
    상기 제4 반도체 칩은 제4 상부 반도체 칩과 제4 하부 반도체 칩을 포함하고,
    상기 제3 와이어는 상기 제3 하부 반도체 칩의 칩 패드와 상기 본딩 패드를 연결하고, 상기 제4 와이어는 상기 제4 하부 반도체 칩의 칩 패드와 상기 본딩 패드를 연결하는 반도체 패키지.
  8. 제7 항에 있어서,
    상기 제3 하부 반도체 칩의 칩 패드와 상기 제3 상부 반도체 칩의 칩 패드를 연결하는 제5 와이어와, 상기 제4 하부 반도체 칩의 칩 패드와 상기 제4 상부 반도체 칩의 칩 패드를 연결하는 제6 와이어를 더 포함하는 반도체 패키지.
  9. 삭제
  10. 삭제
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150039284A (ko) * 2013-10-02 2015-04-10 삼성전자주식회사 멀티-칩 패키지
US11171114B2 (en) * 2015-12-02 2021-11-09 Intel Corporation Die stack with cascade and vertical connections
WO2017099759A1 (en) * 2015-12-09 2017-06-15 Intel Corporation Connection pads for low cross-talk vertical wirebonds
US10325878B2 (en) * 2016-06-30 2019-06-18 Kulicke And Soffa Industries, Inc. Methods for generating wire loop profiles for wire loops, and methods for checking for adequate clearance between adjacent wire loops
US11373974B2 (en) 2016-07-01 2022-06-28 Intel Corporation Electronic device packages and methods for maximizing electrical current to dies and minimizing bond finger size
KR102542628B1 (ko) * 2018-02-05 2023-06-14 삼성전자주식회사 반도체 패키지
US11362063B2 (en) * 2018-09-26 2022-06-14 Western Digital Technologies, Inc. Semiconductor device with die-skipping wire bonds
KR102573307B1 (ko) 2018-09-28 2023-08-31 삼성전자 주식회사 반도체 패키지
CN109887850B (zh) * 2019-02-18 2021-10-01 长江存储科技有限责任公司 一种3d封装多点焊接的方法及装置、设备及存储介质
US11309301B2 (en) 2020-05-28 2022-04-19 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11335671B2 (en) 2020-05-28 2022-05-17 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11302645B2 (en) 2020-06-30 2022-04-12 Western Digital Technologies, Inc. Printed circuit board compensation structure for high bandwidth and high die-count memory stacks
JP2022039620A (ja) * 2020-08-28 2022-03-10 キオクシア株式会社 半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100388295B1 (ko) 2000-10-26 2003-06-19 앰코 테크놀로지 코리아 주식회사 와이어 본딩 구조 및 그 방법
SG117395A1 (en) 2001-08-29 2005-12-29 Micron Technology Inc Wire bonded microelectronic device assemblies and methods of manufacturing same
US7173340B2 (en) * 2004-02-25 2007-02-06 Texas Instruments Incorporated Daisy chaining of serial I/O interface on stacking devices
US7078808B2 (en) 2004-05-20 2006-07-18 Texas Instruments Incorporated Double density method for wirebond interconnect
US7605476B2 (en) 2005-09-27 2009-10-20 Stmicroelectronics S.R.L. Stacked die semiconductor package
KR20070048949A (ko) * 2005-11-07 2007-05-10 삼성전자주식회사 칩 스택 패키지
JP2007134486A (ja) 2005-11-10 2007-05-31 Toshiba Corp 積層型半導体装置及びその製造方法
JP2007150144A (ja) 2005-11-30 2007-06-14 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
TWI357640B (en) 2007-01-24 2012-02-01 Siliconware Precision Industries Co Ltd Multichip stacking structure and fabricating metho
JP4913640B2 (ja) 2007-03-19 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP4397408B2 (ja) 2007-09-21 2010-01-13 株式会社新川 半導体装置及びワイヤボンディング方法
US7723852B1 (en) * 2008-01-21 2010-05-25 Amkor Technology, Inc. Stacked semiconductor package and method of making same
KR101692441B1 (ko) * 2010-08-25 2017-01-03 삼성전자주식회사 반도체 패키지

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