KR20070048949A - 칩 스택 패키지 - Google Patents

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Abstract

본 발명은 동종 반도체 칩들이 적층된 스택 칩 패키지에 관한 것이다. 반도체 칩들 사이에 층간 삽입물을 개재하여 와이어 본딩 공간을 확보하는 종래의 칩 스택 패키지는 패키지 두께 감소에 한계가 있었다. 본 발명에 따른 칩 스택 패키지는 장방형의 동종 반도체 칩들이 서로 엇갈려 적층됨으로써 와이어 본딩 공간의 확보가 이루어진다. 따라서 와이어와 반도체 칩의 접촉을 피하고 와이어 루프 높이를 확보하기 위한 공간 확보가 용이하다. 칩간 공간 확보를 위한 별도의 층간 삽입물이 필요하지 않다. 따라서 패키지 두께 감소에 유리하여 패키지 박형화나 고용량화에 대응에 유리하다.
칩 스택 패키지, 적층 칩 패키지, 칩 적층, 멀티 칩 패키지, 반도체

Description

칩 스택 패키지{Chip Stack Package}
도 1은 종래 기술에 따른 칩 스택 패키지를 보여주는 단면도,
도 2는 본 발명의 제1 실시예에 따른 칩 스택 패키지를 보여주는 단면도,
도 3은 도 2의 "A" 부분에 대한 확대 단면도,
도 4는 도 2의 칩 스택 패키지의 칩 적층 상태를 보여주는 평면도, 및
도 5는 본 발명의 제2 실시예에 따른 칩 스택 패키지를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10; 반도체 칩 패키지 11; 반도체 칩
12; 칩 패드 21; 기판
22; 기판 패드 25; 접착제
27; 와이어 31; 접착 테이프
35; 패키지 몸체 37; 외부 접속 볼
45; 보강판
본 발명은 반도체 칩 패키지에 관한 것으로서, 더욱 상세하게는 동종의 반도체 칩 복수 개가 적층되어 하나의 단위 반도체 칩 패키지로 구현되는 칩 스택 패키지(chip stack package)에 관한 것이다.
최근의 반도체 산업 발전 그리고 사용자의 요구에 따라 전자기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 또한 전자기기에 사용되는 반도체 칩 패키지 또한 소형화 및 경량화되고 있다. 이와 같은 추세에 따라 개발된 반도체 칩 패키지의 한 형태로서 칩 스택 패키지가 알려져 있다.
도 1은 종래 기술의 일 예에 따른 칩 스택 패키지를 보여주는 단면도이다.
도 1을 참조하면, 종래의 칩 스택 패키지(310)는 기판(321) 상에 복수 개의 반도체 칩들(311a~311d)이 수직으로 적층된 구조이다. 칩 가장자리의 칩 패드(312)와 그에 대응하는 기판 패드(322)는 와이어 본딩(wire bonding)에 의해 상호 전기적으로 연결된다. 반도체 칩들(311a~311d) 사이에는 층간 삽입물(spacer; 341)이 개재되어 하위 반도체 칩에 연결되는 와이어(327)의 와이어 루프 높이가 확보된다.
이와 같은 종래의 칩 스택 패키지에 있어서 패키지 박형화나 고용량화를 위하여 칩 적층 두께를 줄이는 것이 중요하다. 이는 고용량의 메모리 용량을 필요로 하는 플래시 메모리 카드나 여러 반도체 칩을 적층해야 하는 멀티 칩 패키지 제품에서 더욱 더 중요하다.
그러나 종래의 칩 스택 패키지는 내장되는 반도체 칩들이 동종 반도체 칩인 경우 패키지 두께를 줄이는 데에는 어려움이 있다. 하위 반도체 칩의 와이어와 상위 반도체 칩의 밑면이 접촉되는 것을 피하고 와이어 루프를 확보하기 위하여 하위 반도체 칩과 상위 반도체 칩 사이에 공간 확보가 필수적으로 요구된다. 아울러 와이어 루프 높이가 낮아지도록 와이어 본딩을 해야 한다. 이와 같은 제약 요인으로 인하여 패키지 두께 감소에 한계가 있기 때문이다.
본 발명의 목적은 동종 반도체 칩이 적층되는 구조의 칩 스택 패키지로서 불필요한 공간 소비가 최소화될 수 있도록 칩 적층 구조가 개선되어 박형화 또는 고집적화에 유리한 칩 스택 패키지를 제공하는 데에 있다.
이와 같은 목적을 달성하기 위하여, 본 발명은 회로 배선과 그에 연결된 기판 패드를 가지는 기판; 마주보는 두 변이 다른 마주보는 변보다 긴 장방형 형태로서, 양쪽 단면 부분에 형성된 칩 패드들을 가지며, 기판에 서로 90°각도로 엇갈려서 수직으로 적층된 복수 개의 반도체 칩들; 서로 대응되는 칩 패드와 기판 패드를 전기적으로 연결하는 본딩와이어; 반도체 칩과 본딩와이어를 밀봉하는 패키지 몸체; 및 기판에 부착된 외부 접속 볼;을 포함하는 것을 특징으로 하는 칩 스택 패키지를 제공한다.
본 발명에 따른 칩 스택 패키지에 있어서, 상위 반도체 칩의 밑면에 보강판이 부착되는 것이 바람직하다. 그리고 반도체 칩의 윗면에 양면 접착 테이프가 부착되고, 그 양면 접착 테이프의 접착층이 칩 패드에 연결된 와이어에 부착된 것이 바람직하다. 여기서, 양면 접착 테이프는 각 반도체 칩의 윗면 전체에 부착된 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명에 따른 칩 스택 패키지의 실시예를 상세하게 설명하고자 한다.
제1 실시예
도 2는 본 발명의 제1 실시예에 따른 칩 스택 패키지를 보여주는 단면도이고, 도 3은 도 2의 "A" 부분에 대한 확대 단면도이며, 도 4는 도 2의 칩 스택 패키지의 칩 적층 상태를 보여주는 평면도이다.
도 2내지 도 4를 참조하면, 본 실시예의 칩 스택 패키지(10)는 복수 개의 반도체 칩들(11a~11d)이 기판(21)에 적층된 구조이다. 반도체 칩들(11a~11d)은 동종의 반도체 칩이다. 각각의 반도체 칩들(11a~11d)은 마주보는 두 변이 다른 마주보는 변보다 긴 장방형 형태이다. 그리고 칩 패드들(12a,12b)이 양쪽 칩 가장자리에 형성된다. 상하로 이웃하는 반도체 칩들(11a~11d)은 90°각도 회전되어 서로 엇갈리게 적층된다.
반도체 칩들(11a~11d)과 기판(21)은 와이어 본딩에 의해 전기적으로 연결된다. 서로 대응되는 칩 패드(12a,12b)와 기판 패드(22)가 와이어(27)에 의해 상호 연결된다. 와이어 본딩은 반도체 칩들(11a~11d)을 중심으로 네 방향으로 이루어진다. 홀수 층에 위치한 반도체 칩들(11a,11c)과 짝수 층에 위치한 반도체 칩들(11b,11d)의 와이어(27a,27b)는 서로 다른 위치의 칩 주변 부분에 위치한다. 여기서, 와이어 본딩으로서는 통상적인 와이어 본딩이나 리버스 본딩(reverse bonding)이 모두 적용될 수 있다.
반도체 칩들(11a~11d)은 상하 서로 이웃하는 반도체 칩들(11a~11d)간에 칩 패드(12)들이 형성된 칩 가장자리 부분이 서로 포개어지지 않고 개방된다. 반도체 칩들(11a~11d)중에서 특정 반도체 칩에 연결된 와이어(27a,27b)는 상위 반도체 칩의 밑면과 접촉 위험이 없다. 예를 들어 2층에 위치한 반도체 칩(11b)에 연결된 와이어(27)는 3층에 위치한 반도체 칩(11c)에 접촉되지 않는다. 반도체 칩들(11a~11d)이 장방형이고 서로 엇갈려서 적층되기 때문이다.
와이어(27a,27b)의 접촉 방지나 와이어 루프 높이를 위한 공간 확보가 필요 없다. 따라서 반도체 칩들(11a~11d)간의 공간을 최소한으로 줄일 수 있다. 공간 확보를 위한 칩간 삽입물은 필요 없다. 이에 따라 패키지 두께를 줄이거나 또는 제한된 패키지 두께 내에서 더 많은 반도체 칩을 적층할 수 있게 된다. 그리고 홀수 층에 위치한 반도체 칩들(11a,11c) 또는 짝수 층에 위치한 반도체 칩들(11b,11d) 사이의 공간을 활용하여 와이어(27a,27b)에 대한 와이어 루프 높이가 확보될 수 있어 자유롭게 와이어 본딩이 될 수 있다.
한편, 반도체 칩들(11a~11d)의 적층에는 액상 접착제(25)와 양면 접착 테이프(31)가 사용된다. 최하위 반도체 칩(11a)은 기판(21)에 액상 접착제(25), 예컨대 은 에폭시(Ag epoxy)로 부착된다. 최하위 반도체 칩(11a)의 상위 반도체 칩들(11b~11d)은 접착 테이프(31)에 의해 부착된다.
여기서, 접착 테이프(31)는 베이스 필름(32)의 양쪽 면에 접착층(33)이 형성된 양면 접착 테이프이다. 접착 테이프(31)는 각 반도체 칩들(11a~11d)의 윗면에 부착된다. 접착 테이프(31)의 접착층(33)이 와이어(27)에도 부착된다. 와이어(27) 가 접착 테이프(31)의 접착층(33)에 부착되어 고정된 상태가 된다. 이에 따라 수지 몰딩 과정에서의 와이어 휩쓸림, 단락 등이 방지된다. 접착 테이프(31)에 의한 와이어(27a,27b) 고정 효과는 와이어 길이가 길어지는 상위 반도체 칩으로 갈수록 커진다.
반도체 칩들(11a~11d)과 와이어들(27a,27b)은 기판(21)의 상위에 형성되는 패키지 몸체(35)로 둘러싸여져 밀봉된다. 패키지 몸체(35)는 에폭시 몰딩 컴파운드로 형성될 수 있다. 패키지 몸체(35)에 의해 반도체 칩들(11a~11d)의 동작에 대한 신뢰성이 외부환경으로부터 확보된다. 외부와의 접속 단자 역할은 기판(21)의 밑면에 형성된 외부 접속 볼(37)이 수행한다. 외부 접속 볼(37)로서는 솔더 볼(solder ball)이 사용될 수 있다.
제2 실시예
도 5는 본 발명의 제2 실시예에 따른 칩 스택 패키지를 보여주는 단면도이다.
도 5를 참조하면, 본 실시예의 칩 스택 패키지(110)는 상하로 서로 이웃하는 장방형의 반도체 칩들(111a~111d)이 서로 엇갈리게 적층되고, 와이어 본딩에 의한 전기적인 연결이 이루어지는 구조라는 점에서 전술한 제1 실시예와 유사하다.
그러나, 제1 실시예와 달리, 최하위 반도체 칩(111a)을 제외한 나머지 반도체 칩들(111b~111d)의 밑면에 보강판(45)이 부착되어 있다. 보강판(45)의 크기는 반도체 칩들(111a~111d)의 크기와 동일하다. 최하위 반도체 칩(111a)을 제외한 나 머지 반도체 칩들(11b~11d)은 칩 패드(112)의 하부가 지지되지 못한다. 보강판(45)에 의해 와이어 본딩 과정에서 가해지는 힘에 대한 지지력이 보강된 예이다.
한편 본 발명에 따른 칩 스택 패키지는 전술한 실시예에 한정되는 것은 아니다. 본 발명에 따른 칩 스택 패키지는 본 발명의 기술적 중심 사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다.
예를 들어, 전술한 실시예에서는 적층되는 반도체 칩의 수가 4개인 것을 예로 소개하였으나, 적층되는 반도체 칩들의 개수는 증감될 수 있다. 또한 반도체 칩들의 적층에 사용되는 접착제로서는 접착 테이프인 것을 소개하였으나 다른 액상 또는 고상 접착제가 사용될 수 있다. 그리고 칩 적층에 사용된 접착 테이프가 반도체 칩들 상위에서 모두 와이어를 덮는 것을 소개하였으나 특정 반도체 칩에 연결되는 와이어만을 덮을 수 있다.
이상과 같은 본 발명에 의한 칩 스택 패키지에 따르면, 와이어와 반도체 칩의 접촉을 피하고 와이어 루프 높이를 확보하기 위한 공간 확보가 용이하다. 칩간 공간 확보를 위한 별도의 층간 삽입물이 필요하지 않다. 따라서 패키지 두께 감소에 유리하여 패키지 박형화나 고용량화에 대응할 수 있다.
더욱이, 반도체 칩의 적층에 사용되는 접착 테이프에 의해 와이어가 고정되도록 함으로써 와이어 손상이나 와이어 단락 등을 방지할 수 있다. 또한 반도체 칩의 밑면에 보강판을 부착함으로써 칩 패드의 하부에서의 지지력을 확보할 수 있다. 반도체 칩들이 엇갈려 적층됨으로 인해 와이어 본딩 과정에서 가해지는 힘에 의한 칩 손상을 방지할 수 있다.

Claims (4)

  1. 회로 배선과 그에 연결된 기판 패드를 가지는 기판;
    마주보는 두 변이 다른 마주보는 변보다 긴 장방형 형태로서, 양쪽 단면 부분에 형성된 칩 패드들을 가지며, 상기 기판에 서로 90° 각도로 엇갈려서 수직으로 적층된 복수 개의 반도체 칩들;
    서로 대응되는 상기 칩 패드와 상기 기판 패드를 전기적으로 연결하는 본딩와이어;
    상기 반도체 칩과 상기 본딩와이어를 밀봉하는 패키지 몸체; 및
    상기 기판에 부착된 외부 접속 볼;
    을 포함하는 것을 특징으로 하는 칩 스택 패키지.
  2. 제1항에 있어서,
    상기 반도체 칩의 윗면에 양면 접착 테이프가 부착되고 상기 양면 접착테이프의 접착층이 상기 칩 패드에 연결된 와이어에 부착된 것을 특징으로 하는 칩 스택 패키지.
  3. 제2항에 있어서,
    상기 양면 접착 테이프가 상기 반도체 칩의 윗면 전체에 부착된 것을 특징으로 하는 칩 스택 패키지.
  4. 제1 항에 있어서,
    상기 상위 반도체 칩의 밑면에 보강판이 부착된 것을 특징으로 하는 칩 스택 패키지.
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