KR20130004833A - 칩 적층 반도체 패키지 - Google Patents

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Abstract

본 발명의 기술적 사상은 복수개의 개별 칩들이 적층된 적층 칩과, 일면에 상기 적층 칩이 실장되고, 일측부가 접혀서 상기 적층 칩을 구성하는 적어도 하나의 개별 칩과 전기적으로 연결된 플렉서블 회로 기판과, 적층 칩 및 플렉서블 회로 기판을 밀봉하는 밀봉재와, 상기 플렉서블 회로 기판의 타면에 형성된 외부 연결 단자를 포함하는 칩 적층 반도체 패키지를 제공한다.

Description

칩 적층 반도체 패키지{chip stacked semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 칩이 복수개 적층된 칩 적층 반도체 패키지에 관한 것이다.
반도체 산업은 소형화, 다기능화 및 고용량화된 높은 신뢰성을 갖는 반도체 제품을 저렴하게 제조하는 것이다. 이와 같은 복합적인 목표를 달성 가능하게 하는 중요한 기술중의 하나가 반도체 패키지 기술이다. 패키지 기술 중에서 앞서 설명한 같은 복합적인 목표를 달성하는 위한 방법으로, 칩들을 복수개 적층하는 칩 적층 반도체 패키지가 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 칩들을 적층하여 소형화, 다기능화 및 고용량화를 가질 수 있는 칩 적층 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 복수개의 개별 칩들이 적층된 적층 칩과, 일면에 상기 적층 칩이 실장되고, 일측부가 접혀서 상기 적층 칩을 구성하는 적어도 하나의 개별 칩과 전기적으로 연결된 플렉서블 회로 기판과, 상기 적층 칩 및 플렉서블 회로 기판을 밀봉하는 밀봉재와, 상기 플렉서블 회로 기판의 타면에 형성된 외부 연결 단자를 포함하는 칩 적층 반도체 패키지를 제공한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 플렉서블 회로 기판과 상기 적층 칩중 적어도 하나의 개별 칩은 와이어로 연결되어 있을 수 있다. 상기 적층 칩을 구성하는 개별 칩들은 접착층으로 접착되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 적층 칩을 구성하는 개별 칩들이 상기 플렉서블 회로 기판 상에서 계단 형태로 적층되어 있을 수 있다. 상기 적층 칩을 구성하는 개별 칩들중 적어도 어느 하나는 상기 플렉서블 회로 기판 상에서 상기 개별 칩들과 엇갈리게 적층되어 있을 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 플렉서블 회로 기판은 양측부가 접혀서 상기 적층 칩을 구성하는 적어도 하나의 개별 칩과 전기적으로 연결될 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 적층 칩을 구성하는 개별 칩들은 동종 칩 또는 이종 칩일 수 있다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 플렉서블 회로 기판은 상기 적층 칩이 실장되는 실장 영역과, 접힐 수 있는 폴딩 영역을 포함할 수 있다. 상기 개별 칩은 칩 범프를 포함하고, 상기 플렉서블 회로 기판은 접속 패드를 포함할 수 있다. 상기 플렉서블 회로 기판은 상기 폴딩 영역이 접혀 상기 접속 패드가 상기 적어도 하나의 칩 범프와 전기적으로 연결될 수 있다.
또한, 본 발명의 기술적 사상은 칩 범프를 구비하는 개별 칩이 복수개 적층된 적층 칩이 실장되는 실장 영역과, 일면에 접속 패드를 구비하고 접혀져서 상기 접속 패드가 상기 적층 칩중 적어도 하나의 칩 범프와 전기적으로 연결된 폴딩 영역을 포함하는 플렉서블 회로 기판과, 상기 플렉서블 회로 기판과 상기 개별 칩들을 밀봉하는 밀봉재와, 상기 플렉서블 회로 기판의 타면에 형성되고 상기 접속 패드와 연결된 외부 연결 단자를 포함한다.
본 발명의 기술적 사상의 일 실시예에 있어서, 상기 폴딩 영역은 예각 또는 둔각으로 접혀 있을 수 있다. 상기 폴딩 영역은 상기 실장 영역의 일측부 또는 상기 실장 영역의 양측부에 위치할 수 있다. 상기 플렉서블 회로 기판의 접속 패드는 상기 적어도 하나의 개별 칩의 칩 범프와 와이어로 연결되어 있을 수 있다.
본 발명 사상의 칩 적층 반도체 패키지는 구부림이 가능한 플렉서블 회로 기판을 이용하여 적층 칩을 구성하는 하나의 개별 칩과 플렉서블 회로 기판을 간단하게 전기적으로 연결할 수 있다. 이에 따라, 본 발명 사상의 반도체 패키지는 소형화시킬 수 있고, 이종 또는 동종의 개별 칩을 적층하여 다기능화 및 고용량화시킬 수 있다.
도 1은 본 발명 사상의 일 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도이다.
도 2 및 도 3은 도 1의 칩 적층 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명 사상의 다른 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도이다.
도 5 내지 도 11은 본 발명 사상의 또 다른 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도들이다.
도 12 및 도 13은 도 11의 칩 적층 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 14a 및 도 14b는 본 발명 사상에 따른 칩 적층 반도체 패키지를 구성하는 칩의 칩 패드 배열의 일 실시예를 도시한 평면도이다.
도 15a 및 도 15b는 본 발명 사상에 따른 칩 적층 반도체 패키지를 구성하는 칩의 칩 패드 배열의 다른 실시예를 도시한 평면도이다.
도 16은 본 발명 사상에 의한 칩 적층 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
도 17은 본 발명 사상에 의한 칩 적층 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
도 18은 본 발명 사상에 의한 칩 적층 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역, 기판, 또는 칩 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하의 본 발명의 사상은 개별적인 실시예로 또는 실시예들을 조합하여 구현될 수 있다.
도 1은 본 발명 사상의 일 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도이다.
도 1을 참조하면, 칩 적층 반도체 패키지(200)는 플렉서블 회로 기판(10)을 포함한다. 플렉서블 회로 기판(10)은 일면(12) 및 타면(14)을 구비한다. 플렉서블 회로 기판(10)은 구부림이 가능한 기판이다. 플렉서블 회로 기판(10)은 가령, 폴리이미드(polyimide: PI), 폴리에스터(polyester), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 테플론(Teflon), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate: PET) 또는 여타의 중합체(polymeric) 물질과 같은, 적어도 하나의 플렉서블(flexible) 절연층을 포함할 수 있다. 또한, 플렉서블 회로 기판(10)은 가령, 구리, 알루미늄 또는 금속 합금과 같은, 적어도 하나의 플렉서블 전도층을 포함한다. 플렉서블 전도층은 다양한 배선들(interconnects) 사이에서 전기적인 연결들을 제공한다.
플렉서블 회로 기판(10)의 일면(12) 상에는 적층 칩(28)이 위치하고, 플렉서블 회로 기판(10)의 타면(14)에는 외부 연결 단자(32)가 설치되어 있다. 외부 연결 단자(32)는 플렉서블 회로 기판(10)과 전기적으로 연결될 수 있다. 외부 연결 단자(32)는 솔더볼로 형성할 수 있다.
적층 칩(28)은 개별 칩들(20, 22, 24, 26)이 복수개 적층된 것이다. 개별 칩들(20, 22, 24, 26)간은 접착층(6)으로 접착되어 있다. 접착층(6)은 접착 필름일 수 있다. 도 1에서 개별 칩들(20, 22, 24, 26)은 편의상 4개만 도시하며, 그 이상 또는 그 이하로 적층될 수 있다. 개별 칩들(20, 22, 24, 26)은 제1 칩(20), 제2 칩(22), 제3 칩(24) 및 제4 칩(26)으로 명명될 수 있다. 제1 칩) 내지 제4 칩(20, 22, 24, 26)은 동일 칩이나 이종 칩일 수 있다.
제1 칩에서 제4 칩(20, 22, 24, 26)을 적층할 때 수직 적층 배열을 계단 형태(모양)로 적층될 수 있다. 적층 칩(28)을 구성하는 개별 칩들(20, 22, 24, 26)의 일면에는 칩 패드(50) 및 칩 패드(50) 상에 칩 범프(30)가 설치되어 있다. 칩 범프(30)는 솔더 범프로 형성할 수 있다. 도 1에서는 개별 칩들(20, 22, 24, 26)을 계단 모양으로 적층함으로써 칩 범프(30)가 노출될 수 있다.
플렉서블 회로 기판(10)은 적층 칩(28)이 위치하는 실장 영역(18)과, 일측부에 구부러질 수 있고 접속 패드(8)가 위치하는 폴딩 영역(16)으로 구별할 수 있다. 적층 칩(28)은 플렉서블 회로 기판(10)의 실장 영역(18)에 실장되어 있다. 플렉서블 회로 기판(10)의 일측에 위치하는 폴딩 영역(16)은 접혀서 개별 칩(20, 22, 24, 26)과 전기적으로 연결될 수 있다. 다시 말해, 플렉서블 회로 기판(10)의 접속 패드(8)는 개별 칩(20, 22, 24, 26)의 칩 범프(30)와 전기적으로 연결될 수 있다.
플렉서블 회로 기판(10)의 표면에 대하여 플렉서블 회로 기판(10)의 접히는 각도(27)는 예각으로 할 수 있다. 도 1에서, 플렉서블 회로 기판(10)의 접속 패드(8)와 개별 칩(20, 22, 24, 26)의 칩 범프(20)는 모두 연결되어 있을 수 있으나, 접히는 각도(27)에 따라 플렉서블 회로 기판(10)과 개별 칩(20, 22, 24, 26)중 적어도 하나만 연결되고 나머지는 와이어(미도시)로 연결될 수도 있다.
그리고, 플렉서블 회로 기판(10)의 일면(12) 상에서 적층 칩(28) 및 플렉서블 회로 기판(10)을 밀봉하는 밀봉재(33)가 형성되어 있다. 밀봉재(33)는 적층 칩(28) 및 플렉서블 회로 기판(10)을 보호한다. 또한, 밀봉재(33)는 적층 칩(28)을 구성하는 개별 칩들(20, 22, 24, 26)간을 절연하는 역할을 수행한다. 즉, 본 발명 사상의 칩 적층 반도체 패키지(200)는 개별 칩들(20, 22, 24, 26)간을 절연하도록 개별 칩들(20, 22, 24, 26) 상에 별도의 코팅재를 형성할 필요는 없다. 밀봉재(33)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 밀봉재(33)는 EMC(Epoxy Molding Compound)로 형성될 수 있다.
이와 같이 본 발명 사상의 일 실시예의 칩 적층 반도체 패키지(200)는 와이어를 사용하지 않고 구부림이 가능한 플렉서블 회로 기판(10)을 이용하여 적층 칩(28)을 구성하는 하나의 개별 칩(20, 22, 24, 26)과 플렉서블 회로 기판(10)을 간단하게 전기적으로 연결할 수 있다.
이에 따라, 본 발명 사상의 일 실시예의 칩 적층 반도체 패키지(200)는 소형화시킬 수 있고, 이종 또는 동종의 개별 칩(20, 22, 24, 26)을 적층하여 다기능화 및 고용량화시킬 수 있다.
도 2 및 도 3은 도 1의 칩 적층 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 앞서 설명한 바와 같이 일면(12) 및 타면(14)을 갖는 플렉서블 회로 기판(10)을 준비한다. 플렉서블 회로 기판(10)은 적층 칩(28)이 실장되는 실장 영역(18)과 구부러지는 폴딩 영역(16)으로 구별할 수 있다. 폴딩 영역(16)에는 접속 패드(8)가 설치되어 있다.
실장 영역(18) 상에 개별 칩들(20, 22, 24, 26)로 구성된 적층 칩(28)을 실장한다. 개별 칩들(20, 22, 24, 26)을 수직 적층할 때 적층 배열을 계단 형태(모양)로 적층할 수 있다. 적층 칩(28)을 구성하는 개별 칩들(20, 22, 24, 26)의 일면에는 칩 패드(50) 및 칩 범프(30)가 설치되어 있다.
개별 칩들(20, 22, 24, 26)을 계단 모양으로 적층함으로써 칩 패드(50) 및 칩 범프(30)가 용이하게 노출될 수 있다. 칩 패드(50) 및 칩 범프(30)의 배열은 접속 패드(8)와 대응되도록 구성할 수 있다. 칩 패드(50)의 배열은 다양하게 할 수 있으며 후에 보다 더 자세하게 설명한다.
도 3을 참조하면, 플렉서블 회로 기판(10)의 폴딩 영역(16)을 접어서 플렉서블 회로 기판(10)의 접속 패드(8)와 개별 칩(20, 22, 24, 26)의 칩 범프(30)를 전기적으로 연결한다. 플렉서블 회로 기판(10)의 접히는 각도(27)는 예각으로 할 수 있다. 계속하여, 도 1에 도시한 바와 같이 플렉서블 회로 기판(10)의 일면(12) 상에서 적층 칩(28) 및 플렉서블 회로 기판(10)을 밀봉하는 밀봉재(33)를 형성하여 칩 적층 반도체 패키지(200)를 완성한다.
도 4는 본 발명 사상의 다른 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도이다.
구체적으로, 도 4의 칩 적층 반도체 패키지(200a)는 적층 칩(28)과 플렉서블 회로 기판(10)과 와이어(34)로 더 연결하는 것을 제외하고는 도 1과 동일하다.
도 4에 도시한 바와 같이, 플렉서블 회로 기판(10)의 일측에 위치하는 폴딩 영역(16)은 접혀서 개별 칩(20, 22, 24, 26)과 전기적으로 연결될 수 있다. 그리고, 적층 칩(28)을 구성하는 개별 칩(20, 22, 24, 26)은 플렉서블 회로 기판(10)의 타측에 위치하는 접속 패드(8a)와 와이어(34), 예컨대 금 와이어로 연결될 수 있다. 개별 칩(20, 22, 24, 26)의 일 표면에 위치하는 칩 패드(50)와 접속 패드(8a)가 와이어(34)로 연결될 수 있다.
접착층(6)은 개별 칩(20, 22, 24, 26)이 플렉서블 회로 기판(10)과 와이어 연결시 연결 공간을 제공할 수 있다. 연결 공간이 부족할 경우 개별 칩들 사이에 더미 범프(미도시)를 더 구비할 수 있다. 도 4에서는, 개별 칩(20, 22, 24, 26)들 모두 플렉서블 회로 기판(10)과 와이어(34)로 연결되어 있으나. 필요에 따라 개별 칩들(20,22, 24, 26)중 적어도 어느 하나와 플렉서블 회로 기판(10)을 연결할 수 있다.
도 4의 칩 적층 반도체 패키지(200a)는 플렉서블 회로 기판(10)의 폴딩 영역(16)에 위치하는 접속 패드(8)와 개별 칩(20, 22, 24, 26)의 칩 범프(30)를 직접적으로 연결함과 아울러 플렉서블 회로 기판(10)과 개별 칩(20, 22, 24, 26)을 와이어(34)로 연결할 수 있다.
도 5는 본 발명 사상의 또 다른 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도이다.
구체적으로, 도 5의 칩 적층 반도체 패키지(200b)는 개별 칩들(20, 22, 24, 26)중 제1 칩(20)의 수직 적층 배열을 다르게 하여 제1 칩(20)과 플렉서블 회로 기판(10)을 와이어(34)로 연결하는 것을 제외하고는 도 1과 동일하다.
도 5에 도시한 바와 같이, 플렉서블 회로 기판의 실장 영역(18) 상에 적층 칩(28)을 형성하되, 플렉서블 회로 기판(10)의 폴딩 영역(16)과 반대쪽의 제1 칩(20)의 일면을 노출하여 플렉서블 회로 기판(10)과 접속 패드(8a)와 와이어(34)로 연결될 수 있다. 적층 칩(28)을 구성하는 제2 내지 제4 칩(22, 24, 26)만을 폴딩 영역(16)에 근접하여 계단형태로 적층하고, 제2 내지 제4 칩(22, 24, 26)을 플렉서블 회로 기판(10)의 폴딩 영역(16)의 접속 패드(8)와 전기적으로 연결한다.
도 6은 본 발명 사상의 또 다른 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도이다.
구체적으로, 도 6의 칩 적층 반도체 패키지(200c)는 플렉서블 회로 기판(10)과 적층 칩(28)을 구성하는 제4 칩(26)을 와이어(34)로 연결하는 것을 제외하고는 도 1과 동일하다.
도 6에 도시한 바와 같이, 플렉서블 회로 기판(10)의 폴딩 영역(16)과 반대쪽의 제4 칩(26)을 플렉서블 회로 기판(10)의 접속 패드(8a)와 와이어(34)로 연결될 수 있다. 적층 칩(28)을 구성하는 제1 내지 제4 칩(20, 22, 24, 26)을 폴딩 영역(16)에 근접하여 계단형태로 적층하고, 제1 내지 제4 칩(22, 24, 26)을 플렉서블 회로 기판(10)의 폴딩 영역(16)의 접속 패드(8)와 전기적으로 연결한다.
도 7은 본 발명 사상의 또 다른 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도이다.
구체적으로, 도 7의 칩 적층 반도체 패키지(200d)는 플렉서블 회로 기판(10)의 폴딩 영역(16)과 반대쪽의 제3 칩(24) 및 제4 칩(26)을 플렉서블 회로 기판(10)과 와이어(34)로 연결하고, 적층 칩(28)을 구성하는 제1 및 제2 칩(22, 24)만을 플렉서블 회로 기판(10)의 폴딩 영역(16)의 접속 패드(8)와 전기적으로 연결하는 것을 제외하고는 도 1과 동일하다.
도 7에 도시한 바와 같이, 플렉서블 회로 기판의 실장 영역(18) 상에 적층 칩(28)을 형성하되, 플렉서블 회로 기판(10)의 폴딩 영역(16)과 반대쪽의 제3 칩(24) 및 제4 칩(26)을 플렉서블 회로 기판(10)과 접속 패드(8a)와 와이어(34)로 연결될 수 있다. 적층 칩(28)을 구성하는 제1 및 제2 칩(22, 24)만을 폴딩 영역(16)에 근접하여 계단형태로 적층하고, 제1 및 제2 칩(22, 24)을 플렉서블 회로 기판(10)의 폴딩 영역(16)의 접속 패드(8)와 전기적으로 연결한다.
또한, 도 4 내지 도 7의 칩 적층 반도체 패키지(200, 200a, 200b, 200c, 200d)는 적층 칩(28)을 구성하는 개별 칩들(20, 22, 24, 26)중 적어도 어느 하나는 플렉서블 회로 기판 상에서 개별 칩들(20, 22, 24, 26)과 엇갈리게 적층한다. 이에 따라, 도 4 내지 도 7의 칩 적층 반도체 패키지(200a, 200b, 200c, 200d)는 개별 칩(20, 22, 24, 26)의 칩 패드(50)의 위치에 구애받지 않고 자유롭게 플렉서블 회로 기판(10)과 개별 칩(20, 22, 24, 26)을 전기적으로 연결할 수 있다.
도 8은 본 발명 사상의 또 다른 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도이다.
구체적으로, 도 8의 칩 적층 반도체 패키지(200e)는 플렉서블 회로 기판(10)의 폴딩 영역(16e)을 구부려 접속 패드(8)를 제3 칩(24)과 연결하는 것을 포함한다. 폴딩 영역(16e)은 앞서 실시예와는 다르게 타원형으로 접혀 접속 패드(8)가 칩 범프(30)와 연결된다. 즉, 플렉서블 회로 기판(10)의 표면에 대하여 플렉서블 회로 기판(10)의 접히는 각도(27a)를 둔각으로 할 수 있다. 폴딩 영역(16e)을 타원형으로 접고, 제1 내지 제4 칩(20, 22, 24, 26)중 어느 하나의 칩의 표면을 노출시킬 경우 접속 패드(8)는 적어도 어느 하나의 칩과 연결될 수 있다.
적층 칩(28)을 구성하는 제1 칩(20)은 플렉서블 회로 기판(10)의 실장 영역의 일측에 위치하는 접속 패드(8b)와 와이어(34)로 연결될 수 있다. 적층 칩(28)을 구성하는 제2 칩(22) 및 제4 칩(26)은 플렉서블 회로 기판(10)의 실장 영역의 타측에 위치하는 접속 패드(8a)와 와이어(34)로 연결될 수 있다.
이에 따라, 도 8의 칩 적층 반도체 패키지(200e)는 플렉서블 회로 기판(10)의 폴딩 영역(16e)에 위치하는 접속 패드(8)와 제3 칩(24)의 칩 범프(30)를 직접적으로 연결함과 아울러 플렉서블 회로 기판(10)과 제1칩(20), 제2 칩(22), 제4 칩(26)을 와이어(34)로 연결할 수 있다.
도 9는 본 발명 사상의 또 다른 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도이다.
구체적으로, 도 9의 칩 적층 반도체 패키지(200f)는 플렉서블 회로 기판의 폴딩 영역(16e)을 구부려 접속 패드(8)를 제2 칩(22)과 연결하고, 제1 칩(20), 제3 칩(24) 및 제4 칩(26)을 플렉서블 회로 기판(10)의 타측에 위치하는 접속 패드(8a)와 연결하는 것을 제외하고는 도 8과 동일하다.
플렉서블 회로 기판(10)의 폴딩 영역(16e)을 구부려 접속 패드(8)를 제2 칩(24)과 연결한다. 폴딩 영역(16e)은 도 8과 동일하게 타원형으로 접혀 접속 패드(8)가 칩 범프(30)와 연결된다. 적층 칩(28)을 구성하는 제1 칩(20), 제3 칩(24) 및 제4 칩(26)은 플렉서블 회로 기판(10)의 실장 영역(18)의 타측에 위치하는 접속 패드(8a)와 와이어(34)로 연결될 수 있다.
도 10은 본 발명 사상의 또 다른 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도이다.
구체적으로, 도 9의 칩 적층 반도체 패키지(200g)는 플렉서블 회로 기판의 폴딩 영역(16e)의 구부려 접속 패드(8)를 제4 칩(26)과 연결함과 아울러 제1 칩 내지 제4 칩(20, 22, 24, 26)을 플렉서블 회로 기판(10)의 타측에 위치하는 접속 패드(8a)와 연결하고, 제1 내지 제3 칩(20, 22, 24)은 플렉서블 회로 기판의 일측에 위치하는 접속 패드(8b)와 연결한다.
플렉서블 회로 기판(10)의 폴딩 영역(16e)을 구부려 접속 패드(8)를 제4 칩(26)과 연결한다. 폴딩 영역(16e)은 도 8과 동일하게 타원형으로 접혀 접속 패드(8)가 칩 범프(30)와 연결된다. 제1 칩 내지 제4 칩(20, 22, 24, 26)을 플렉서블 회로 기판의 타측에 위치하는 접속 패드(8a)와 연결할 수 있다. 제1 내지 제3 칩(20, 22, 24)은 플렉서블 회로 기판(10)의 일측에 위치하는 접속 패드(8b)와 연결할 수 있다.
도 8 내지 도 10의 칩 적층 반도체 패키지(200e, 200f, 200g)는 앞서 설명한 바와 같이 개별 칩(20, 22, 24, 26)의 칩 패드(50)의 위치에 구애받지 않고 자유롭게 플렉서블 회로 기판(10)과 개별 칩(20, 22, 24, 26)을 전기적으로 연결할 수 있다.
도 11은 본 발명 사상의 또 다른 실시예에 따른 칩 적층 반도체 패키지를 설명하기 단면도이다.
구체적으로, 도 11의 칩 적층 반도체 패키지(200h)는 플렉서블 회로 기판(10)의 일측의 폴딩 영역(16)을 구부려 접속 패드(8)를 제1 내지 제4 칩(20, 22, 24, 26)의 침 범프(30)와 전기적으로 연결한다. 플렉서블 회로 기판(10)의 일측의 폴딩 영역(16)을 구부리는 것은 앞서 설명한 바와 같이 예각으로 구부린다.
또한, 플렉서블 회로 기판(10)의 타측의 폴딩 영역(16h)을 구부려 접속 패드(8)를 제4 칩(26)과 전기적으로 연결한다. 플렉서블 회로 기판(10)의 타측의 폴딩 영역(16h)을 구부리는 것은 앞서 설명한 바와 같이 타원형으로 구부린다. 따라서, 도 11의 칩 적층 반도체 패키지(200h)는 플렉서블 회로 기판(10)의 양측부가 접혀서 적층 칩(28)을 구성하는 개별 칩(20, 22, 24, 26)과 플렉서블 회로 기판(10)이 전기적으로 연결된다. 아울러서, 제1칩 내지 제3 칩(20, 22, 24)의 타측의 칩 패드(50)는 플렉서블 회로 기판(10)과 와이어(34)로 연결될 수 있다.
이에 따라, 도 11의 칩 적층 반도체 패키지(200h)는 플렉서블 회로 기판(10)의 폴딩 영역(16, 16h)에 위치하는 접속 패드(8)와 적층 칩(28)의 칩 범프(30)를 직접적으로 연결함과 아울러 플렉서블 회로 기판(10)과 제1 칩(20), 제2 칩(22), 제3칩(24)을 와이어(34)로 연결할 수 있다. 또한, 도 11의 칩 적층 반도체 패키지(200h)는 개별 칩(20, 22, 24, 26)의 칩 패드(50)의 위치에 구애받지 않고 자유롭게 플렉서블 회로 기판(10)과 개별 칩(20, 22, 24, 26)을 전기적으로 연결할 수 있다.
도 12 및 도 13은 도 11의 칩 적층 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 일면(12) 및 타면(14)을 갖는 플렉서블 회로 기판(10)을 준비한다. 플렉서블 회로 기판(10)은 적층 칩(28)이 실장되는 실장 영역(18)과 실장 영역의 일측 및 타측에 구부러지는 폴딩 영역(16, 16h)으로 구별할 수 있다. 폴딩 영역(16)에는 접속 패드(8, 8a)가 설치되어 있다.
실장 영역(18) 상에 개별 칩들(20, 22, 24, 26)로 구성된 적층 칩(28)을 실장한다. 개별 칩들(20, 22, 24, 26)을 적층할 때 계단 형태(모양)로 적층한다. 적층 칩(28)을 구성하는 개별 칩들(20, 22, 24, 26)의 일면에는 칩 범프(30)가 설치되어 있다. 개별 칩들(20, 22, 24, 26)을 계단 모양으로 적층함으로써 칩 범프(30)가 용이하게 노출될 수 있다.
도 13을 참조하면, 제1 칩(20), 제2 칩(22) 및 제3 칩(24)의 일측 표면에 위치하는 칩 패드와 접속 패드(8a)를 와이어(34)로 연결한다. 플렉서블 회로 기판(10)의 폴딩 영역(16)을 접어서 플렉서블 회로 기판(10)의 접속 패드(8)와 개별 칩(20, 22, 24, 26)의 칩 범프(30)를 전기적으로 연결한다. 플렉서블 회로 기판(10)이 접히는 각도(27)는 예각으로 할 수 있다. 계속하여, 플렉서블 회로 기판(10)의 폴딩 영역(16h)을 접어서 플렉서블 회로 기판(10)의 접속 패드(8)와 제4 칩(26)의 칩 범프(30)를 전기적으로 연결한다. 플렉서블 회로 기판(10)의 접히는 각도(27)는 둔각으로 할 수 있다.
계속하여, 도 11에 도시한 바와 같이 플렉서블 회로 기판(10)의 일면(12) 상에서 적층 칩(28) 및 플렉서블 회로 기판(10)을 밀봉하는 밀봉재(32)를 형성하여 칩 적층 반도체 패키지(200h)를 완성한다.
도 14a 및 도 14b는 본 발명 사상에 따른 칩 적층 반도체 패키지를 구성하는 칩의 칩 패드 배열의 일 실시예를 도시한 평면도이다.
구체적으로, 도 14a에 도시한 바와 같이 본 발명 사상의 일 실시예에 따른 칩 적층 반도체 패키지를 구성하는 개별 칩의 칩 패드(50) 배열은 에지 패드일 수 있다. 에지 패드는 칩의 에지를 따라 패드가 배열된 것을 의미할 수 있다.
도 14b에 도시한 바와 같이 본 발명 사상의 일 실시예에 따른 칩 적층 반도체 패키지를 구성하는 개별 칩의 칩 패드(50)의 배열은 센터 패드(52)를 포함할 수 있다. 센터 패드(52)는 칩의 중앙 부분에 패드가 배열된 것을 의미한다. 센터 패드(52)는 재배선층(54)을 이용하여 개별 칩의 에지에 형성되는 재배선 패드(50a)로 다시 배열될 수 있다. 본 명세서에서 칩 패드(50)는 에지 패드, 센터 패드(52) 및 재배선 패드(50a)를 의미할 수 있다.
도 15a 및 도 15b는 본 발명 사상에 따른 칩 적층 반도체 패키지를 구성하는 칩의 칩 패드 배열의 다른 실시예를 도시한 평면도이다.
구체적으로, 도 15a에 도시한 바와 같이 칩 적층 반도체 패키지를 구성하는 개별 칩의 칩 패드 배열은 센터 패드(52)를 포함할 수 있다. 센터 패드(52)는 앞서 설명한 바와 같이 칩의 중앙 부분에 Y축 방향으로 패드가 배열된다. 센터 패드(52)는 재배선층(54)을 이용하여 칩의 에지에 형성되는 재배선 패드(50b, 50c)로 다시 배열될 수 있다. 특히, 도 15a에서는 센서패드(52)중의 일부는 우측 아래로 재배선하여 재배선 패드(50b)를 배치하고, 센서패드(52)중의 일부는 좌측 위로 재배선하여 재배선 패드(50c)를 배치할 수 있다.
또한, 도 15b에 도시한 바와 같이 칩 적층 반도체 패키지를 구성하는 개별 칩의 칩 패드 배열은 센터 패드(52a)일 수 있다. 그런데, 도 15b의 센터 패드(52a)는 도 15a와 다르게 X축 방향으로 배치될 수 있다. 센터 패드(52a)는 재배선층(54)을 이용하여 칩의 에지에 형성되는 재배선 패드(50d, 50e)로 다시 배열될 수 있다. 특히, 도 15b에서는 센서패드(52a)중의 일부는 상측 위로 재배선하여 재배선 패드(50d)를 배치하고, 센서패드(52)중의 일부는 하측 아래로 재배선하여 재배선 패드(50e)를 배치할 수 있다. 본 명세서에서 칩 패드(50)는 에지 패드, 센터 패드(52) 및 재배선 패드(50a, 50b, 50c, 50e)를 의미할 수 있다.
본 발명 사상에 따라 개별 칩들을 적층하여 칩 적층 반도체 패키지를 구성할때, 인접하는 개별 칩들간에는 도 15a 및 도 15b와 같이 칩 패드 배열을 할 수 있다. 예컨대 플렉서블 회로 기판(10) 상에 적층되는 제1칩(20)과 제2 칩(22)의 칩 패드 배열을 각각 도 15a 및 도 15b와 같이 구성할 수 있다. 이에 따라, 다양하게 플렉서블 회로 기판(10)과 개별 칩들(20, 22, 24, 26)을 용이하게 전기적으로 연결할 수 있다.
이하에서는, 본 발명 사상에 의한 칩 적층 반도체 패키지(200, 200a-200h)의 다양한 예를 설명한다. 편의상 칩 적층 반도체 패키지의 참조번호는 200으로 간략화한다.
도 16은 본 발명 사상에 의한 칩 적층 반도체 패키지를 이용한 패키지 모듈의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 칩 적층 반도체 패키지(200)는 패키지 모듈(600, package module)에 응용될 수 있다. 패키지 모듈(600)은 모듈 기판(610)에 칩 적층 반도체 패키지(200)가 복수개 부착되어 있다. 패키지 모듈(600)은 일측에 로직 패키지(620)가 부착되어 있고, 타측에는 외부 접속 단자(630)가 위치한다. 본 발명에 의한 칩 적층 반도체 패키지(200)는 도면에 한정되지 않고 다양한 패키지 모듈에 적용될 수 있다.
도 17은 본 발명 사상에 의한 칩 적층 반도체 패키지를 이용한 카드의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 칩 적층 반도체 패키지(200)는 카드(700, card)에 응용될 수 있다. 카드(700)는 이러한 카드(700)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)일 수 있다. 메모리(720)는 플래쉬 메모리, PRAM(phase change RAM(random access memory)) 또는 다른 형태의 비휘발성 메모리(non-volatile memory)일 수 있다.
카드(700)는 컨트롤러(710) 및 메모리(720)를 포함한다. 카드(700) 내에서 컨트롤러(710)와 메모리(720)는 전기적인 신호를 교환하도록 배치될 수 있다. 컨트롤러(710)에서 메모리(720)로 제어 신호를 보내고, 컨트롤러(710)와 메모리(720)간에는 데이터를 주고받는다. 예를 들어, 컨트롤러(710)에서 명령을 내리면, 메모리(720)는 데이터를 전송할 수 있다. 컨틀로러(710) 및/또는 메모리(720)는 본 발명의 실시예들 중 어느 하나에 따른 칩 적층 반도체 패키지를 포함할 수 있다. 메모리(720)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
그런데, 본 발명 사상의 카드(700)를 구성하는 컨트롤러(710) 및 메모리(720)를 앞서 설명한 바와 같은 본 발명의 칩 적층 반도체 패키지(200)로 채용할 수 있다. 이렇게 될 경우, 카드(700)는 메모리 용량을 크게 할 수 있고 다양한 기능을 갖는 컨트롤러(710)를 구비할 수 있다. 또한, 본 발명의 카드(700)는 두께를 얇게 할 수 있고, 배선 길이도 짧게 할 수 있어 성능을 향상시킬 수 있다.
도 18은 본 발명 사상에 의한 칩 적층 반도체 패키지를 이용한 전자 시스템의 구성을 도시한 개략도이다.
구체적으로, 본 발명에 의한 전자 시스템(800)은 프로세서(810), 메모리(820), 입출력 장치(830) 및 인터페이스(840)를 포함한다. 전자시스템(800)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다.
모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
프로세서(810)는 프로그램을 실행하고, 전자시스템(800)을 제어하는 역할을 할 수 있다. 프로세서(810)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(820)는 전자시스템(800)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(800)은 입/출력 장치(820)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(820)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(830)는 프로세서(810)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 프로세서(810)에서 처리된 데이터를 저장할 수 있다. 프로세서(810)와 메모리(820)나 입출력 장치(830)간에는 통신 채널(850, communication channel)을 이용하여 제어신호나 데이터를 주고받는다.
인터페이스(840)는 상기 시스템(800)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 프로세서(810), 입/출력 장치(820), 메모리(830) 및 인터페이스(840)는 버스(850)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(800)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
그런데, 본 발명에 의한 전자 시스템(800)에서 칩 적층 반도체 패키지(200)를 프로세서(810) 및 메모리(820)에 채용된다. 즉, 프로세서(810) 및 메모리(830)는 본 발명의 실시예들 중 어느 하나에 따른 칩 적층 반도체 패키지를 포함할 수 있다. 이렇게 될 경우, 본 발명에 의한 전자 시스템(800)은 다양한 기능을 구현할 수 있고, 신뢰성도 향상시킬 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
6: 접착층, 8, 8a, 8b: 접속 패드, 10: 플렉서블 회로 기판, 16, 16e, 16h: 폴딩 영역, 18: 실장 영역, 20, 22, 24, 26: 개별 칩, 28: 적층 칩, 200, 200a-200h: 칩 적층 반도체 패키지, 30: 칩 범프, 32: 외부 연결 단자, 33: 밀봉재, 34: 와이어, 50: 칩 패드

Claims (10)

  1. 복수개의 개별 칩들이 적층된 적층 칩;
    일면에 상기 적층 칩이 실장되고, 일측부가 접혀서 상기 적층 칩을 구성하는 적어도 하나의 개별 칩과 전기적으로 연결된 플렉서블 회로 기판;
    상기 적층 칩 및 플렉서블 회로 기판을 밀봉하는 밀봉재; 및
    상기 플렉서블 회로 기판의 타면에 형성된 외부 연결 단자를 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  2. 제1항에 있어서, 상기 플렉서블 회로 기판과 상기 적층 칩중 적어도 하나의 개별 칩은 와이어로 연결되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  3. 제1항에 있어서, 상기 적층 칩을 구성하는 개별 칩들이 상기 플렉서블 회로 기판 상에서 계단 형태로 적층되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  4. 제1항에 있어서, 상기 적층 칩을 구성하는 개별 칩들중 적어도 어느 하나는 상기 플렉서블 회로 기판 상에서 상기 개별 칩들과 엇갈리게 적층되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  5. 제1항에 있어서, 상기 플렉서블 회로 기판은 양측부가 접혀서 상기 적층 칩을 구성하는 적어도 하나의 개별 칩과 전기적으로 연결되는 것을 특징으로 하는 칩 적층 반도체 패키지.
  6. 제5항에 있어서, 상기 플렉서블 회로 기판과 상기 적층 칩중 적어도 하나의 개별 칩은 와이어로 연결되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  7. 칩 범프를 구비하는 개별 칩이 복수개 적층된 적층 칩이 실장되는 실장 영역과, 일면에 접속 패드를 구비하고 접혀져서 상기 접속 패드가 상기 적층 칩중 적어도 하나의 칩 범프와 전기적으로 연결된 폴딩 영역을 포함하는 플렉서블 회로 기판;
    상기 플렉서블 회로 기판과 상기 개별 칩들을 밀봉하는 밀봉재; 및
    상기 플렉서블 회로 기판의 타면에 형성되고 상기 접속 패드와 연결된 외부 연결 단자를 포함하여 이루어지는 것을 특징으로 하는 칩 적층 반도체 패키지.
  8. 제7항에 있어서, 상기 폴딩 영역은 예각 또는 둔각으로 접혀 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  9. 제7항에 있어서, 상기 폴딩 영역은 상기 실장 영역의 일측부 또는 상기 실장 영역의 양측부에 위치하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  10. 제7항에 있어서, 상기 플렉서블 회로 기판의 접속 패드는 상기 적어도 하나의 개별 칩의 칩 범프와 와이어로 연결되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
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