KR20120045207A - 반도체 패키지 - Google Patents

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KR20120045207A
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이용석
이희봉
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하나 마이크론(주)
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Abstract

반도체 패키지는 복수 개의 리드들, 반도체 칩, 와이어 및 몰딩부를 포함한다. 상기 리드들은 각각의 상단 및 하단이 외부로 노출되고 서로 이격되어 배치된다. 상기 반도체 칩은 상기 리드들 상에 실장된다. 상기 와이어는 상기 반도체 칩과 상기 리드들 중 적어도 하나를 전기적으로 연결한다. 상기 몰딩부는 상기 반도체 칩 및 상기 와이어를 몰딩한다. 상기 반도체 패키지는 쌍방향 입/출력 단자를 가지게 되어 복수 개의 반도체 패키지를 효율적으로 적층시킬 수 있고, 전체적인 제작 공정을 감소시킬 수 있다.

Description

반도체 패키지 {SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 쌍방향 입/출력 단자를 가지고, 크기 및 제조 비용을 감소시킨 반도체 패키지에 관한 것이다.
최근, 휴대폰 및 태블릿 PC와 같은 모바일 전자기기의 성장에 따라, 크기가 작으면서 성능이 우수한 반도체 패키지에 대한 수요가 증가하고 있다. 이에 따라, 반도체 패키지의 개발 방향은 종래의 DIP(Dual In line Package) 형태의 삽입 실장형으로부터 QFN(Quad Flat Non-lead) 형태의 표면 실장형으로 전환되고 있다.
QFN 형태를 가지는 반도체 패키지는 외부와 전기적으로 연결하기 위한 리드가 몰드 아래쪽에서 외부로 돌출되어 있지 않으므로 크기가 작다는 이점이 있으나, 하나의 패키지 내에서 상기 리드는 일단면만이 외부로 노출되어 있어, 고용량화 및 다기능화된 반도체 패키지에 대한 요구를 충족시키지 못하는 문제점이 있다.
또한, 일반적으로 반도체 칩을 실장하기 위한 다이 패들을 별도로 구성하고, 상기 다이 패들과 이격된 리드들을 상기 반도체 칩과 와이어를 이용하여 연결하게 되므로, 반도체 패키지의 크기를 감소시키는데 한계가 있다.
또한, 기존의 QFN 형태를 가지는 반도체 패키지를 적층하는 경우에, 서로 대응하는 위치의 리드들을 연결하기 위해서는 추가적인 와이어 본딩 공정이 필요하거나, 별도의 연결 패턴을 형성해야 했다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 쌍방향 입/출력 단자를 가지고, 크기 및 제조 비용을 감소시킬 수 있으며, 복수 개의 반도체 패키지를 효율적으로 적층시킬 수 있는 반도체 패키지를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 패키지는 복수 개의 리드들, 반도체 칩, 와이어 및 몰딩부를 포함한다. 상기 리드들은 각각의 상단 및 하단이 외부로 노출되고 서로 이격되어 배치된다. 상기 반도체 칩은 상기 리드들 상에 실장된다. 상기 와이어는 상기 반도체 칩과 상기 리드들 중 적어도 하나를 전기적으로 연결한다. 상기 몰딩부는 상기 반도체 칩 및 상기 와이어를 몰딩한다.
본 발명의 일 실시예에서, 상기 리드들 각각은 상단의 일부가 함몰된 상단 함몰부를 가지고, 상기 반도체 칩은 상기 상단 함몰부에 실장될 수 있다.
본 발명의 일 실시예에서, 상기 상단 함몰부의 깊이는 상기 반도체 칩의 두께와 동일할 수 있다.
본 발명의 일 실시예에서, 상기 반도체 칩은 회로 패턴이 형성된 활성면 및 상기 활성면에 반대하는 비활성면을 가지고, 상기 활성면이 상기 리드들 상에 실장될 수 있다.
본 발명의 일 실시예에서, 상기 리드들 각각은 하단의 일부가 함몰된 하단 함몰부를 가지고, 상기 와이어는 상기 반도체 칩의 활성면과 상기 리드의 하단 함몰부를 연결할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 반도체 패키지는 제1 반도체 패키지 및 제2 반도체 패키지를 포함한다. 상기 제1 반도체 패키지는 각각의 상단 및 하단이 외부로 노출되고 서로 이격되어 배치된 제1 리드들, 상기 제1 리드들 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩과 상기 제1 리드들 중 적어도 하나를 전기적으로 연결하는 제1 와이어, 및 상기 제1 반도체 칩 및 상기 제1 와이어를 몰딩하는 제1 몰딩부를 포함한다. 상기 제2 반도체 패키지는 각각의 상단 및 하단이 외부로 노출되고 서로 이격되어 배치된 제2 리드들, 상기 제2 리드들 상에 실장된 제2 반도체 칩, 상기 제2 반도체 칩과 상기 제2 리드들 중 적어도 하나를 전기적으로 연결하는 제2 와이어, 및 상기 제2 반도체 칩 및 상기 제2 와이어를 몰딩하는 제2 몰딩부를 포함한다. 상기 제2 반도체 패키지는 상기 제1 반도체 패키지상에 적층되며, 상기 제2 리드들의 외부로 노출된 하단부는 상기 제1 리드들의 외부로 노출된 상단부와 접촉되어 전기적으로 연결될 수 있다.
본 발명의 일 실시예에서, 상기 제1 리드들 각각은 상단의 일부가 함몰된 제1 상단 함몰부를 가지고, 상기 제1 반도체 칩은 상기 제1 상단 함몰부에 실장되며, 상기 제2 리드들 각각은 상단의 일부가 함몰된 제2 상단 함몰부를 가지고 상기 제2 반도체 칩은 상기 제2 상단 함몰부에 실장될 수 있다.
본 발명의 일 실시예에서, 상기 제1 반도체 칩은 회로 패턴이 형성된 활성면 및 상기 활성면에 반대하는 비활성면을 가지고, 상기 제1 반도체 칩의 활성면이 상기 제1 리드들 상에 실장되며, 상기 제2 반도체 칩은 회로 패턴이 형성된 활성면 및 상기 활성면에 반대하는 비활성면을 가지고, 상기 제2 반도체 칩의 활성면이 상기 제2 리드들 상에 실장될 수 있다.
본 발명의 일 실시예에서, 상기 제1 리드들 각각은 하단의 일부가 함몰된 제1 하단 함몰부를 가지고, 상기 제1 와이어는 상기 제1 반도체 칩의 활성면과 상기 제1 리드의 제1 하단 함몰부를 연결하며, 상기 제2 리드들 각각은 하단의 일부가 함몰된 제2 하단 함몰부를 가지고, 상기 제2 와이어는 상기 제2 리드의 제2 하단 함몰부에 연결될 수 있다.
이와 같은 본 발명에 의하면, 반도체 패키지는 쌍방향 입/출력 단자를 가지게 되어, 복수 개의 반도체 패키지를 효율적으로 적층시킬 수 있고, 전체적인 제작 공정을 감소시킬 수 있다.
또한, 리드의 함몰된 영역들에 반도체 칩을 실장하고 와이어를 연결하는바, 반도체 패키지의 전체적인 크기를 감소시킬 수 있고, 반도체 패키지 내부에서 생성된 열을 보다 효율적으로 외부로 전달할 수 있다.
도 1은 본 발명의 일 실시예에 따른 제1 반도체 패키지를 나타내는 사시도이다.
도 2는 도 1의 반도체 패키지를 X-X' 따라 절단하여 나타낸 단면도이다.
도 3은 도 1의 반도체 패키지를 복수 개 적층하여 도시한 단면도이다.
도 4a, 도 4b, 도 4c 및 도 4d는 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 제1 반도체 패키지를 나타내는 사시도이다. 도 2는 도 1의 반도체 패키지를 X-X' 따라 절단하여 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 제1 반도체 패키지(100)는 제1 리드들(110), 제1 반도체 칩(120), 제1 와이어(130) 및 제1 몰딩부(140)를 포함한다. 상기 제1 반도체 패키지(100)는, 예를 들면, 리드가 몰드로부터 외부로 돌출되지 않은 QFN(Quad Flat No-Lead) 타입의 반도체 패키지일 수 있다.
상기 제1 리드들(110)은 서로 이격되어 형성되고, 외부와 연결될 수 있도록 상기 제1 리드들 각각의 상단(112) 및 하단(114)은 외부로 노출된다.
상기 제1 리드들의 상단(112)의 일부는 상기 하단(114) 방향으로 함몰되어 제1 상단 함몰부(116)를 형성한다. 상기 제1 상단 함몰부(116)는 상기 제1 반도체 칩(120)이 상기 제1 상단 함몰부에 실장될 수 있도록 상기 제1 반도체 칩과 대응되는 형상을 가진다. 본 실시예에서는 상기 제1 상단 함몰부(116)가 상기 제1 반도체 칩의 두께와 동일한 깊이를 가지도록 형성되었으나 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 상단 함몰부(116)는 상기 제1 반도체 칩의 두께보다 다소 큰 깊이를 가지도록 형성될 수 있다.
상기 제1 반도체 칩(120)은 상기 제1 리드들(100)의 상기 제1 상단 함몰부(116)에 배치되고 실장된다. 구체적으로, 상기 제1 반도체 칩(120)은 회로 패턴이 형성되어 있는 활성면(122) 및 상기 활성면(122)에 반대하는 비활성면(124)을 가진다. 상기 제1 반도체 칩은 상기 활성면(122)이 상기 제1 리드들(110)과 마주하도록 상기 제1 리드들(110)의 제1 상단 함몰부 상에 실장된다.
상기 제1 반도체 칩(120)의 측면은 상기 제1 리드들로부터 일정 간격 이격되어 실장된다. 상기 이격된 영역에는 상기 제1 반도체 칩을 보호하기 위한 제1 몰딩부(140)가 형성된다.
상기 제1 반도체 칩(120)은 접착 부재(미도시)를 통해 상기 제1 리드들(110) 상에 실장될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.
상기 제1 리드들의 하단(114)의 일부는 상기 상단(112) 방향으로 함몰되어 제1 하단 함몰부(118)를 형성한다. 상기 제1 하단 함몰부(118)는 상기 제1 상단 함몰부(116)보다는 작은 폭을 가지며, 그 깊이는 상기 제1 와이어가 상기 제1 몰딩부 외부로 돌출되지 않고 상기 제1 하단 함몰부(118)에 연결될 수 있도록 적절하게 형성하면 된다.
상기 제1 와이어(130)는 상기 제1 반도체 칩(120)과 상기 제1 리드들(110) 중 적어도 하나를 전기적으로 연결한다. 구체적으로 상기 제1 와이어(130)는 상기 제1 반도체 칩(120)의 활성면(122)과 상기 제1 리드들(110)의 제1 하단 함몰부(118)를 연결하도록 와이어 본딩되어, 상기 제1 반도체 칩(120)과 상기 리드들(110)을 전기적으로 연결한다.
상기 몰딩부(140)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 이격된 제1 리드들(110) 및 상기 제1 반도체 칩(120)에 의해 형성된 공간에 형성된다. 상기 몰딩부(140)는 몰딩 수지를 포함하고, 예를 들면, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.
일반적인 QFN 형태를 가지는 반도체 패키지는 리드들의 일단만이 외부로 노출되어 상기 반도체 패키지를 외부와 전기적으로 연결시킨다. 즉, 종래의 반도체 패키지는 일방향 입/출력 단자를 가지게 된다. 그러나, 본 실시예에 따른 제1 반도체 패키지는 리드들 각각의 상단 및 하단의 일부가 상기 제1 반도체 패키지의 외부로 노출되는바, 쌍방향 입/출력 단자를 가질 수 있다. 따라서 다기능화된 반도체 패키지에 대한 요구를 효율적으로 충족시킬 수 있으며, 다양한 구조에 적용이 가능하게 된다.
또한, 반도체 칩을 별도의 다이 패들에 실장하지 않고 리드의 함몰된 영역에 실장하며, 와이어 또한 상기 리드의 다른 함몰된 영역에 본딩함으로써, 반도체 패키지의 전체적인 크기를 감소시킬 수 있다. 이와 동시에 반도체 패키지의 제작 비용도 감소시킬 수 있다.
도 3은 도 1의 반도체 패키지를 복수 개 적층하여 도시한 단면도이다.
도 2 및 도 3을 참조하면, 제1 반도체 패키지(100) 상부에 제2 반도체 패키지(200)를 적층한다. 상기 제2 반도체 패키지(200)는 도 1을 참조하여 설명한 상기 제1 반도체 패키지(100)와 실질적으로 동일한 바, 중복되는 설명은 이를 생략한다.
상기 제2 반도체 패키지(200)는 제2 리드들(210), 제2 반도체 칩(220), 제2 와이어(230) 및 제2 몰딩부(240)를 포함한다. 상기 제2 반도체 패키지(200)는, 예를 들면, 리드가 몰드로부터 외부로 돌출되지 않은 QFN(Quad Flat No-Lead) 타입의 반도체 패키지일 수 있다.
상기 제2 리드들(210)은 서로 이격되어 형성되고, 상기 제2 리드들 각각은 외부와 연결될 수 있는 상단(212) 및 하단(214)을 포함한다.
상기 제2 리드들의 상단의 일부는 상기 하단(214) 방향으로 함몰되어 제2 상단 함몰부(216)를 형성한다. 상기 제2 리드들의 하단의 일부는 상기 상단(212) 방향으로 함몰되어 제2 하단 함몰부(218)를 형성한다.
상기 제2 반도체 패키지(200)는 상기 제1 반도체 패키지(100) 상부에 적층된다. 상기 제2 반도체 패키지의 제2 리드들(210)의 하단(214)은 상기 제1 반도체 패키지의 제1 리드들(110)의 상단(112)과 접촉한다. 따라서 상기 제2 반도체 패키지와 상기 제1 반도체 패키지는 전기적으로 연결될 수 있다.
기존의 QFN 형태를 가지는 반도체 패키지를 적층하는 경우에, 적층된 반도체 패키지들을 전기적으로 연결하기 위해서는, 외부로 노출된 리드의 일단면들을 서로 전기적으로 연결하기 위한 추가적인 와이어 본딩 공정이나, 또는 추가적인 연결부들이 필요하다. 그러나 본 실시예에 따르면, 상기 제1 반도체 패키지 및 제2 반도체 패키지의 리드들은 각각 상단 및 하단의 일부가 외부로 노출되어 있어, 상기 제1 반도체 패키지 및 제2 반도체 패키지를 적층하는 구조만으로 서로 전기적으로 연결할 수 있다. 따라서 추가적인 공정이 필요없으며, 보다 효율적으로 적층형 반도체 패키지를 생산할 수 있다.
또한, 반도체 칩을 별도의 다이 패들에 실장하지 않고 리드의 함몰된 영역에 실장하며, 와이어 또한 상기 리드의 다른 함몰된 영역에 본딩함으로써, 반도체 패키지의 전체적인 크기를 감소시킬 수 있다.
또한, 본 실시예에 따른 반도체 패키지의 리드들은 반도체 칩 및 외부와 접촉하는 단면적이 증가하는바, 반도체 패키지 내부에서 생성된 열을 보다 효율적으로 외부로 전달할 수 있다.
본 실시예에서는 두 개의 반도체 패키지만을 적층하여 설명하였지만, 이에 한정되는 것은 아니다. 본 실시예에 따른 반도체 패키지를 상기 제1 및 제2 반도체 패키지와 동일한 구조로 복수 개 적층할 수 있으며, 결과적으로 보다 효율적으로 적층형 반도체 패키지를 생산할 수 있다.
도 4a, 도 4b, 도 4c 및 도 4d는 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 2 및 4a를 참조하면, 서로 이격되는 제1 리드들(110)을 형성한다. 상기 제1 리드들(110)은 상기 제1 리드들의 상부에 반도체 칩(120)이 실장될 수 있도록 서로 균일한 거리를 가지며 이격된다.
구체적으로, 상기 제1 리드들의 상단(112)의 일부에는 상기 하단(114) 방향으로 함몰되는 제1 상단 함몰부(116)를 형성한다. 상기 제1 상단 함몰부(116)는 상기 제1 반도체 칩(120)이 상기 제1 상단 함몰부에 실장될 수 있도록 상기 제1 반도체 칩과 대응되는 형상을 가진다. 본 실시예에서는 상기 제1 상단 함몰부(116)가 상기 제1 반도체 칩의 두께와 동일한 깊이를 가지도록 형성되었으나 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 상단 함몰부(116)는 상기 제1 반도체 칩의 두께보다 다소 큰 깊이를 가지도록 형성될 수 있다.
상기 제1 리드들의 하단(114)의 일부에는 상기 상단(112) 방향으로 함몰되는 제1 하단 함몰부(118)를 형성한다. 상기 제1 하단 함몰부(118)는 상기 제1 상단 함몰부(116)보다는 작은 폭을 가지며, 그 깊이는 이후에 상기 제1 와이어(130)를 상기 제1 하단 함몰부(118)에 연결하고 몰딩하는 과정에서 상기 제1 와이어가 제1 몰딩부(140) 외부로 돌출되지 않도록 적절하게 형성하면 된다.
도 2 및 도 4b를 참조하면, 상기 제1 리드들(110)에 상기 제1 반도체 칩(120)을 실장한다. 구체적으로, 상기 제1 반도체 칩(120)은 상기 제1 리드들(100)의 상기 제1 상단 함몰부(116)에 배치되고 실장된다. 상기 제1 반도체 칩(120)은 회로 패턴이 형성되어 있는 활성면(122) 및 상기 활성면(122)에 반대하는 비활성면(124)을 가진다. 상기 제1 반도체 칩은 상기 활성면(122)이 상기 제1 리드들(110)과 마주하도록 상기 제1 리드들(110)의 제1 상단 함몰부(166) 상에 실장된다. 상기 제1 반도체 칩(120)의 측면은 상기 제1 리드들로부터 일정 간격 이격되어 실장된다.
상기 제1 반도체 칩(120)은 접착 부재(미도시)를 통해 상기 제1 리드들(110) 상에 실장될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.
도 2 및 도 4c를 참조하면, 상기 제1 반도체 칩(120)과 상기 제1 리드들(110) 중 적어도 하나를 상기 제1 와이어(130)로 연결한다. 구체적으로 상기 제1 와이어(130)는 상기 제1 반도체 칩(120)의 활성면(122)과 상기 제1 리드들(110)의 제1 하단 함몰부(118)를 연결하도록 와이어 본딩되어, 상기 제1 반도체 칩(120)과 상기 리드들(110)을 전기적으로 연결한다. 상기 제1 와이어(130)는 상기 제1 하단 함몰부(118)에 연결되므로, 상기 제1 반도체 패키지 외부로 돌출되지 않을 수 있고, 동시에 상기 제1 반도체 패키지의 전체적인 크기를 줄일 수 있다.
도 2 및 도 4d를 참조하면, 상기 제1 반도체 칩(120) 및 상기 제1 와이어(130)를 몰딩하여 상기 제1 반도체 패키지(100)를 형성한다. 구체적으로 상기 제1 반도체 칩(120)의 측부 및 하부와 상기 제1 와이어(130)를 내부로 몰딩하여 상기 제1 반도체 패키지를 형성한다. 상기 몰딩 과정에서 상기 제1 반도체 칩(120)의 비활성면(124)도 몰딩될 수 있다. 상기 몰딩부(140)는 외부 환경으로부터 내부의 손상을 방지하기 위해 형성되며, 상기 몰딩부(140)는 몰딩 수지를 포함하고, 예를 들면, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.
상기 몰딩 과정이 완료되면, 상기 제1 반도체 패키지(100)의 리드들(110) 각각의 상단(112) 및 하단(114)은 외부로 노출된다. 따라서 상기 리드들(110)은 양단에 외부로 노출된 단자를 가지게 되는바, 상기 제1 반도체 패키지는 쌍방향 입/출력 단자를 가지게 되고, 다기능화된 반도체 패키지에 대한 요구를 효율적으로 충족시킬 수 있다. 또한, 복수 개의 반도체 패키지를 효율적으로 적층시킬 수 있으며, 전체적인 제작 공정을 감소시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 반도체 패키지는 쌍방향 입/출력 단자를 가지게 되어, 복수 개의 반도체 패키지를 효율적으로 적층시킬 수 있으며, 전체적인 제작 공정을 감소시킬 수 있다.
또한, 리드의 함몰된 영역들에 반도체 칩을 실장하고 와이어를 연결하는바, 반도체 패키지의 전체적인 크기를 감소시킬 수 있고, 반도체 패키지 내부에서 생성된 열을 보다 효율적으로 외부로 전달할 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 반도체 패키지 110, 210: 리드들
112, 212: 상단 114, 214: 하단
116, 216: 상단 함몰부 118, 218: 하단 함몰부
120, 220: 반도체 칩 130, 230: 와이어
140, 240: 몰딩부

Claims (9)

  1. 각각의 상단 및 하단이 외부로 노출되고 서로 이격되어 배치된 리드들;
    상기 리드들 상에 실장된 반도체 칩;
    상기 반도체 칩과, 상기 리드들 중 적어도 하나를 전기적으로 연결하는 와이어; 및
    상기 반도체 칩 및 상기 와이어를 몰딩하는 몰딩부를 포함하는 반도체 패키지.
  2. 제1항에 있어서, 상기 리드들 각각은 상단의 일부가 함몰된 상단 함몰부를 가지고, 상기 반도체 칩은 상기 상단 함몰부에 실장되는 것을 특징으로 하는 반도체 패키지.
  3. 제2항에 있어서, 상기 상단 함몰부의 깊이는 상기 반도체 칩의 두께와 동일한 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서, 상기 반도체 칩은 회로 패턴이 형성된 활성면 및 상기 활성면에 반대하는 비활성면을 가지고, 상기 활성면이 상기 리드들 상에 실장되는 것을 특징으로 하는 반도체 패키지.
  5. 제4항에 있어서, 상기 리드들 각각은 하단의 일부가 함몰된 하단 함몰부를 가지고, 상기 와이어는 상기 반도체 칩의 활성면과 상기 리드의 하단 함몰부를 연결하는 것을 특징으로 하는 반도체 패키지.
  6. 각각의 상단 및 하단이 외부로 노출되고 서로 이격되어 배치된 제1 리드들, 상기 제1 리드들 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩과 상기 제1 리드들 중 적어도 하나를 전기적으로 연결하는 제1 와이어, 및 상기 제1 반도체 칩 및 상기 제1 와이어를 몰딩하는 제1 몰딩부를 포함하는 제1 반도체 패키지; 및
    각각의 상단 및 하단이 외부로 노출되고 서로 이격되어 배치된 제2 리드들, 상기 제2 리드들 상에 실장된 제2 반도체 칩, 상기 제2 반도체 칩과 상기 제2 리드들 중 적어도 하나를 전기적으로 연결하는 제2 와이어, 및 상기 제2 반도체 칩 및 상기 제2 와이어를 몰딩하는 제2 몰딩부를 포함하는 제2 반도체 패키지를 포함하고,
    상기 제2 반도체 패키지는 상기 제1 반도체 패키지상에 적층되며, 상기 제2 리드들의 외부로 노출된 하단부는 상기 제1 리드들의 외부로 노출된 상단부와 접촉되어 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서, 상기 제1 리드들 각각은 상단의 일부가 함몰된 제1 상단 함몰부를 가지고, 상기 제1 반도체 칩은 상기 제1 상단 함몰부에 실장되며,
    상기 제2 리드들 각각은 상단의 일부가 함몰된 제2 상단 함몰부를 가지고, 상기 제2 반도체 칩은 상기 제2 상단 함몰부에 실장되는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서, 상기 제1 반도체 칩은 회로 패턴이 형성된 활성면 및 상기 활성면에 반대하는 비활성면을 가지고, 상기 제1 반도체 칩의 활성면이 상기 제1 리드들 상에 실장되며,
    상기 제2 반도체 칩은 회로 패턴이 형성된 활성면 및 상기 활성면에 반대하는 비활성면을 가지고, 상기 제2 반도체 칩의 활성면이 상기 제2 리드들 상에 실장되는 것을 특징으로 하는 반도체 패키지.
  9. 제8항에 있어서, 상기 제1 리드들 각각은 하단의 일부가 함몰된 제1 하단 함몰부를 가지고, 상기 제1 와이어는 상기 제1 반도체 칩의 활성면과 상기 제1 리드의 제1 하단 함몰부를 연결하며,
    상기 제2 리드들 각각은 하단의 일부가 함몰된 제2 하단 함몰부를 가지고, 상기 제2 와이어는 상기 제2 리드의 제2 하단 함몰부에 연결되는 것을 특징으로 하는 반도체 패키지.
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