KR20120045208A - 반도체 패키지 및 이의 제조 방법 - Google Patents

Abstract

반도체 패키지는 다이 패들, 리드들, 반도체 칩, 와이어 및 몰딩부를 포함한다. 상기 리드들은 상기 다이 패들과 제1 방향으로 이격되고, 각각이 상기 다이 패들과 동일 평면상에 형성되는 하측부, 상기 하측부로부터 상기 제1 방향과 수직한 제2 방향으로 연장되는 측벽부 및 상기 측벽부로부터 상기 제1 방향으로 연장되어 상기 하측부와 중첩되는 상측부를 포함한다. 상기 반도체 칩은 상기 다이 패들 상에 실장된다. 상기 와이어는 상기 반도체 칩과 상기 리드들 중 적어도 하나를 전기적으로 연결한다. 상기 몰딩부는 상기 반도체 칩 및 상기 와이어를 몰딩한다. 상기 반도체 패키지는 쌍방향 입/출력 단자를 가지게 되어 복수 개의 반도체 패키지를 효율적으로 적층시킬 수 있고, 전체적인 제작 공정을 감소시킬 수 있다.

Description

반도체 패키지 및 이의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 쌍방향 입/출력 단자를 가지고, 효율적인 열방출이 가능한 반도체 패키지 및 이의 제조 방법에 관한 것이다.

최근, 휴대폰 및 태블릿 PC와 같은 모바일 전자기기의 성장에 따라, 크기가 작으면서 성능이 우수한 반도체 패키지에 대한 수요가 증가하고 있다. 이에 따라, 반도체 패키지의 개발 방향은 종래의 DIP(Dual In line Package) 형태의 삽입 실장형으로부터 QFN(Quad Flat Non-lead) 형태의 표면 실장형으로 전환되고 있다.

QFN 형태를 가지는 반도체 패키지는 외부와 전기적으로 연결하기 위한 리드가 몰드 아래쪽에서 외부로 돌출되어 있지 않으므로 크기가 작다는 이점이 있으나, 하나의 패키지 내에서 상기 리드는 일단면만이 외부로 노출되어 있어, 고용량화 및 다기능화된 반도체 패키지에 대한 요구를 충족시키지 못하는 문제점이 있다.

또한, 반도체 칩을 실장하기 위한 다이 패들을 별도로 구성하고, 상기 다이 패들과 이격된 리드들을 상기 반도체 칩과 와이어를 이용하여 연결하는 일반적인 구조로 인해, 기존의 QFN 형태를 가지는 반도체 패키지를 적층하는 경우에는, 서로 대응하는 위치의 리드들을 연결하기 위해 추가적인 와이어 본딩 공정이 필요하거나, 별도의 연결 패턴을 형성해야 했다.

또한, 반도체 패키지 내부에서 발생하는 열을 외부로 효율적으로 방출하지 못하였고, 특히 반도체 패키지들을 적층시킨 구조에서는 열방출이 더욱 어렵다는 문제점이 있다.

이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 쌍방향 입/출력 단자를 가지고, 복수 개의 반도체 패키지를 효율적으로 적층시킬 수 있으며, 효율적인 열방출이 가능한 반도체 패키지를 제공하는 것이다.

본 발명의 다른 목적은 상기 반도체 패키지의 제조 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 반도체 패키지는 다이 패들, 리드들, 반도체 칩, 와이어 및 몰딩부를 포함한다. 상기 리드들은 상기 다이 패들과 제1 방향으로 이격되고, 각각 상기 다이 패들과 동일 평면상에 형성되는 하측부, 상기 하측부로부터 상기 제1 방향과 수직한 제2 방향으로 연장되는 측벽부 및 상기 측벽부로부터 상기 제1 방향으로 연장되어 상기 하측부와 중첩되는 상측부를 포함한다. 상기 반도체 칩은 상기 다이 패들 상에 실장된다. 상기 와이어는 상기 반도체 칩과 상기 리드들 중 적어도 하나를 전기적으로 연결한다. 상기 몰딩부는 상기 반도체 칩 및 상기 와이어를 몰딩한다.

본 발명의 일 실시예에서, 상기 측벽부는 상기 몰딩부의 측벽을 따라 형성되고 상기 상측부는 상기 몰딩부의 상면에 형성되어, 상기 리드들은 상기 몰딩부의 측벽을 감싸는 형상을 가질 수 있다.

본 발명의 일 실시예에서, 상기 상측부와 상기 하측부의 길이는 동일할 수 있다.

본 발명의 일 실시예에서, 상기 리드들은 상기 제1 방향 및 제2 방향과 수직한 제3 방향으로 서로 이격될 수 있다.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 반도체 패키지는 제1 반도체 패키지 및 제2 반도체 패키지를 포함한다. 상기 제1 제1 반도체 패키지는 다이 패들, 상기 제1 다이 패들과 제1 방향으로 이격되어 배치되고, 각각 상기 제1 다이 패들과 동일 평면상에 형성되는 제1 하측부, 상기 제1 하측부로부터 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 측벽부 및 상기 제1 측벽부로부터 상기 제1 방향으로 연장되어 상기 제1 하측부와 중첩되는 제1 상측부를 포함하는 제1 리드들, 상기 제1 다이 패들 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩과 상기 제1 리드들 중 적어도 하나를 전기적으로 연결하는 제1 와이어, 및 상기 제1 반도체 칩 및 상기 제1 와이어를 몰딩하는 제1 몰딩부를 포함한다. 상기 제2 반도체 패키지는 제2 다이 패들, 상기 제2 다이 패들과 제1 방향으로 이격되어 배치되고, 각각 상기 제2 다이 패들과 동일 평면상에 형성되는 제2 하측부, 상기 제2 하측부로부터 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 측벽부 및 상기 제2 하측부와 평면도 상에서 중첩되도록 상기 제2 측벽부로부터 상기 제1 방향으로 연장되는 제2 상측부를 포함하는 제2 리드들, 상기 제2 다이 패들 상에 실장된 제2 반도체 칩, 상기 제2 반도체 칩과 상기 제2 리드들 중 적어도 하나를 전기적으로 연결하는 제2 와이어, 및 상기 제2 반도체 칩 및 상기 제2 와이어를 몰딩하는 제2 몰딩부를 포함한다. 상기 제2 반도체 패키지는 상기 제1 반도체 패키지상에 적층되며, 상기 제2 하측부의 하단면은 상기 제1 상측부의 상단면과 접촉되어 전기적으로 연결될 수 있다.

본 발명의 일 실시예에서, 상기 제1 측벽부는 상기 제1 몰딩부의 측벽을 따라 형성되고 상기 제1 상측부는 상기 제1 몰딩부의 상면에 형성되어, 상기 제1 리드들은 상기 제1 몰딩부의 측벽을 감싸는 형상을 가지며, 상기 제2 측벽부는 상기 제2 몰딩부의 측벽을 따라 형성되고 상기 제2 상측부는 상기 제2 몰딩부의 상면에 형성되어, 상기 제2 리드들은 상기 제2 몰딩부의 측벽을 감싸는 형상을 가질 수 있다.

상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 반도체 패키지의 제조 방법에서, 다이 패들 및 상기 다이 패들과 제1 방향으로 이격되는 리드들을 형성한다. 상기 다이 패들 상에 반도체 칩을 실장한다. 상기 반도체 칩과 상기 리드들 중 적어도 하나를 와이어로 연결한다. 상기 리드들의 하측부, 상기 반도체 칩 및 상기 와이어를 몰딩하여 몰딩부를 형성한다. 상기 몰딩부에 의해 몰딩되지 않은 상기 리드들의 측벽부 및 상측부를 상기 몰딩부의 측벽을 따라 구부려, 상기 측벽부를 상기 몰딩부에 부착한다. 상기 리드들의 상측부를 상기 몰딩부의 상면을 따라 구부려, 상기 상측부를 상기 몰딩부에 부착하여 반도체 패키지를 제조한다.

본 발명의 일 실시예에서, 상기 상측부는 상기 하측부와 중첩될 수 있다.

이와 같은 본 발명에 의하면, 반도체 패키지는 쌍방향 입/출력 단자를 가지게 되어, 복수 개의 반도체 패키지를 효율적으로 적층시킬 수 있고, 전체적인 제작 공정을 감소시킬 수 있다.

또한, 리드들을 구부리고 부착하는 간단한 공정만으로 쌍방향 입/출력 단자를 가지는 반도체 패키지를 제조할 수 있고, 반도체 패키지들의 적층 시 반도체 패키지 내부에서 생성된 열을 보다 효율적으로 외부로 전달할 수 있다.

도 1은 본 발명의 일 실시예에 따른 제1 반도체 패키지를 나타내는 사시도이다.
도 2는 도 1의 반도체 패키지를 X-X' 따라 절단하여 나타낸 단면도이다.
도 3은 도 1의 반도체 패키지를 복수 개 적층하여 도시한 단면도이다.
도 4a, 도 4b, 도 4c, 도 4d, 도 4e 및 도 4f는 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.

도 1은 본 발명의 일 실시예에 따른 제1 반도체 패키지를 나타내는 사시도이다. 도 2는 도 1의 반도체 패키지를 X-X' 따라 절단하여 나타낸 단면도이다.

도 1 및 도 2를 참조하면, 본 실시예에 따른 제1 반도체 패키지(100)는 제1 다이 패들(110), 제1 리드들(120), 제1 반도체 칩(130), 제1 와이어(140) 및 제1 몰딩부(150)를 포함한다. 상기 제1 반도체 패키지(100)는, 예를 들면, 리드가 몰드로부터 외부로 돌출되지 않은 QFN(Quad Flat No-Lead) 타입의 반도체 패키지일 수 있다.

상기 제1 리드들(120)은 상기 제1 다이 패들(110)과 제1 방향으로 일정 거리 이격되어 형성되고, 상기 제1 리드들(120)은 제3 방향으로 서로 일정 거리 이격되어 나란히 형성된다.

상기 제1 리드들(120) 각각은 제1 하측부(122), 제1 측벽부(124) 및 제1 상측부(126)를 포함한다. 상기 제1 하측부(122)는 상기 제1 다이 패들(110)과 동일 평면상에 일정 거리 이격되어 형성된다. 상기 제1 측벽부(124)는 상기 제1 하측부(122)로부터 상기 제1 방향과 수직한 제2 방향으로 연장되어 상기 제1 반도체 패키지의 측벽을 이룬다. 상기 제1 상측부(126)는 상기 제1 측벽부(124)로부터 상기 제1 방향으로 연장되며, 상기 제1 하측부(122)와 중첩된다.

구체적으로, 상기 제1 반도체 패키지(100)가 포함하는 상기 제1 몰딩부(150)의 형상은 단면상에서 직사각형의 형태를 가지며, 상기 제1 리드들은 상기 직사각형의 측면을 밀착하며 감싸는 형태를 가지게 된다. 상기 제1 리드들(120)의 제1 상측부(126) 및 제1 하측부(122) 모두 외부로 노출되는바, 상기 제1 반도체 패키지(100)는 상기 제1 상측부 및 제1 하측부를 통해 외부와 전기적으로 연결될 수 있다.

본 실시예에서는, 상기 제1 상측부(126)가 상기 제1 하측부(122)와 동일한 길이를 가지도록 형성되었으나 이에 한정되는 것은 아니다. 예를 들면, 제1 상측부(126)는 상기 제1 하측부(122)와 다른 길이를 가지도록 형성될 수 있으며, 이는 상기 제1 반도체 패키지(100)의 적층 구조나 제조 공정에 따라서 적절히 선택할 수 있다.

상기 제1 반도체 칩(130)은 상기 제1 다이 패들(110) 상에 실장된다. 구체적으로, 상기 제1 반도체 칩(130)은 회로 패턴이 형성된 활성화면(132) 및 상기 활성화면에 반대하는 비활성화면(134)을 가지고, 상기 비활성화면(134)이 상기 제1 다이 패들(110)과 마주하여 상기 제1 다이 패들(110) 상에 실장된다. 예를 들면, 상기 제1 반도체 칩(130)은 접착 부재(미도시)를 통해 상기 제1 다이 패들(110)에 부착될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.

상기 제1 와이어(140)는 상기 제1 반도체 칩(130)과 상기 제1 리드들(120) 중 적어도 하나를 전기적으로 연결한다. 구체적으로 상기 제1 와이어(140)는 상기 제1 반도체 칩(130)의 활성화면(132)과 상기 제1 리드들(110) 중 적어도 하나를 연결하도록 와이어 본딩되어, 상기 제1 반도체 칩(130)과 상기 리드들(120)을 전기적으로 연결한다.

본 실시예에서는 상기 제1 반도체 패키지에 하나의 반도체 칩을 실장하였으나, 이에 한정되는 것은 아니다. 예를 들면, 상기 반도체 칩은 복수 개가 상부 방향으로 서로 적층되는 구조를 가지며 상기 제1 다이 패들에 실장될 수 있다. 또한, 상기 반도체 칩이 복수 개가 적층되는 경우에는, 예를 들면, 상기 제1 와이어는 상기 복수 개의 반도체 칩들 중 어느 하나와 상기 제1 리드들 중 어느 하나를 연결하도록 와이어 본딩될 수 있다.

상기 제1 몰딩부(150)는 외부 환경으로부터 내부의 손상을 방지하기 위해 상기 제1 반도체 칩(130) 및 상기 제1 와이어(140)를 내부로 몰딩한다. 상기 제1 몰딩부(150)는 몰딩 수지를 포함하고, 예를 들면, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.

일반적인 QFN 형태를 가지는 반도체 패키지는 리드들의 일단만이 외부로 노출되어 반도체 패키지를 외부와 전기적으로 연결시킨다. 즉, 종래의 반도체 패키지는 일방향 입/출력 단자를 가지게 된다. 그러나, 본 실시예에 따른 제1 반도체 패키지는 제1 리드들 각각의 제1 상측부 및 제1 하측부가 모두 상기 제1 반도체 패키지의 외부로 노출되는바, 쌍방향 입/출력 단자를 가질 수 있다. 따라서 다기능화된 반도체 패키지에 대한 요구를 효율적으로 충족시킬 수 있으며, 다양한 구조에 적용이 가능하게 된다.

또한, 본 실시예에 따른 제1 반도체 패키지의 제1 리드들은 외부와 접촉하는 단면적이 증가하는바, 반도체 패키지 내부에서 생성된 열을 보다 효율적으로 외부로 전달할 수 있다.

도 3은 도 1의 제1 반도체 패키지를 복수 개 적층하여 도시한 단면도이다.

도 2 및 도 3을 참조하면, 제1 반도체 패키지(100) 상부에 제2 반도체 패키지(200)를 적층한다. 상기 제2 반도체 패키지(200)는 도 1을 참조하여 설명한 상기 제1 반도체 패키지(100)와 실질적으로 동일한 바, 중복되는 설명은 이를 생략한다.

상기 제2 반도체 패키지(200)는 제2 다이 패들(210), 제2 리드들(220), 제2 반도체 칩(230), 제2 와이어(240) 및 제2 몰딩부(250)를 포함한다. 상기 제2 반도체 패키지(200)는, 예를 들면, 리드가 몰드로부터 외부로 돌출되지 않은 QFN(Quad Flat No-Lead) 타입의 반도체 패키지일 수 있다.

상기 제2 리드들(220)은 상기 제2 다이 패들(210)과 제1 방향으로 일정 거리 이격되어 형성되고, 상기 제2 리드들(220)은 제3 방향으로 서로 일정 거리 이격되어 나란히 형성된다.

상기 제2 리드들(220) 각각은 제2 하측부(222), 제2 측벽부(224) 및 제2 상측부(226)를 포함한다. 상기 제2 하측부(222)는 상기 제2 다이 패들(210)과 동일 평면상에 일정 거리 이격되어 형성된다. 상기 제2 측벽부(224)는 상기 제2 하측부(222)로부터 상기 제2 방향과 수직한 제2 방향으로 연장되어 상기 반도체 패키지의 측벽을 이룬다. 상기 제2 상측부(226)는 상기 제2 측벽부(224)로부터 상기 제1 방향으로 연장되며, 상기 제2 하측부(222)와 중첩된다.

상기 제2 반도체 패키지(200)는 상기 제1 반도체 패키지(100) 상부에 적층된다. 상기 제2 반도체 패키지의 제2 리드들(220)의 제2 하측부(222)는 상기 제1 반도체 패키지의 제1 리드들(120)의 제1 상측부(126)와 접촉한다. 따라서 상기 제2 반도체 패키지와 상기 제1 반도체 패키지는 상기 제2 하측부(222) 및 상기 제1 상측부(126)를 통해 전기적으로 연결될 수 있다.

상기 제1 반도체 패키지(100)의 상면에는 상기 제1 몰딩부(150)와 상기 제1상측부(126)간에 단차가 형성된다. 따라서 상기 제1 반도체 패키지(100) 상에 상기 제2 반도체 패키지(200)를 적층하는 경우, 상기 제1 반도체 패키지(100) 및 상기 제2 반도체 패키지(200) 사이에 일정한 공간('A' 영역)이 형성되게 된다. 상기 공간은 외부 영역에 개방될 수 있어, 상기 반도체 패키지들 내에 생성되는 열의 방출을 용이하게 할 수 있다.

기존의 QFN 형태를 가지는 반도체 패키지를 적층하는 경우에, 적층된 반도체 패키지들을 전기적으로 연결하기 위해서는, 외부로 노출된 리드의 일단면들을 서로 전기적으로 연결하기 위한 추가적인 와이어 본딩 공정이나, 또는 추가적인 연결부들이 필요하다. 그러나 본 실시예에 따르면, 상기 제1 반도체 패키지 및 제2 반도체 패키지의 리드들은 각각 상측부 및 하측부가 외부로 노출되어 있어, 상기 제1 반도체 패키지 및 제2 반도체 패키지를 적층하는 구조만으로 서로 전기적으로 연결할 수 있다. 따라서 추가적인 공정이 필요없으며, 보다 효율적으로 적층형 반도체 패키지를 생산할 수 있다.

또한, 본 실시예에 따른 반도체 패키지의 리드들은 외부와 접촉하는 단면적이 증가하는바, 반도체 패키지 내부에서 생성된 열을 보다 효율적으로 외부로 전달할 수 있다. 또한, 본 실시예에 따른 반도체 패키지들을 적층하는 경우, 적층된 제1 반도체 패키지와 제2 반도체 패키지 사이 영역에 외부로 개방되는 공간('A' 영역)이 형성되어, 내부의 반도체 칩으로부터 발생된 열을 보다 효율적으로 외부로 전달할 수 있다. 따라서 효율적인 열방출이 가능한 반도체 패키지의 적층 구조를 구현할 수 있다.

본 실시예에서는 두 개의 반도체 패키지만을 적층하여 설명하였지만, 이에 한정되는 것은 아니다. 본 실시예에 따른 반도체 패키지를 상기 제1 및 제2 반도체 패키지와 동일한 구조로 복수 개 적층할 수 있으며, 결과적으로 보다 효율적으로 적층형 반도체 패키지를 생산할 수 있다.

도 4a, 도 4b, 도 4c, 도 4d, 도 4e 및 도 4f는 도 1에 도시된 반도체 패키지의 제조 방법을 나타내는 단면도들이다.

도 2 및 4a를 참조하면, 제1 다이 패들(110) 및 상기 제1 다이 패들(110)과 제1 방향으로 이격되는 제1 리드들(120)을 형성한다. 구체적으로, 상기 제1 리드들(120)은 상기 제1 다이 패들(110)과 제1 방향으로 일정 거리 이격되도록 형성하고, 상기 제1 리드들(120)은 제3 방향으로 서로 일정 거리 이격되도록 나란히 형성한다. 상기 제1 리드들(120)의 길이는 상기 제1 리드들이 이후에 형성될 몰딩부의 측면을 감싸면서 상기 몰딩부의 상부면까지 도달할 수 있는 범위내에서 적절히 선택한다.

도 2 및 도 4b를 참조하면, 상기 제1 다이 패들(110) 상에 상기 제1 반도체 칩(130)을 실장한다. 구체적으로, 상기 제1 반도체 칩(130)은 회로 패턴이 형성된 활성화면(132) 및 상기 활성화면에 반대하는 비활성화면(134)을 가지고, 상기 비활성화면(134)이 상기 제1 다이 패들(110)과 마주하도록 상기 제1 반도체 칩(130)을 상기 제1 다이 패들(110) 상에 실장한다. 예를 들면, 상기 제1 반도체 칩(130)은 접착 부재(미도시)를 통해 상기 제1 다이 패들(110)에 부착될 수 있고, 상기 접착 부재로는 전기적으로 절연 특성을 가지는 에폭시(epoxy) 물질을 포함하는 접착 테이프나 폴리이미드(polyimide) 물질을 포함하는 접착 테이프일 수 있다.

도 2 및 도 4c를 참조하면, 상기 제1 반도체 칩(13)과 상기 제1 리드들(120) 중 적어도 하나를 상기 제1 와이어(140)로 연결한다. 구체적으로, 상기 제1 와이어(140)는 상기 제1 반도체 칩(130)의 활성화면(132)과 상기 제1 리드들(110) 중 적어도 하나를 연결하도록 와이어 본딩하고, 이로써 상기 제1 반도체 칩(130)과 상기 제1 리드들(120)을 전기적으로 연결한다.

도 2 및 도 4d를 참조하면, 상기 제1 반도체 칩(130) 및 상기 제1 와이어(140)를 몰딩하여 상기 제1 몰딩부(150)를 형성한다. 구체적으로, 상기 제1 반도체 칩(120)의 측부 및 상부와 상기 제1 와이어(130)를 내부로 몰딩하여 상기 제1 몰딩부(150)를 형성한다. 상기 몰딩 과정에서는 상기 제1 와이어(140)를 충분히 몰딩할 수 있는 범위내에서 상기 제1 리드들(110)의 일부의 상부 영역까지만 몰딩하며, 따라서 상기 제1 리드들의 나머지 일부의 상부 영역은 몰딩되지 않는다. 결국, 상기 몰딩 과정이 완료되는 경우, 상기 제1 몰딩부(150)의 외부로 상기 제1 리드들(120)이 돌출되는 구조를 가지게 된다. 상기 제1 몰딩부(150)는 외부 환경으로부터 내부의 손상을 방지하기 위해 형성된다. 상기 제1 몰딩부(150)는 몰딩 수지를 포함하고, 예를 들면, 상기 몰딩 수지는 에폭시 몰딩 콤파운드(epoxy molding compound: EMC)일 수 있다.

도 2 및 도 4e를 참조하면, 상기 제1 몰딩부(150)에 의해 몰딩되지 않은 상기 제1 리드들(120)의 일부 영역을 상기 제1 몰딩부의 측벽을 따라 구부려 부착한다. 구체적으로, 상기 제1 리드들(120)은 각각 제1 하측부(122), 제1 측벽부(124) 및 제1 상측부(126)를 포함하며, 상기 제1 몰딩부(150)에 의해 몰딩되지 않은 상기 제1 측벽부 및 제1 상측부를 상기 제1 몰딩부의 측벽을 따라 밀착되도록 구부려 부착시킨다.

도 2 및 도 4f를 참조하면, 상기 제1 상측부를 상기 제1 몰딩부의 상면을 따라 구부려, 상기 제1 상측부를 상기 제1 몰딩부에 부착한다. 상기 제1 몰딩부(150)의 형상은 단면상에서 직사각형의 형태를 가지며, 결과적으로 상기 제1 리드들(120)은 상기 직사각형의 측면을 감싸는 형태를 가지게 된다.

상기 제1 리드들을 구부리고 부착하는 단계가 완료된 경우에 상기 제1 리드들의 형상을 구체적으로 살펴보면, 상기 제1 하측부(122)는 상기 제1 다이 패들(110)과 동일 평면상에 일정 거리 이격되어 있고, 상기 제1 측벽부(124)는 상기 제1 하측부(122)로부터 상기 제1 방향과 수직한 제2 방향으로 연장되어 상기 제1 반도체 패키지의 측벽을 이루게 된다. 상기 제1 상측부(126)는 상기 제1 측벽부(124)로부터 상기 제1 방향으로 연장되며, 상기 제1 하측부(122)와 중첩된다.

본 실시예에서는, 상기 제1 상측부(126)가 상기 제1 하측부(122)와 동일한 길이를 가지도록 상기 제1 리드들의 전체 길이를 설정하였으나 이에 한정되는 것은 아니다. 예를 들면, 제1 상측부(126)는 상기 제1 하측부(122)와 다른 길이를 가지도록 상기 제1 리드들의 전체 길이를 조절할 수 있으며, 이는 상기 제1 반도체 패키지(100)의 적층 구조나 제조 공정에 따라서 적절히 선택할 수 있다.

상기 과정들을 완료하여 상기 제1 반도체 패키지를 형성한다. 상기 제1 반도체 패키지(100)의 상기 제1 리드들(120)의 제1 상측부(126) 및 제1 하측부(122) 모두 외부로 노출되는바, 상기 제1 반도체 패키지(100)는 상기 제1 상측부 및 제1 하측부들을 통해 외부와 전기적으로 연결될 수 있다. 따라서 상기 제1 반도체 패키지(100)는 양단이 외부로 노출된 단자를 가지게 되는바, 쌍방향 입/출력 단자를 가지게 되고, 다기능화된 반도체 패키지에 대한 요구를 효율적으로 충족시킬 수 있다. 즉, 상기 제1 리드들(120)을 상기 제1 몰딩부(150)의 측면을 따라 구부리고 부착하는 간단한 공정만으로 쌍방향 입/출력 단자를 가지는 반도체 패키지를 제조할 수 있다.

또한, 본 실시예에 따른 반도체 패키지들을 적층하는 경우, 적층된 제1 반도체 패키지와 제2 반도체 패키지 사이 영역에 외부로 개방되는 공간이 형성되어, 내부의 반도체 칩으로부터 발생된 열을 보다 효율적으로 외부로 전달할 수 있다. 따라서 효율적인 열방출이 가능한 반도체 패키지의 적층 구조를 구현할 수 있다.

이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 반도체 패키지는 쌍방향 입/출력 단자를 가지게 되어, 복수 개의 반도체 패키지를 효율적으로 적층시킬 수 있으며, 전체적인 제작 공정을 감소시킬 수 있다.

또한, 리드들을 구부리고 부착하는 간단한 공정만으로 쌍방향 입/출력 단자를 가지는 반도체 패키지를 제조할 수 있고, 반도체 패키지들의 적층 시 반도체 패키지 내부에서 생성된 열을 보다 효율적으로 외부로 전달할 수 있다.

이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100, 200: 반도체 패키지 110, 210: 다이 패들
120, 220: 리드들 122, 222: 하측부
124, 214: 측벽부 126, 216: 상측부
130, 230: 반도체 칩 140, 240: 와이어
150, 250: 몰딩부

Claims (8)

1. 다이 패들;
   상기 다이 패들과 제1 방향으로 이격되고, 각각이 상기 다이 패들과 동일 평면상에 형성되는 하측부, 상기 하측부로부터 상기 제1 방향과 수직한 제2 방향으로 연장되는 측벽부 및 상기 측벽부로부터 상기 제1 방향으로 연장되어 상기 하측부와 중첩되는 상측부를 포함하는 리드들;
   상기 다이 패들 상에 실장된 반도체 칩;
   상기 반도체 칩과, 상기 리드들 중 적어도 하나를 전기적으로 연결하는 와이어; 및
   상기 반도체 칩 및 상기 와이어를 몰딩하는 몰딩부를 포함하는 반도체 패키지.
2. 제1항에 있어서, 상기 측벽부는 상기 몰딩부의 측벽을 따라 형성되고 상기 상측부는 상기 몰딩부의 상면에 형성되어, 상기 리드들은 상기 몰딩부의 측벽을 감싸는 형상을 가지는 것을 특징으로 하는 반도체 패키지.
3. 제1항에 있어서, 상기 상측부와 상기 하측부의 길이는 동일한 것을 특징으로 하는 반도체 패키지.
4. 제1항에 있어서, 상기 리드들은 상기 제1 방향 및 제2 방향과 수직한 제3 방향으로 서로 이격된 것을 특징으로 하는 반도체 패키지.
5. 제1 다이 패들, 상기 제1 다이 패들과 제1 방향으로 이격되어 배치되고, 각각 상기 제1 다이 패들과 동일 평면상에 형성되는 제1 하측부, 상기 제1 하측부로부터 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 측벽부 및 상기 제1 측벽부로부터 상기 제1 방향으로 연장되어 상기 제1 하측부와 중첩되는 제1 상측부를 포함하는 제1 리드들, 상기 제1 다이 패들 상에 실장된 제1 반도체 칩, 상기 제1 반도체 칩과 상기 제1 리드들 중 적어도 하나를 전기적으로 연결하는 제1 와이어, 및 상기 제1 반도체 칩 및 상기 제1 와이어를 몰딩하는 제1 몰딩부를 포함하는 제1 반도체 패키지; 및
   제2 다이 패들, 상기 제2 다이 패들과 제1 방향으로 이격되어 배치되고, 각각 상기 제2 다이 패들과 동일 평면상에 형성되는 제2 하측부, 상기 제2 하측부로부터 상기 제1 방향과 수직한 제2 방향으로 연장되는 제2 측벽부 및 상기 제2 측벽부로부터 상기 제1 방향으로 연장되어 상기 제1 하측부와 중첩되는 제2 상측부를 포함하는 제2 리드들, 상기 제2 다이 패들 상에 실장된 제2 반도체 칩, 상기 제2 반도체 칩과 상기 제2 리드들 중 적어도 하나를 전기적으로 연결하는 제2 와이어, 및 상기 제2 반도체 칩 및 상기 제2 와이어를 몰딩하는 제2 몰딩부를 포함하는 제2 반도체 패키지를 포함하고,
   상기 제2 반도체 패키지는 상기 제1 반도체 패키지상에 적층되며, 상기 제2 하측부의 하단면은 상기 제1 상측부의 상단면과 접촉되어 전기적으로 연결되는 것을 특징으로 하는 반도체 패키지.
6. 제5항에 있어서, 상기 제1 측벽부는 상기 제1 몰딩부의 측벽을 따라 형성되고 상기 제1 상측부는 상기 제1 몰딩부의 상면에 형성되어, 상기 제1 리드들은 상기 제1 몰딩부의 측벽을 감싸는 형상을 가지며,
   상기 제2 측벽부는 상기 제2 몰딩부의 측벽을 따라 형성되고 상기 제2 상측부는 상기 제2 몰딩부의 상면에 형성되어, 상기 제2 리드들은 상기 제2 몰딩부의 측벽을 감싸는 형상을 가지는 것을 특징으로 하는 반도체 패키지.
7. 다이 패들 및 상기 다이 패들과 제1 방향으로 이격되는 리드들을 형성하는 단계;
   상기 다이 패들 상에 반도체 칩을 실장하는 단계;
   상기 반도체 칩과, 상기 리드들 중 적어도 하나를 와이어로 연결하는 단계;
   상기 리드들의 하측부, 상기 반도체 칩 및 상기 와이어를 몰딩하여 몰딩부를 형성하는 단계;
   상기 몰딩부에 의해 몰딩되지 않은 상기 리드들의 측벽부 및 상측부를 상기 몰딩부의 측벽을 따라 구부려, 상기 측벽부를 상기 몰딩부에 부착하는 단계; 및
   상기 리드들의 상측부를 상기 몰딩부의 상면을 따라 구부려, 상기 상측부를 상기 몰딩부에 부착하는 단계를 포함하는 반도체 패키지의 제조 방법.
8. 제7항에 있어서, 상기 상측부는 상기 하측부와 중첩되는 것을 특징으로 하는 패키지의 제조 방법.
   
   

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