JP2006286920A - 電子部品内蔵用リードフレーム、電子部品内蔵リードフレーム、および、樹脂封止型電子部品内蔵半導体装置 - Google Patents

Abstract

【課題】高密度実装が可能な、部品内蔵用リードフレーム、電子部品内蔵リードフレーム、および、樹脂封止型電子部品内蔵半導体装置を提供する。
【解決手段】電子部品内蔵用リードフレーム１は、枠部１１とリード部１２を有するリードフレームであって、リード部１２には、電子部品２を埋設できる凹部１３が設けられている。この凹部１３内に電子部品２を埋設し、各端子と該端子に対向する壁面との間をはんだ３で接合して、電子部品内蔵リードフレームとする。
【選択図】図２

Description

本発明は、樹脂封止型半導体装置用のリードフレームおよびそれを用いた樹脂封止型半導体装置に関する。

携帯電話やデジタルカメラなどの電子機器の高機能化かつ小型軽量化・薄型化への要求が高まる中、品質や生産性の向上を図りつつ、狭い筐体の中に多くの電子部品や半導体装置を実装することが必要となっている。

特許文献１には、０．１ｍｍ厚の合金板をエッチングで外形加工したリードフレームおよびそのリードフレームを用いたＢＧＡ （Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプの樹脂封止型半導体装置の技術が開示されている。特許文献２には、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）タイプの樹脂封止型半導体装置用のリードフレーム部材の製造工程において、０．１５ｍｍ厚の合金板を２段階に分けて両面からハーフエッチングすることによりインナーリード先端部を薄肉化し、微細なインナーリードを形成する技術が開示されている。
特開平０９−１１６０４５号公報、第００１３段落、および図２ 特開平１０−１１６９４８号公報、第００１８ないし００２４段落、および図１

上記のように、樹脂封止型半導体装置用のリードフレームは開示されているが、いずれも、リードフレーム内に電子部品を収納（内蔵）することはできず、必要な電子部品は半導体装置外部のプリント配線板上に別工程にて実装する必要がある。そのため、さらなる高密度化の要求に応えられない。

本発明は、上記の事情を考慮してなされたもので、従来の表面実装技術を用いて容易に製造でき、コンデンサや抵抗などの電子部品を別途配置するスペースを節約でき高密度実装可能なリードフレーム、および、そのリードフレームを用いた樹脂封止型電子部品内蔵半導体装置を提供することを目的とする。

本発明の一態様によれば、枠部とリード部を有するリードフレームであって、電子部品を埋設可能な凹部を設けたことを特徴とする電子部品内蔵用リードフレームが提供される。

本発明の一態様によれば、枠部とリード部を有するリードフレームであって、リード部に複数端子を備えた電子部品を埋設可能な凹部を形成し、この凹部内に電子部品の各端子を凹部の壁面に対向させて電子部品を収納するとともに、電子部品の各端子を各々前記凹部の対向する壁面に電気的に接続・固定してなることを特徴とする電子部品内蔵リードフレームが提供される。

本発明の一態様によれば、半導体素子の片面に形成された端子をリードフレームのリード部にフェースダウンに接続させて構成された樹脂封止型半導体装置であって、リード部の半導体素子の端子から外れた位置に欠損部が形成され、該欠損部に複数端子を備えた電子部品が介装されて該電子部品の各端子が各々リード部の対向する壁面に電気的に接続されていることを特徴とする樹脂封止型電子部品内蔵半導体装置が提供される。

本発明の一態様によれば、リードフレームのダイパッドに搭載された半導体素子をリードフレームのリード部にワイヤ接続させて構成された樹脂封止型半導体装置であって、ダイパッドから離間したリード部に欠損部が形成され、該欠損部に複数端子を備えた電子部品が介装されて該電子部品の各端子が各々前記リード部の対向する壁面に電気的に接続されていることを特徴とする樹脂封止型電子部品内蔵半導体装置が提供される。

本発明によれば、従来の表面実装技術および装置を使用して、複数端子を具備した電子部品を内蔵可能な電子部品内蔵用リードフレームを提供できる。容易に電子部品内蔵基板を提供でき、三次元実装により、高密度実装をすることが可能となる。

本発明において、リードフレームの素材としては、銅、鉄、ニッケルまたはこれらの合金などからなる導電性金属板を用いることができる。導電性金属板、特に銅板は、比較的容易に入手できるうえ、導電性および放熱性が優れている点で好適である。リードフレームの素材となる導電性金属板の厚さは適宜選択できるが、通常の厚さ、たとえば０．１５ｍｍ〜０．５ｍｍ程度である。

内蔵される電子部品は、複数の端子を具備する電子部品である。たとえば、両端に端子を具備する２端子チップ抵抗器や２端子チップコンデンサ、２端子の抵抗器を１チップ内に複数並列に内蔵した多連チップ抵抗器、２端子のコンデンサを１チップ内に複数並列に内蔵した多連チップコンデンサ、３端子チップコンデンサなど、市販されている表面実装用の受動素子電子部品を用いることができる。これらの電子部品は、その部品内に内蔵される各抵抗器や各コンデンサなどの受動素子が独立して機能するように各々端子を具備しており、各端子をそれぞれ導体に接続して使用する仕様になっているものとして知られている。たとえば２端子抵抗器が１つ内蔵された電子部品であれば２端子、２端子抵抗器が４つ並列に内蔵された電子部品であれば８端子を具備しているのが通常である。現在市販されている２端子電子部品では、たとえば、電極部分を含めて、幅０．２ｍｍ，長さ０．４ｍｍ，厚さ０．１３ｍｍ程度のもの、幅０．３ｍｍ，長さ０．６ｍｍ，厚さ０．２３ｍｍ程度のもの、幅０．５ｍｍ，長さ１．０ｍｍ，厚さ０．３５ｍｍ程度のものなどを用いることができるが、これらに限定されない。同様に、２素子４端子電子部品では、電極部分を含めて、たとえば、幅０．６ｍｍ，長さ０．８ｍｍ，厚さ０．３５ｍｍ程度のものや、幅１．０ｍｍ，長さ１．０ｍｍ，厚さ０．３５ｍｍ程度のものなどを用いることができるが、これらに限定されない。同様に、４素子８端子電子部品では、電極部分を含めて、たとえば、幅０．６ｍｍ，長さ１．４ｍｍ，厚さ０．３５ｍｍ程度のものや、幅１．０ｍｍ，長さ２．０ｍｍ，厚さ０．３５ｍｍ程度のものなどを用いることができるが、これらに限定されない。もちろん、さらに端子数の多い電子部品を用いることも可能である。

本発明においては、これらの電子部品をリードフレームのリード部に設けた凹部内に埋設（収納）するため、内蔵される電子部品の厚さは、リードフレームの素材となる導電性金属板の厚さと同等かそれよりも小さいものとされる。そして、これらの電子部品の各端子をそれぞれリード部に電気的に接続できるように各リード部の位置や形状等が設計され形成される。

以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて述べるが、それらの図面は図解のみの目的のために提供されるものであり、本発明はそれらの図面に限定されるものではない。

［第１の実施形態］
本発明の一実施形態を、図１ないし図７を参照しながら説明する。同じものには原則として同じ符号を付し、説明を省略する。

まず、図１ないし図５を参照しながら、この実施形態の電子部品内蔵用リードフレーム、電子部品内蔵リードフレーム、および樹脂封止型電子部品内蔵半導体装置の構成を説明する。

（電子部品内蔵用リードフレームの構成）
図１は、本発明の一実施形態に係る電子部品内蔵用リードフレーム１を模式的に示した図である。同図の（ａ）は、このリードフレーム１を上から見た平面図であり、（ｂ）は（ａ）のＡ−Ａ線に沿った拡大した垂直断面図である。断面図中央の縦波線（破断線）は省略部分があることを示している（以下同じ）。

図１の（ａ）および（ｂ）に示すように、本発明の一実施形態に係るリードフレーム１は、枠部１１、リード部１２（１２ａ，１２ｂ，１２ｃ等の総称）、電子部品を埋設可能な凹部１３、および、枠部１１と各リード部とをそれぞれ隔てるための凹部１４を具備している。この凹部１３は、２端子電子部品をリード部１２の長手方向に沿って平行的に収納できる形状となっている。この電子部品を埋設可能な凹部１３および枠部１１と各リード部１２とをそれぞれ隔てるための凹部１４とは、その底面が連続した同一平面とされている。

図１（ａ）の例では、リード部１２ａと１２ｂが、電子部品を埋設可能な凹部１３を挟んで対向しており、リード部１２ａ，１２ｂおよび凹部１３を合わせた部分の平面外形がほぼ長方形となっている。言い換えると、電子部品２を収納するための凹部１３は、符号１２ａ，１２ｂの部分を合わせたリード部１２の長手方向に設けられている。その凹部１３の形状は、電子部品２の各端子を凹部１３の壁面にそれぞれ対向させて収納することができる形状となっている。そして、各端子とそれぞれ対向する壁面との間にはんだを充填できるように、電子部品を埋設可能な凹部１３は電子部品２そのものより、幅，長さ，高さともに、少し大きめの形状となっている。リード部１２ａ，１２ｂの両脇には平面外形がほぼ長方形で長さが少し短いリード部１２ｃが略平行に並んでいる。これらを１組として、中央付近から上下左右対称に４組、同形状のリード部１２および凹部１３が形成されている。リード部１２ｃには、凹部は設けられていない。

図２は、図１に示す電子部品内蔵用リードフレーム１の電子部品を埋設可能な凹部１３に２端子電子部品２をリード部１２ａ，１２ｂの長手方向に沿って平行的に収納し、電子部品内蔵リードフレーム（電子部品内蔵済リードフレーム）とした状態を模式的に示した図である。同図の（ａ）は、このリードフレーム１を上から見た平面図であり、（ｂ）は（ａ）のＢ−Ｂ線に沿った拡大した垂直断面図である。

図２の（ｂ）に示すように、この凹部１３の深さは電子部品２の厚さ（高さ）より大きくなっており、凹部１３に電子部品２を配設しても電子部品２がリード部１２（リードフレーム１）より上にはみ出ることはない。電子部品２の電極端子２１，２２とリード部１２の凹部１３の対向する壁面との間には、それぞれ、はんだ３が充填されている。すなわち、電子部品２の電極端子２１とリード部１２ａの凹部の内壁面との間、および、電子部品２の電極端子２２とリード部１２ｂの凹部の内壁面との間には、それぞれ、はんだ３が充填され、これらは一体的に固定されるとともに互いに電気的に接続されている。このように、電子部品２を凹部１３内に収納して、はんだ３を用いて各電極端子と凹部１３の内壁面とを接合することで、長手方向に分断された両側のリード部１２ａ，１２ｂを電子部品２とはんだ３で橋渡しするような格好になっている。

図３は、この凹部１３に電子部品２が埋設される様子を模式的に示した斜視図である。図３においては、図１，図２における一対のリード部１２ａ，１２ｂの近傍のみを表し、周囲の部分は省略している。図示を省略しているが、図３における電子部品を埋設可能な凹部１３の底面と、図１、図２で示した凹部１４の底面とは、その底面が連続した同一平面とされており、ともに、リードフレーム１の構成部分である。図３の（ａ）は電子部品２が収納される前の状態を示し、図１の状態に対応している。図３の（ｂ）は電子部品２が凹部１３に収納された状態を示し、図１の状態と図２の状態の間の状態に対応している。図３（ｃ）は電子部品２の電極端子２１，２２と対向する凹部１３の各内壁面１３ａ，１３ｂとの間にはんだ３が充填され接続された状態を示し、図２の状態に対応している。

図３（ｃ）に示すように、好ましい接続状態では、電子部品２の電極端子２１と凹部１３のリード部１２ａ側の内壁面１３ａとの間、および、電子部品２の電極端子２２と凹部１３のリード部１２ｂ側の内壁面１３ｂとの間のみならず、電子部品２の各電極端子２１，２２の上部もはんだ３で覆われている。各電極端子２１，２２の上部ははんだ３で覆わなくてもかまわないが、このように各電極端子２１，２２の上部もはんだ３で覆うことで、電子部品２は、より確実に、一対のリード部１２ａ，１２ｂの間に設けられた凹部１３に埋設され固定される。そして、一対のリード部１２ａ，１２ｂ、および電子部品２が、それぞれ、はんだ３を介して電気的に接続される。

（このリードフレームを用いた半導体装置の構成）
図４は、図２の電子部品内蔵リードフレーム１の上にＬＳＩなどの半導体素子５をフェースダウンで（フリップチップで）搭載した状態を模式的に示す図である。図４の（ａ）は、上から見た平面図であり、（ｂ）は（ａ）のＣ−Ｃ線に沿った拡大した垂直断面図である。同図に示すように、半導体素子５の片面に形成された各電極端子５１は、導体バンプ４を介して、リードフレーム１内の図面外側に位置するリード部１２ｂまたは凹部の形成されていないリード部１２ｃと電気的かつ機械的に接続されている。この導体バンプ４は、通常は金（Ａｕ）で構成されるが、銅で構成して表面をＡｕでめっきしてもよいし、銀ペーストやクリームはんだなどで構成してもよい。

図４の（ａ）および（ｂ）に示すように、この例では、リードフレーム１は半導体素子５より一回り大きい程度の大きさであるから、リード部１２（１２ａ，１２ｂ，１２ｃ）は半導体素子５の下に隠れることになる。上から見た状態を示した図４（ａ）では、枠部１１は見えているので実線で表されているが、リード部１２は隠れているため破線で表されている。半導体素子５下面とリードフレーム１上面や電子部品２上面との間は、図４の（ｂ）に示すように、半導体素子５の端子５１との接続部となっている導体バンプ４の部分を除いて隙間が空いている。

図５は、図４の状態のものをＢＧＡ （Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）タイプのパッケージとした樹脂封止型電子部品内蔵半導体装置１００を模式的に示す図である。図５の（ａ）は、上から見た平面図であり、（ｂ）は（ａ）のＤ−Ｄ線に沿った拡大した垂直断面図である。

図５に示すように、凹部１３はリード部の欠損部（リードがない部分）となり、電子部品２はその上面を封止樹脂６で封止されてその欠損部に介装され半導体装置１００に内蔵されている。半導体素子５は封止樹脂６で封止され、枠部１１は露出している。枠部１１と個々のリード部１２をそれぞれ隔てていた凹部１４にも封止樹脂６が充填されて絶縁されている。そして、全体が一体化して、樹脂封止型電子部品内蔵半導体装置１００となっている。リードフレーム１の下面は、個々のリード部１２が分離独立するように封止樹脂６が露出するまで（凹部底部の金属部分がなくなるまで）除去され、外部端子とすべき部分を除いて、ソルダーレジスト層７が形成され絶縁されている。半導体素子５の端子５１と接続していないほうのリード部すなわち図面内側に位置しているリード部１２ａの下には、はんだボール９が接合されている。はんだボール９は、鉛フリーはんだ等のはんだを球状にしたものである。はんだボール９は、直接接合されたリード部１２ａおよびそれに接合されたはんだ３を介して電子部品２の端子電極２１と電気的に接続されており、さらに、他方の端子電極２２と隣接する別のはんだ３、隣接するリード部１２ｂ、および導体バンプ４を介して半導体素子５の端子５１と電気的に接続されている。はんだボール９は、半導体装置１００の内部と外部とを接続するための外部端子としての役割を担う。

（製造方法）
次に、図６および図７を参照しながら、この実施形態のリードフレームおよびそれを用いた半導体装置の製造方法を説明する。図６（ａ）〜（ｄ）および図７（ａ）〜（ｄ）は、図５の樹脂封止型電子部品内蔵半導体装置１００の製造プロセスを図５（ａ）のＡＡ線に沿って模式的に示す垂直断面図である。

まず、リードフレームの素材となる導電性金属板１８を用意する（図６（ａ））。導電性金属板１８としては、この例では、入手のし易さ、ハーフエッチングの容易さ、放熱性の良さ等に鑑み、銅板を用いる。

次に、図６（ｂ）に示すように、この導電性金属板１８をハーフエッチングし、枠部１１、個々のリード部１２、および、電子部品を収納可能な凹部１３を、必要な数、必要な形状で形成する。この凹部１３は、一のリード部１２を分断して１２ａ，１２ｂとなるように、かつ、２端子電子部品の両端に設けられた各端子とそのリード部１２の対向する壁面とをはんだリフローで電気的に接続できるように、２端子電子部品の長さより少し長めに設ける。

符号１４は、枠部１１と個々のリード部１２とを各々隔てる凹部である。凹部１３と凹部１４は、樹脂封止型半導体装置となる際にその底部が除去されてリードフレームの欠損部となり、枠部１１と個々のリード部１２を電気的に独立させる役割を担う。そのため、凹部１３と凹部１４とは、同じ深さとすることが好ましい。同一材料である導電性金属板１８を同時に同じ時間だけハーフエッチングすることにより、凹部１３と凹部１４を同じ深さで形成することができる。すなわち、好ましいハーフエッチングにより形成された凹部１３と凹部１４の底面は連続した同一平面である。なお、ハーフエッチングは、通常の表面実装技術および装置を用いて行うことができる。

部品内蔵用リードフレーム１（それ自体）としては、この図６（ｂ）の状態で完成である。

このように、本発明に係る部品内蔵用リードフレーム１は、リード部１２に電子部品を埋設可能な凹部１３を設けたので、電子部品を内蔵することができる。本発明に係る部品内蔵用リードフレーム１は、銅板などの導電性金属板から形成されるので、すぐれた放熱性を得ることができ、電子部品の発熱にも耐え得る。また、導電性金属板のハーフエッチングにより形成するので通常の表面実装技術および装置で容易に電子部品内蔵用リードフレームを製造できる。

このリードフレーム１の凹部１３内に電子部品２を収納し、端子電極２１とそれに対向するリード部１２ａの凹部１３の壁面との間、および、端子電極２２とそれに対向するリード部１２ｂの凹部１３の壁面との間に各々はんだ３を充填しリフローさせる。電子部品２は、このはんだ３により、隣接するリード部１２ａ，１２ｂに固定されるとともに互いに電気的に接続される（図６（ｃ））。はんだ３としては、通常の錫−鉛はんだを用いることができるが、環境保護の点で鉛フリーはんだを用いることが好ましい。

次に、図６（ｄ）に示すように、電子部品２を内蔵した部品内蔵リードフレーム１の上に、たとえばＬＳＩなどの半導体素子５をフェースダウンで（フリップチップで）搭載する。この際、半導体素子５の片面に形成された端子５１とリードフレーム１のリード部１２ｂとは導体バンプ４により接続する。この導体バンプ４は、半導体素子５の端子５１の上に形成しておいてもよいが、リード部１２ｂの必要箇所の上に位置決めして形成しても良い。

次に、図７（ａ）に示すように、封止樹脂６で半導体素子５の周囲を覆いかつリードフレーム１に設けられた凹部１３，１４を埋め、空隙がなくなるようにモールドし、全体を一体化する。

封止樹脂６としては、樹脂封止型半導体装置に使用されている公知の樹脂材料、例えば、ビフェニル系エポキシ樹脂等を用いることができる。

次に、図７（ｂ）に示すように、枠部１１と個々のリード部１２をそれぞれ分離独立させるべく、凹部１３および凹部１４の底部の金属部分がなくなるまで、リードフレーム１の底部を除去する。リードフレーム１の底部の除去は、機械研磨やエッチング等により行うことができる。底部除去後のリードフレーム１の底面は平坦面になっていることが好ましい。

次に、底部除去後の部品内蔵リードフレーム１の底面に、ソルダーレジスト層７とすべく、熱硬化型の絶縁性樹脂を塗布する。そして、（図７（ｃ））に示すように、外部端子とすべき箇所に開口部８を設けるべく、レジストを形成し、露光、現像する。

次に、図７（ｄ）に示すように、ソルダーレジスト層７に設けられた開口部８に、はんだボール９を搭載し、半導体素子５の端子５１と接続していないほうのリード部１２（１２ａ）の底面と接合させる。これにより、はんだボール９は半導体装置１００の内部と外部とを電気的に繋ぐ外部端子となる。

以上のようにして、樹脂封止型電子部品内蔵半導体装置１００が製造される。

［その他の実施形態］
なお、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内で様々な態様で実施し得る。

たとえば、上記実施形態では電子部品２は半導体素子５の下側に隠れてリードフレーム１の凹部１３に内蔵されていたが、半導体素子５下に隠れていなくても良い。また、上記実施形態では半導体素子５をフェースダウンで導体バンプ４を介してリードフレームに接続していたが、フェースアップでワイヤボンディングにより接続しても良い。また、ＢＧＡでなく、ＧＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ−Ｌｅａｄｅｄ）やＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）など他のタイプのパッケージにしても良い。以下、その他の実施形態の例をいくつか、図面を参照して説明する。なお、以下は例示であり、本発明は、これらの例示に限られるものではない。

図８は、本発明のリードフレーム１に半導体素子５をフェースアップで搭載しワイヤボンディングにより接続した一実施形態の例を示す平面図である。図８の（ａ）は、リードフレーム１の凹部１３内に電子部品２を搭載した状態、（ｂ）は（ａ）の状態のリードフレーム１上にさらに半導体素子５を搭載しワイヤボンディングで接続した状態を上から見た平面図である。図８（ａ），（ｂ）に示すように、この例では、リードフレーム１は半導体素子５よりも十分大きくなっており、リードフレームの中央に、半導体素子５を配置・固定するためのダイパッド１５が設けられ、その周りに、ダイパッド１５と離間してリード部１２（１２ａ，１２ｂ，１２ｃ）が形成されている。半導体素子５は、そのダイパッド１５上にフェースアップで配置・固定されている。半導体素子５の片面に設けられた各端子５１は、ボンディングワイヤ１０により、電子部品を埋設可能な凹部１３が設けられた図面内側のリード部１２ａまたは凹部の設けられていないリード部１２ｃに各々接続されている。電子部品２は、凹部１３内に収納され、電子部品２の両端の電極はそれぞれ対向するリード部の凹部１３の壁面に、はんだ３を介して接続されている。そして、封止樹脂で封止してパッケージ化すると、樹脂封止型電子部品内蔵半導体装置になる。この例の部品内蔵リードフレームを用いてパッケージ化した状態の平面図は省略しているが、Ｅ−Ｅ線に沿った断面図はたとえば図１０や図１１のようになる。ただし、図１０や図１１では、枠部１１は除去されているので図示されていない。

図９は、図１〜図７の実施形態と同様のフリップチップ接続ではあるが、リードフレーム１を半導体素子５よりも十分大きくした一実施形態の例を示す断面図である。図９に示すように、図１〜図７の例とは半導体素子５のリードフレーム１に対する相対的な大きさが異なるため、図面内側に位置するリード部１２ａが導体バンプ４を介して半導体素子５の端子５１と接続されている。枠部１１は、プレス等により除去されており、図示されていない。図面外側のリード部１２ｂの下面には、はんだボール９が接合されている。はんだボール９は半導体装置の外部への接続端子となっている。電子部品２は、半導体装置５の下には隠れていないが、リード部の欠損部に介装され、はんだ３を介してリード部１２ａおよびリード部１２ｂに電気的に接続されている。その他は図１〜図７の例と同じである。

図１０は、リードフレーム１上に半導体素子５をフェースアップで搭載しワイヤボンディングにより接続してＢＧＡタイプのパッケージにした半導体装置の一実施形態の例を示す断面図である。図１０は、図８（ｂ）のＥ−Ｅ線に沿った断面を示している。この例では、図８のところで説明したように、半導体素子５はダイパッド１５の上にフェースアップで搭載されている。電子部品２は、ダイパッド１５と離間して設けられたリード部の欠損部に介装され、はんだ３を介してリード部１２ａ，１２ｂに電気的に接続されている。半導体素子５の端子５１とリード部１２ａとはボンディングワイヤ１０で電気的に接続されている。

図１１は、リードフレーム１上に半導体素子５をフェースアップで搭載しボンディングワイヤ１０で端子５１とリード部１２ａとを接続してＱＦＮタイプのパッケージにした半導体装置の一実施形態の例を示す断面図である。この例でも、電子部品２は、ダイパッド１５と離間して設けられたリード部の欠損部に介装され、はんだ３を介してリード部１２ａ，１２ｂに電気的に接続されている。

図１２は、リードフレーム１上に半導体素子５をフェースアップで搭載しボンディングワイヤ１０で端子５１とリード部１２ａとを接続してＱＦＰタイプのパッケージにした半導体装置の一実施形態の例を示す断面図である。この例でも、電子部品２は、ダイパッド１５と離間して設けられたリード部１２の欠損部に介装され、はんだ３を介してリード部１２ａ，１２ｂに電気的に接続されている。

図１３〜１５は、本発明に係るリードフレームのさらに他の一実施形態を示す平面図である。図１３は、リードフレーム１に数多くのリード部１２（１２ｄ〜１２ｇ）および２端子電子部品を埋設可能な凹部１３を設け、それらの凹部１３にそれぞれチップ抵抗Ｒ、チップコンデンサＣのいずれかを埋設（収納）してはんだ３で電気的に接続した状態の電子部品内蔵リードフレームを示している。図１３に示すように、この例では、リード部１２は、チップコンデンサＣとチップ抵抗Ｒを並列に配置して収納したリード部１２ｄ、電子部品を収納していないリード部１２ｅ、チップコンデンサＣとチップ抵抗Ｒを直列に配置して収納したリード部１２ｆ、チップ抵抗Ｒのみを収納しているリード部１２ｇの４種類のリード部で構成されている。このように、電子部品を並列に埋設するようにリード部を構成することも、直列に埋設するように構成することも、いずれも可能である。

図１４は、図１３の状態の電子部品内蔵リードフレーム１のリード部１２（１２ｄ，１２ｅ，１２ｆ，１２ｇ）に半導体素子５の端子５１を各々ボンディングワイヤ１０で接続した例を示している。図１３の電子部品内蔵リードフレーム１の中央には、図示していないが半導体素子５を搭載するためのダイパッド１５が設けられている。図１５は、図１３の状態の電子部品内蔵リードフレーム１に、半導体素子５をフェースダウンで搭載し導体バンプ４を介して接続した例を示している。図１４，１５において、符号を省略しているところは、図１３と同じである。もちろん、これらを樹脂で封止してＢＧＡタイプなどのパッケージにすれば樹脂封止型電子部品内蔵半導体装置となる（図示せず）。このように、本発明に係るリードフレームは、目的の回路に合わせて複数のチップ抵抗ＲおよびチップコンデンサＣを内蔵できるように構成することもできる。

図１６は、本発明に係る電子部品内蔵用リードフレームのさらに他の一実施形態を示す平面図である。図１６は、リードフレーム１に数多くのリード部１２（１２ｄ，１２ｅ，１２ｈ，１２ｊ）および電子部品を埋設可能な凹部１３を設け、それらの凹部にそれぞれチップ抵抗器、チップコンデンサのいずれかを収納してはんだ３で電気的に接続した状態の電子部品内蔵リードフレームを示している。図１６に示すように、この例では、リード部１２は、チップコンデンサＣとチップ抵抗器Ｒを並列に配置して収納したリード部１２ｄ、電子部品を埋設可能な凹部を設けていないリード部１２ｅ、コンデンサ２個が並列に内蔵され４端子を備えた２連チップコンデンサである電子部品２ａ（Ｃ２）を収納したリード部１２ｈ、抵抗器３個が並列に内蔵され６端子を備えた３連チップ抵抗器である電子部品２ｂ（Ｒ３）を収納しているリード部１２ｊの４種類のリード部で構成されている。このように、２端子に限らず４端子や６端子を備えた電子部品２ａ，２ｂであっても、その電子部品の各端子をリード部に形成された凹部１３（電子部品を埋設可能な凹部１３）の壁面にそれぞれ対向させて凹部１３内に埋設することで、電子部品を内蔵することが可能である。各電子部品の各端子とリード部の凹部の壁面との間は、上記と同様に、はんだ３が充填される。はんだ３により、各電子部品とリードフレーム１とは一体的に固定されるとともに電気的に接続される。もちろん、上記と同様に、リードフレーム１に半導体素子５を搭載・接続し、ＢＧＡなどの樹脂封止型電子部品内蔵半導体装置にすることができる（図示せず）。

なお、複数素子を並列に内蔵した多連チップ電子部品の場合には、素子間など、リード部の凹部１３に収まらない部分が生じることとなるが、必要な端子が各々対向するリード部の凹部の壁面に電気的に接続され、他の部分が絶縁されていれば、機能上の問題はない。また、上記の例では、内蔵する電子部品のすべての端子を電気的に接続したが、都合により接続されない端子（素子）があってもかまわない。

また、上記の実施形態では、電子部品内蔵リードフレームの電子部品を埋設可能な凹部１３のすべてに電子部品を内蔵したが、結果的に電子部品が内蔵されないままの凹部１３が存在することとなる場合も本発明の実施形態としては生じ得る。その場合、そのリードフレームを用いた樹脂封止型電子部品内蔵半導体装置では、結果的に電子部品が内蔵されないままの凹部１３は導体で埋められて電気的に接続されるか、または樹脂で埋められて絶縁されることとなる。

上記の実施形態では、リード部の形状が上下左右対称になるようにリードフレームが形成されているが、必ずしも上下左右対称でなくてもよい。また、リードフレームの平面形状は正方形でなくてもよい。

このように、上記の実施形態において説明した、リードフレームの具体的な大きさ、厚さ、形状等は、半導体素子の大きさ、内蔵したい電子部品の形状・大きさや個数等により、また、半導体装置の設計ルール等により、適宜定められるものであり、本発明では限定されない。

また、本発明による電子部品内蔵リードフレームを用いた樹脂封止型電子部品内蔵半導体装置も、上記で説明したものには限定されず、様々に変形することができる。

以上説明したように、本発明によれば、従来の表面実装技術および装置を用いて、容易に電子部品内蔵用リードフレームを提供することができる。この電子部品内蔵用リードフレームの凹部に電子部品を収納した電子部品内蔵リードフレームを用いることにより、樹脂封止型電子部品内蔵半導体装置を容易に提供することができる。また、本発明の樹脂封止型電子部品内蔵半導体装置は、三次元実装することができ、高密度実装をすることが可能となる。また、本発明によれば、リードフレームの素材として銅などの導電性金属板を用いるので、すぐれた放熱性を得ることができる。また、半導体パッケージとして完成した状態で、すでに電子部品を内蔵しているので、樹脂封止型電子部品内蔵半導体装置としてモジュール検査をすることが可能となる。

本発明の一実施形態に係る電子部品内蔵用リードフレームを模式的に示す図である。（ａ）は上から見た平面図、（ｂ）は（ａ）のＡ−Ａ線に沿った拡大した垂直断面図である。断面図中央の縦波線は省略部分があることを示している（以下同じ）。 図１の電子部品内蔵用リードフレームに電子部品を内蔵した電子部品内蔵リードフレームを模式的に示す図である。（ａ）は上から見た平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿った拡大した垂直断面図である。 （ａ）〜（ｃ）は、図１および図２における電子部品を埋設可能な凹部の近傍を模式的に示した斜視図である。 図２の電子部品内蔵リードフレーム上に半導体素子をフリップチップで搭載した状態を模式的に示す図である。（ａ）は上から見た平面図、（ｂ）は（ａ）のＣ−Ｃ線に沿った拡大した垂直断面図である。 図３の状態のものをＢＧＡタイプのパッケージにした樹脂封止型電子部品内蔵半導体装置を模式的に示す図である。（ａ）は上から見た平面図、（ｂ）は（ａ）のＤ−Ｄ線に沿った拡大した垂直断面図である。 （ａ）〜（ｄ）は、図５の半導体装置の製造プロセスを模式的に示す垂直断面図である。図６に続く。 （ａ）〜（ｄ）は、図６に続き、図５の半導体装置の製造プロセスを模式的に示す垂直断面図である。 本発明の一実施形態に係るリードフレームを模式的に示す図である。（ａ）はリードフレームの凹部に電子部品を搭載した状態、（ｂ）は（ａ）の状態のリードフレーム上に半導体素子を搭載しワイヤボンディングで接続した状態を上から見た平面図である。 本発明の一実施形態に係るリードフレームを用いてフリップチップかつＢＧＡタイプのパッケージにした半導体装置を模式的に示す垂直断面図である。 本発明の一実施形態に係るリードフレームを用いてワイヤボンディングかつＢＧＡタイプのパッケージにした半導体装置を模式的に示す垂直断面図である。 本発明の一実施形態に係るリードフレームを用いてワイヤボンディングかつＱＦＮタイプのパッケージにした半導体装置を模式的に示す垂直断面図である。 本発明の一実施形態に係るリードフレームを用いてワイヤボンディングかつＱＦＰタイプのパッケージにした半導体装置を模式的に示す垂直断面図である。 本発明の一実施形態に係るリードフレームの複数の凹部に、複数のチップ抵抗部品と複数のチップコンデンサ部品をそれぞれ搭載した状態を模式的に示す平面図である。 図１３の状態のリードフレーム上に半導体素子をフェースアップで搭載しワイヤボンディングにより接続した状態を上から見た平面図である。 図１３の状態のリードフレーム上に半導体素子をフェースダウンで搭載し導体バンプにより接続した状態を上から見た平面図である。 本発明の他の一実施形態に係るリードフレームの複数の凹部に、３素子６端子チップ抵抗部品と２素子４端子チップコンデンサをそれぞれ複数搭載した例を模式的に示す平面図である。

符号の説明

１…リードフレーム、２…電子部品、３…はんだ、４…導体バンプ、５…半導体素子、６…封止樹脂、７…ソルダーレジスト層、９…はんだボール、１０…ボンディングワイヤ、１１…枠部、１２…リード部、１３…電子部品を埋設する凹部、１４…枠部１１および個々のリード部１２を各々隔てる凹部、１５…ダイパッド、１８…導電性金属板、２１，２２…電子部品の端子、５１…半導体素子の端子、１００…樹脂封止型電子部品内蔵半導体装置。

Claims (8)

1. 枠部とリード部を有するリードフレームにおいて、前記リード部に、複数端子を備えた電子部品を埋設可能な凹部を設けたことを特徴とする電子部品内蔵用リードフレーム。
2. 前記リードフレームの枠部、リード部および凹部は、導電性金属板のハーフエッチングにより形成されていることを特徴とする請求項１に記載の電子部品内蔵用リードフレーム。
3. 枠部とリード部を有するリードフレームにおいて、前記リード部に複数端子を備えた電子部品を埋設可能な凹部を形成し、該凹部内に前記電子部品をその各端子を前記凹部の壁面に対向させて埋設するとともに前記電子部品の各端子を各々前記凹部の対向する壁面に電気的に接続・固定してなることを特徴とする電子部品内蔵リードフレーム。
4. 前記リードフレームの枠部、リード部および凹部は、導電性金属板のハーフエッチングにより形成されていることを特徴とする請求項３に記載の電子部品内蔵リードフレーム。
5. 前記電子部品の各端子と前記凹部の対向する壁面との間は、はんだが充填されて電気的に接続されていることを特徴とする請求項３または４に記載の電子部品内蔵リードフレーム。
6. 半導体素子の片面に形成された端子をリードフレームのリード部にフェースダウンに接続させて構成された樹脂封止型半導体装置において、
   前記リード部の前記半導体素子の端子から外れた位置に欠損部が形成され、該欠損部に複数端子を備えた電子部品が介装されて該電子部品の各端子が各々前記リード部の対向する壁面に電気的に接続されていることを特徴とする樹脂封止型電子部品内蔵半導体装置。
7. リードフレームのダイパッドに搭載された半導体素子を前記リードフレームのリード部にワイヤ接続させて構成された樹脂封止型半導体装置において、
   前記ダイパッドから離間したリード部に欠損部が形成され、該欠損部に複数端子を備えた電子部品が介装されて該電子部品の各端子が各々前記リード部の対向する壁面に電気的に接続されていることを特徴とする樹脂封止型電子部品内蔵半導体装置。
8. 前記電子部品の各端子と前記リード部の対向する壁面との間は、はんだが充填されて電気的に接続されていることを特徴とする請求項６または７に記載の樹脂封止型電子部品内蔵半導体装置。
   
   
   

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