A.第1実施形態:
A−1.装置構成:
図1に示す第1実施形態の電子回路10は、図示しない車両用のスロットル装置の内部に配置され、スロットル開度を検出するセンサとして機能する。スロットル装置は、回転式のバルブにより構成され、図示しない内燃機関の吸入空気量を調整する。電子回路10は、スロットル装置のバルブの回転軸と一体となって回転する互いに向かい合う1組の磁石の間に配置されている。電子回路10は、集積回路20と、端子群60と、チップ素子80とを備える。
集積回路20は、図示しないホール素子を有するホールIC(Integrated Circuit)により構成され、磁界の強さを検知してデジタル信号に変換して出力する。集積回路20は、略矩形の平面視形状を有する。
端子群60は、それぞれリードフレームにより構成された複数の端子を有する。具体的には、端子群60は、電源リード30と接地リード40と信号リード50とを有する。電源リード30と接地リード40と信号リード50とは、それぞれ集積回路20の同じ面に接続されて互いに隣り合って延設されている。電源リード30の一端71は、集積回路20に接続されており、他端72は、図示しない電源ターミナルに接続されて用いられる。かかる電源ターミナルは、図示しない電源に接続されている。接地リード40の一端73は、集積回路20に接続されており、他端74は、接地されている図示しない接地ターミナルに接続されて用いられる。信号リード50の一端75は、集積回路20に接続されており、他端76は、図示しない信号ターミナルに接続されて用いられる。かかる信号ターミナルは、図示しないECUに接続されている。本実施形態において、端子群60の各リード30、40、50は、互いに同じ間隔を設けて平行に延設されている。なお、「平行」とは、巨視的に見て略平行であることを示し、例えば0°〜10°程度の角度を設けて延設されていてもよい。以降の説明では、端子群60が延設されている方向を、延設方向EDとも呼ぶ。本実施形態において、延設方向EDに見た端子群60の各リード30、40、50の断面視形状は、それぞれ略矩形である。なお、本実施形態において、端子群60の各リード30、40、50の集積回路20側の一端71、73、75とは、集積回路20から露出している部分の端部を意味する。端子群60の各リード30、40、50の詳細な形状については、後述する。
チップ素子80は、電子回路10における電気的ノイズを抑制するためのフィルタとして機能する。チップ素子80は、第1チップ素子81と、第2チップ素子82とを有する。第1チップ素子81と第2チップ素子82とは、それぞれ略直方体の外観形状を有するコンデンサにより構成されている。第1チップ素子81は、電源リード30と接地リード40との対向方向ODに沿った隙間に、自身の長手方向が対向方向ODと平行となるように挿入されている。第1チップ素子81の長手方向の両端部は、はんだ付けにより電源リード30と接地リード40とにそれぞれ接合されている。第2チップ素子82は、接地リード40と信号リード50との対向方向ODに沿った隙間に、自身の長手方向が対向方向ODと平行となるように挿入されている。第2チップ素子82の長手方向の両端部は、はんだ付けにより接地リード40と信号リード50とにそれぞれ接合されている。本実施形態において、対向方向ODは、延設方向EDに垂直に交わっている。なお、「垂直」とは、巨視的に見て略垂直であることを示し、90°の角度に限らず、例えば80°〜100°程度の角度で交わっていてもよい。
図2を用いて端子群60の各リード30、40、50の詳細構成を説明する。図2では、チップ素子80が配置および接合されていない状態における端子群60の要部が示されている。電源リード30には、第1チップ素子81の一部を収容する第1溝部31が形成されている。接地リード40には、第1チップ素子81の一部を収容する第2溝部41が形成されている。第1溝部31と第2溝部41とは、互いに離れる方向に窪んで形成されている。第1溝部31と第2溝部41とは、端子群60の延設方向EDにおいて一端71、73からの距離が同じとなるように形成されており、対向方向ODに対向している。
加えて、接地リード40には、第2チップ素子82の一部を収容する第3溝部47が形成されている。第3溝部47は、端子群60の延設方向EDにおいて第2溝部41よりも一端73側とは反対側、すなわち図1に示す他端74側に配置されている。図2に示す信号リード50には、第2チップ素子82の一部を収容する第4溝部57が形成されている。第3溝部47と第4溝部57とは、互いに離れる方向に窪んで形成されている。第3溝部47と第4溝部57とは、端子群60の延設方向EDにおいて一端73、75からの距離が同じとなるように形成されており、対向方向ODに対向している。第3溝部47および第4溝部57の構成は、形成されている位置を除き、それぞれ第1溝部31および第2溝部41の構成と同じである。このため、以降の説明では、第1溝部31および第2溝部41の構成を代表して示し、第3溝部47および第4溝部57の構成の説明を、適宜省略する。
第1溝部31と第2溝部41との間には、対向方向ODに沿った溝間隙間C1が形成されている。溝間隙間C1の対向方向ODに沿った長さ(以下、「第1隙間長さL1」とも呼ぶ)は、図4に示す第1チップ素子81の対向方向ODに沿った長さ(以下、「第1素子長さLT1」とも呼ぶ)よりも長い。また、第1隙間長さL1は、溝部31、41が形成されていない部分における電源リード30と接地リード40との隙間の対向方向ODに沿った長さ(以下、「端子間長さL2」とも呼ぶ)よりも長い。本実施形態において、端子間長さL2は、第1素子長さLT1よりも短い。また、本実施形態において、第1隙間長さL1は、溝間隙間C1において略一定である。
図3および図4に示すように、第1チップ素子81は、溝間隙間C1に挿入されて、長手方向の両端部が第1溝部31と第2溝部41とにそれぞれ収容されてはんだ付けされている。第1チップ素子81が溝間隙間C1に挿入されてはんだ付けされる前の状態において、第1チップ素子81と第1溝部31との間および第1チップ素子81と第2溝部41との間には、それぞれ対向方向ODにおいてわずかに隙間が形成されている。電子回路10の製造工程において、かかる隙間に、はんだ付けのはんだ90が充填される。図4に示すように、電源リード30においてはんだ90により第1チップ素子81と接合される部分を、第1接合部36とも呼ぶ。また、接地リード40においてはんだ90により第1チップ素子81と接合される部分を、第2接合部46とも呼ぶ。
図3に示す第2チップ素子82は、第1チップ素子81と同様に、図2に示す第3溝部47と第4溝部57との対向方向ODに沿った溝間隙間C2に挿入され、図3に示すように長手方向の両端部が第3溝部47と第4溝部57とにそれぞれ収容されてはんだ付けされている。
本実施形態において、電源リード30および接地リード40と、接地リード40および信号リード50とは、本開示における互いに隣り合って延設された第1端子および第2端子の下位概念にそれぞれ相当する。また、第1溝部31および第3溝部47は、本開示における第1溝部の下位概念にそれぞれ相当し、第2溝部41および第4溝部57は、本開示における第2溝部の下位概念にそれぞれ相当する。また、はんだ90は、本開示における導電性接合部材の下位概念に相当し、溝間隙間C1、C2は、本開示における第1端子と第2端子との隙間および溝間隙間の下位概念にそれぞれ相当する。
A−2.電子回路の接合方法:
図5に示す電子回路10の接合方法では、第1チップ素子81と第2チップ素子82とのうち、第1チップ素子81の接合方法を代表して説明する。第2チップ素子82の接合方法は、第1チップ素子81の接合方法と同様であるため、その説明および図示を省略する。
第1チップ素子81と、集積回路20と、はんだ90とを準備する(工程P210)。この状態において、集積回路20には、電源リード30の一端71と接地リード40の一端73とがそれぞれ接続され、電源リード30と接地リード40とが互いに隣り合って延設されている。工程P210で準備する集積回路20に接続された電源リード30と接地リード40との構成は、上述の通りであるため、その詳細な説明を省略する。はんだ90は、加熱により流動性を有する。本実施形態では、ペースト状のはんだ90を用いる。
第1チップ素子81を対向方向ODに沿った電源リード30と接地リード40との隙間に挿入する(工程P220)。本実施形態では、第1チップ素子81を溝間隙間C1に挿入する。このため、第1チップ素子81の長手方向の両端部は、第1溝部31と第2溝部41とにそれぞれ収容される。
図6に示す第1チップ素子81が接合される様子を示す説明図では、図4と同じ断面における電子回路10を示している。本実施形態では、工程P220において、はんだ90を加熱するための加熱装置Hを台座として用い、第1チップ素子81の鉛直方向VDの中心位置が電源リード30と接地リード40との鉛直方向VDの中心位置と略同じになるように調整して、第1チップ素子81を溝間隙間C1に挿入している。このため、加熱装置Hは、第1チップ素子81の鉛直方向VDの位置決め手段としても機能する。なお、加熱装置Hとは異なる部材により、第1チップ素子81の鉛直方向VDの位置が調整されてもよい。
図5に示すように、第1チップ素子81の鉛直上方Vuと電源リード30の鉛直上方Vuとに亘る第1鉛直上方部Vu1および第1チップ素子81の鉛直上方Vuと接地リード40の鉛直上方Vuとに亘る第2鉛直上方部Vu2に、はんだ90をそれぞれ配置する(工程P230)。
図6に示す工程P230完了後の図では、第1鉛直上方部Vu1および第2鉛直上方部Vu2に、はんだ90がそれぞれ配置された様子が示されている。
図5に示すように、はんだ90を加熱して流動させることにより、第1チップ素子81を電源リード30および接地リード40とそれぞれ接合する(工程P240)。
図6における工程P240の実行途中の図に示すように、はんだ90は、加熱装置Hによって熱が加えられることにより、はんだ90の自重によって鉛直下方Gに向かって流動する。はんだ90は、第1チップ素子81と第1溝部31との対向方向ODの隙間、および第1チップ素子81と第2溝部41との対向方向ODの隙間に、それぞれ浸透する。工程P240の完了後の図に示すように、流動したはんだ90は、第1チップ素子81の鉛直下方Gと電源リード30の鉛直下方Gとに亘る第1鉛直下方部G1、および第1チップ素子81の鉛直下方Gと接地リード40の鉛直下方Gとに亘る第2鉛直下方部G2までそれぞれ浸透する。このため、はんだ90は、第1鉛直上方部Vu1から第1鉛直下方部G1までに亘って配置されるとともに、第2鉛直上方部Vu2から第2鉛直下方部G2までに亘って配置されることとなる。はんだ90が冷却されて固化することにより、電源リード30の第1接合部36と、接地リード40の第2接合部46とに、第1チップ素子81が接合される。工程P240の完了後、電子回路10は、加熱装置Hから取り外される。工程P240の完了後、電子回路10の少なくとも一部分は、樹脂等で形成された図示しない封止体により覆われてもよい。
以上説明した第1実施形態の電子回路10によれば、第1チップ素子81が、対向方向ODに沿った電源リード30と接地リード40との隙間に挿入され、はんだ90により電源リード30と接地リード40とにそれぞれ接合されている。より具体的には、対向方向ODに沿った第1溝部31と第2溝部41との隙間である溝間隙間C1に第1チップ素子81が挿入されている。また、第2チップ素子82が、対向方向ODに沿った接地リード40と信号リード50との隙間に挿入され、はんだ90により接地リード40と信号リード50とにそれぞれ接合されている。より具体的には、対向方向ODに沿った第3溝部47と第4溝部57との隙間である溝間隙間C2に第2チップ素子82が挿入されている。このため、第1チップ素子81と第1溝部31との間に流動して配置されたはんだ90と、第1チップ素子81と第2溝部41との間に流動して配置されたはんだ90とによって、第1チップ素子81を電源リード30と接地リード40とに接合できる。また、第2チップ素子82と第3溝部47との間に流動して配置されたはんだ90と、第2チップ素子82と第4溝部57との間に流動して配置されたはんだ90とによって、第2チップ素子82を接地リード40と信号リード50とに接合できる。したがって、単に第1チップ素子81を電源リード30および接地リード40に載せて接合し、第2チップ素子82を接地リード40および信号リード50に載せて接合する構成に比べて、はんだ90と第1チップ素子81との接合面積およびはんだ90と第2チップ素子82との接合面積とを大きくできる。このため、電子回路10の接合後の搬送作業等に起因して端子群60の他端72、74、76が変位した場合に、はんだ90とチップ素子80とに加えられる応力を抑制できる。したがって、はんだ90に亀裂が発生することを抑制できるので、チップ素子80と端子群60との断線を抑制できる。また、チップ素子80に亀裂が発生することを抑制できるので、チップ素子80の性能不良を抑制できる。したがって、電子回路10の故障を抑制できる。
また、電源リード30に第1溝部31が形成され、接地リード40に第2溝部41および第3溝部47が形成され、信号リード50に第4溝部57が形成されている。また、溝間隙間C1に第1チップ素子81が挿入され、溝間隙間C2に第2チップ素子82が挿入されている。このため、各溝部31、41、47、57によってチップ素子80の端部を収容できるので、はんだ90とチップ素子80との接合面積をより大きくできる。このため、はんだ90とチップ素子80とに加えられる応力をより低減できる。
また、チップ素子80が端子群60の隙間に挿入されるので、チップ素子80の鉛直方向VDの中心位置を端子群60の鉛直方向VDの中心位置と略同じにできる。このため、チップ素子80と端子群60とに亘る鉛直方向VDに沿った長さを短縮でき、電子回路10の大型化を抑制できる。なお、「鉛直方向VD」とは、以降の説明においても同様に、電子回路10を接合する際に鉛直方向VDとなる方向を意味する。
また、第3溝部47が端子群60の延設方向EDにおいて第2溝部41よりも他端49側に配置されているので、接地リード40の太さが局所的に過度に細くなることを抑制でき、接地リード40の強度低下を抑制できる。
また、第1実施形態の電子回路10によれば、プリント基板を用いずに端子群60の隙間にチップ素子80を配置できるので、プリント基板の使用に適さない高温環境下や振動環境下等においても適用できる。このため、高温環境下や振動環境下で使用される電子回路10において、チップ素子80を配置して電気的ノイズを抑制できる。
また、第1実施形態の電子回路10の接合方法によれば、チップ素子80を端子群60の隙間に挿入した後に、第1鉛直上方部Vu1と第2鉛直上方部Vu2とにはんだ90を配置してはんだ90を加熱するので、チップ素子80と端子群60の隙間にはんだ90を流動させて配置することができ、チップ素子80と端子群60とを接合できる。
B.比較例:
図7に示す比較例の電子回路110では、集積回路120において同じ面から互いに平行に延設された端子群160としての電源リード130と接地リード140と信号リード150とを備える。電源リード130には、接地リード140側に向かって突出する第1ランド部131が形成されている。接地リード140には、電源リード130側に向かって突出する第2ランド部141と、信号リード150側に向かって突出する第3ランド部147とが形成されている。信号リード150には、接地リード140側に向かって突出する第4ランド部157が形成されている。第1ランド部131と第2ランド部141とは、対向方向ODに対向し、第3ランド部147と第4ランド部157とは、対向方向ODに対向している。第1ランド部131と第2ランド部141との間の対向方向ODに沿った隙間の長さ(以下、「ランド隙間長さL3」とも呼ぶ)は、電源リード130と接地リード140との隙間の対向方向ODに沿った長さ(以下、「端子間長さL4」とも呼ぶ)よりも小さい。同様に、第3ランド部147と第4ランド部157とのランド隙間長さL3は、端子間長さL4よりも小さい。
図8に示すように、比較例の電子回路110におけるチップ素子180は、第1チップ素子181と第2チップ素子182とを有する。図8および図9に示すように、第1チップ素子181は、第1ランド部131の鉛直上方面と第2ランド部141の鉛直上方面とに亘って配置されて、長手方向の両端部が第1ランド部131と第2ランド部141とにそれぞれはんだ付けされている。図9に示すように、第1チップ素子181の対向方向ODに沿った第1素子長さLT1は、ランド隙間長さL3よりも長い。第1チップ素子181は、延設方向EDに見たはんだ190の断面視形状がフィレット状となるように、はんだ付けされる。
図8に示す第2チップ素子182は、第1チップ素子181と同様に、第3ランド部147の鉛直上方面と第4ランド部157の鉛直上方面とに亘って配置されて、長手方向の両端部が第3ランド部147と第4ランド部157とにそれぞれはんだ付けされている。
比較例の電子回路110における、はんだ190と第1チップ素子181との接合面積およびはんだ190と第2チップ素子182との接合面積は、本実施形態の電子回路10における、はんだ90と第1チップ素子81との接合面積およびはんだ90と第2チップ素子82との接合面積よりもそれぞれ小さい。このため、電子回路110の接合後の搬送作業等に起因して端子群160の他端が変位した場合に、はんだ190とチップ素子180とには、大きな応力が加えられる。
図10に示すように、比較例の電子回路110では、チップ素子180と端子群160とをはんだ190で接合する際の温度にムラが生じた場合、例えば、第1ランド部131の鉛直上方面に配置されたはんだ190と、第2ランド部141の鉛直上方面に配置されたはんだ190との溶融に時間差が生じることがある。これにより、先に溶融したはんだ190に第1チップ素子181の一端が略垂直に接合されてしまう、いわゆるそり立ちが発生する。チップ素子180のそり立ちは、マンハッタン現象とも呼ばれる。チップ素子180のそり立ちにより、チップ素子180の他端が端子群160に接合されないため、チップ素子180の機能を発揮させることができなくなる。
これに対し、本実施形態の電子回路10によれば、チップ素子80が端子群60の隙間に挿入されて接合される。このため、チップ素子80が端子群60の隙間に嵌まり込んでいる。したがって、はんだ付けの際にチップ素子80の両端部に位置するはんだ90の溶融に時間差が生じた場合であっても、端子群60の隙間において、チップ素子80がそり立つ方向のチップ素子80の回転を抑制できる。このため、チップ素子80のそり立ちの発生を抑制できる。
また、図11に示すように、比較例の電子回路110では、ランド隙間長さL3が端子間長さL4よりも短い。このため、第1ランド部131と第2ランド部141とが近接しており、第1ランド部131と第2ランド部141との間でイオンマイグレーションが発生するおそれがある。イオンマイグレーションは、電源リード130と接地リード140との電位差と、電子回路110が使用される環境の水分に起因する電源リード130と接地リード140との電子金属材料のイオン化とによって発生する。イオンマイグレーションは、電源リード130と接地リード140との間に限らず、接地リード140と信号リード150との間等、電位差が生じる端子群160の隙間において発生し得る。イオンマイグレーションが発生すると、端子群160の隙間における絶縁抵抗が低下して短絡が発生するおそれがある。
これに対し、本実施形態の電子回路10によれば、第1隙間長さL1が端子間長さL2よりも長い。このため、端子群60の隙間の最小値である端子間長さL2は、比較例の電子回路110における端子群160の隙間の最小値であるランド隙間長さL3よりも長い。したがって、イオンマイグレーションの発生を抑制できる。
C.第2実施形態:
図12に示す第2実施形態の電子回路10の接合方法は、工程P220〜P240に代えて工程P225〜P245が実行される点において、第1実施形態の電子回路10の接合方法と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。なお、以下の説明では、第1チップ素子81と第2チップ素子82とのうち、第1チップ素子81の接合方法を代表して説明する。第2チップ素子82の接合方法は、第1チップ素子81の接合方法と同様であるため、その説明および図示を省略する。
第2実施形態の電子回路10の接合方法では、工程P210の後に、電源リード30において第1チップ素子81と接合される第1接合部36の鉛直上方Vuの第1接合上方部Ju1と、接地リード40において第1チップ素子81と接合される第2接合部46の鉛直上方Vuの第2接合上方部Ju2とに、はんだ90をそれぞれ配置する(工程P225)。配置されたはんだ90の両方に亘って鉛直上方Vuにチップ素子80を配置する(工程P235)。
図13に示す第1チップ素子81が接合される様子を示す説明図では、図4と同じ断面における電子回路10を示している。工程P235完了後の図では、第1接合上方部Ju1と第2接合上方部Ju2とにそれぞれ配置されたはんだ90の鉛直上方Vuにチップ素子80が配置された様子が示されている。はんだ90は、工程P235完了後の状態において、加熱されていないため流動性を有していない。
図12に示すように、はんだ90を加熱して流動させることにより、第1チップ素子81を対向方向ODに沿った電源リード30と接地リード40との隙間に挿入させ、第1チップ素子81を電源リード30および接地リード40とそれぞれ接合する(工程P245)。
図13における工程P245の実行途中の図に示すように、はんだ90は、加熱装置Hによって熱が加えられることにより、はんだ90の自重によって鉛直下方Gに流動する。はんだ90が流動すると、はんだ90の鉛直上方Vuに配置されていた第1チップ素子81は、鉛直下方Gに落ちることとなる。これにより、第1チップ素子81は、対向方向ODに沿った電源リード30と接地リード40との隙間に挿入される。本実施形態では、第1チップ素子81が溝間隙間C1に挿入されるので、第1チップ素子81の長手方向の両端部は、第1溝部31と第2溝部41とにそれぞれ収容されることとなる。このとき、はんだ90は、第1チップ素子81と第1溝部31との間および第1チップ素子81と第2溝部41との間にそれぞれ浸透する。これにより、電源リード30の第1接合部36と、接地リード40の第2接合部46とに、第1チップ素子81が接合される。工程P245の完了後の図に示すように、電子回路10は、はんだ90が冷却されて固化すると、加熱装置Hから取り外される。
以上説明した第2実施形態の電子回路10の接合方法によれば、第1実施形態の電子回路10の接合方法と同様な効果が得られる。
D.第3実施形態:
図14および図15に示す第3実施形態の電子回路10aは、端子群60に代えて端子群60aを備える点において、第1実施形態の電子回路10と異なる。より具体的には、溝部31a、41a、47a、57aの形状において、第1実施形態の電子回路10と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。なお、図15では、溝間隙間C1aに挿入される前の状態の第1チップ素子81を破線で示している。
第3実施形態の電子回路10aでは、電源リード30aに第1溝部31aが形成され、接地リード40aに第2溝部41aおよび第3溝部47aが形成され、信号リード50aに第4溝部57aが形成されている。第1溝部31aと第2溝部41aとは、対向方向ODに対向し、第3溝部47aと第4溝部57aとは、対向方向ODに対向している。以降の説明では、第1溝部31aおよび第2溝部41aの構成を代表して示し、第3溝部47aおよび第4溝部57aの構成の説明を、適宜省略する。
図15に示すように、第1溝部31aと第2溝部41aとの間には、溝間隙間C1aが形成されている。溝間隙間C1aは、延設方向EDに垂直な断面においてテーパ角度θ1を有するテーパ状の断面視形状を有する。なお、「延設方向EDに垂直な断面」とは、巨視的に見て略垂直な断面であることを示し、延設方向EDに90°の角度で交わる断面に限らず、例えば80°〜100°程度の角度で交わる断面であってもよい。溝間隙間C1aは、第1大隙間部B1と、第1小隙間部S1とにより形成されている。
第1大隙間部B1は、電源リード30aおよび接地リード40aの鉛直上方面から連続して形成されている。「電源リード30aおよび接地リード40aの鉛直上方面」とは、電源リード30aおよび接地リード40aの表面のうち、電子回路10aを接合する際に鉛直上方Vuに位置する面を意味する。
第1小隙間部S1は、第1大隙間部B1に連なるとともに電源リード30aおよび接地リード40aの鉛直下方面から連続して形成されている。「電源リード30aおよび接地リード40aの鉛直下方面」とは、電源リード30aの表面のうち、電子回路10aを接合する際に鉛直下方Gに位置する面を意味する。
溝間隙間C1aの対向方向ODに沿った第1隙間長さL1は、第1大隙間部B1と第1小隙間部S1とに亘って第1大隙間部B1から第1小隙間部S1に向かうにつれて次第に縮小している。第1大隙間部B1の第1隙間長さL1は、対向方向ODに沿った第1チップ素子81の長さである第1素子長さLT1よりも長い。第1小隙間部S1の第1隙間長さL1は、第1素子長さLT1以下である。本実施形態において、第1小隙間部S1の第1隙間長さL1の最小値は、端子間長さL2と同じであるが、端子間長さL2よりも長くてもよく、端子間長さL2よりも短くてもよい。
第1チップ素子81は、電源リード30aおよび接地リード40aと接合される際に、第1大隙間部B1に挿入される一方で第1小隙間部S1には挿入されない。すなわち、第1チップ素子81は、第1チップ素子81の自重によって第1小隙間部S1にひっかかり、溝間隙間C1aに保持される。第1チップ素子81の鉛直上方面は、電源リード30aおよび接地リード40aの鉛直上方面よりも鉛直上方Vuに位置することとなる。第1チップ素子81の鉛直方向VDに沿った長さが短く形成されることにより、第1チップ素子81の鉛直上方面が電源リード30aおよび接地リード40aの鉛直上方面と一致していてもよく、電源リード30aおよび接地リード40aの鉛直上方面よりも鉛直下方Gに位置していてもよい。第1チップ素子81は、第1実施形態または第2実施形態のいずれか一方の接合方法によって、自身の少なくとも一部が第1大隙間部B1に挿入されて、はんだ90によって電源リード30aと接地リード40aとに接合される。
本実施形態において、端子群60aの鉛直上方面は、本開示における第1端子および第2端子の表面の下位概念に相当する。
以上説明した第3実施形態の電子回路10aによれば、第1実施形態の電子回路10と同様な効果が得られる。加えて、溝間隙間C1aが、対向方向ODに沿った第1隙間長さL1が第1素子長さLT1よりも長く端子群60aの鉛直上方面から連続する第1大隙間部B1と、第1隙間長さL1が第1素子長さLT1以下であり第1大隙間部B1に連なる第1小隙間部S1とにより形成されている。このため、チップ素子80は、端子群60aと接合される際に、第1大隙間部B1に挿入される一方で第1小隙間部S1には挿入されない。すなわち、チップ素子80は、チップ素子80の自重によって第1小隙間部S1にひっかかり、溝間隙間C1aに保持される。したがって、端子群60aにチップ素子80を接合する際にチップ素子80の鉛直方向VDの位置を調整するための部材を省略できる。
E.第4実施形態:
図16および図17に示す第4実施形態の電子回路10bは、端子群60aに代えて端子群60bを備える点において、第2実施形態の電子回路10aと異なる。より具体的には、溝部31b、41b、47b、57bの形状において、第2実施形態の電子回路10aと異なる。その他の構成は、第2実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。なお、図17では、溝間隙間C1bに挿入される前の状態の第1チップ素子81を破線で示している。
第4実施形態の電子回路10bでは、電源リード30bに第1溝部31bが形成され、接地リード40bに第2溝部41bおよび第3溝部47bが形成され、信号リード50bに第4溝部57bが形成されている。第1溝部31bと第2溝部41bとは、対向方向ODに対向し、第3溝部47bと第4溝部57bとは、対向方向ODに対向している。以降の説明では、第1溝部31bおよび第2溝部41bの構成を代表して示し、第3溝部47bおよび第4溝部57bの構成の説明を、適宜省略する。
図17に示すように、第1溝部31bには、第2溝部41bに向かって突出する第1突出部32が形成され、第2溝部41bには、第1溝部31bに向かって突出する第2突出部42が形成されている。本実施形態において、第1突出部32および第2突出部42の鉛直上方面は、電源リード30bおよび接地リード40bの鉛直上方面と平行に形成されている。換言すると、第1突出部32および第2突出部42の鉛直上方面は、鉛直方向VDと垂直に交わる面に沿って形成されている。なお、垂直に限らず、鉛直方向VDと任意の角度で交わる面に沿って形成されていてもよい。
図17に示すように、第1溝部31bと第2溝部41bとの間には、溝間隙間C1bが形成されている。溝間隙間C1bは、延設方向EDに垂直な断面において段差状の断面視形状を有する。溝間隙間C1bは、第1大隙間部B1bと、第1小隙間部S1bとにより形成されている。第1大隙間部B1bは、電源リード30bの鉛直上方面から連続して形成されている。第1小隙間部S1bは、第1突出部32と第2突出部42との間の隙間により形成され、第1大隙間部B1bに連なるとともに電源リード30bの鉛直下方面から連続して形成されている。第1大隙間部B1bの第1隙間長さL1は、略一定であり、対向方向ODに沿った第1チップ素子81の長さである第1素子長さLT1よりも長い。第1小隙間部S1bの第1隙間長さL1は、略一定であり、第1素子長さLT1以下である。本実施形態において、第1小隙間部S1bの第1隙間長さL1は、端子間長さL2と同じ長さであるが、端子間長さL2よりも長くてもよく、端子間長さL2よりも短くてもよい。
第1チップ素子81は、電源リード30bおよび接地リード40bと接合される際に、第1大隙間部B1に挿入される一方で第1小隙間部S1には挿入されない。すなわち、第1チップ素子81は、突出部32、42の鉛直上方面に配置されて溝間隙間C1bに保持される。第1チップ素子81は、第1実施形態または第2実施形態のいずれか一方の接合方法によって、自身の少なくとも一部が第1大隙間部B1に挿入されて、はんだ90によって電源リード30bと接地リード40bとに接合される。
以上説明した第4実施形態の電子回路10bによれば、第3実施形態の電子回路10aと同様な効果が得られる。加えて、チップ素子80が、各突出部32、42の鉛直上方面に配置されて溝間隙間C1bに保持されるので、端子群60bの表面に対してチップ素子80が傾いた状態で接合されることを抑制できる。
F.第5実施形態:
図18〜図20に示す第5実施形態の電子回路10cは、端子群60aに代えて端子群60cを備える点において、第3実施形態の電子回路10aと異なる。より具体的には、溝部31c、41c、47c、57cの形状において、第3実施形態の電子回路10aと異なる。その他の構成は、第3実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
第5実施形態の電子回路10cでは、電源リード30cに第1溝部31cが形成され、接地リード40cに第2溝部41cおよび第3溝部47cが形成され、信号リード50cに第4溝部57cが形成されている。第1溝部31cと第2溝部41cとは、対向方向ODに対向し、第3溝部47cと第4溝部57cとは、対向方向ODに対向している。以降の説明では、第1溝部31cおよび第2溝部41cの構成を代表して示し、第3溝部47cおよび第4溝部57cの構成の説明を、適宜省略する。
図20に示すように、第1溝部31cは、対向方向ODに垂直な断面においてテーパ角度θ2を有するテーパ状の断面視形状を有する。図18に示す第2溝部41cも、第1溝部31cと同様の断面視形状を有する。図18に示すように、第1溝部31cと第2溝部41cとの間には、溝間隙間C1cが形成されている。図19に示すように、溝間隙間C1cの第1隙間長さL1は、略一定であり、第1素子長さLT1よりも長い。
図20に示すように、溝間隙間C1cは、第2大隙間部B2と、第2小隙間部S2とにより形成されている。なお、図20では、説明の便宜上、図20では図示しない第2溝部41cと対向して第2大隙間部B2に相当する部分を第2大隙間部B2として示し、第2小隙間部S2に相当する部分を第2小隙間部S2として示し、第2大隙間部B2と第2小隙間部S2との境界線を破線で示している。
第2大隙間部B2は、電源リード30cの鉛直上方面から連続して形成されている。第2小隙間部S2は、第2大隙間部B2に連なるとともに電源リード30cの鉛直下方面から連続して形成されている。溝間隙間C1cの対向方向ODに垂直な延設方向EDに沿った第2隙間長さL5は、第2大隙間部B2と第2小隙間部S2とに亘って第2大隙間部B2から第2小隙間部S2に向かうにつれて次第に縮小している。対向方向ODに垂直な延設方向EDに沿った第2大隙間部B2の第2隙間長さL5は、延設方向EDに沿った第1チップ素子81の長さである第2素子長さLT2よりも長い。延設方向EDに沿った第2小隙間部S2の第2隙間長さL5は、第1素子長さLT2以下である。
第1チップ素子81は、電源リード30cおよび接地リード40cと接合される際に、第2大隙間部B2に挿入される一方で第2小隙間部S2には挿入されない。すなわち、第1チップ素子81は、第1チップ素子81の自重によって第2小隙間部S2にひっかかり、溝間隙間C1cに保持される。第1チップ素子81は、第1実施形態または第2実施形態のいずれか一方の接合方法によって、自身の少なくとも一部が第2大隙間部B2に挿入されて、はんだ90によって電源リード30cと接地リード40cとに接合される。
以上説明した第5実施形態の電子回路10cによれば、第3実施形態の電子回路10aと同様な効果が得られる。
G.第6実施形態:
図21および図22に示す第6実施形態の電子回路10dは、端子群60に代えて端子群60dを備える点において、第1実施形態の電子回路10と異なる。より具体的には、溝部31d、41d、47d、57dの形状において、第1実施形態の電子回路10と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
第6実施形態の電子回路10dでは、電源リード30dに第1溝部31dが形成され、接地リード40dに第2溝部41dおよび第3溝部47dが形成され、信号リード50dに第4溝部57dが形成されている。第1溝部31dと第2溝部41dとは、対向方向ODに対向し、第3溝部47dと第4溝部57dとは、対向方向ODに対向している。以降の説明では、第1溝部31dと第2溝部41dと第1チップ素子81との構成を代表して示し、第3溝部47dと第4溝部57dと第2チップ素子82との構成の説明を、適宜省略する。
第1溝部31dおよび第2溝部41dは、鉛直方向VDに垂直な断面において、互いに離れる方向に窪んだ円弧状の断面視形状をそれぞれ有する。鉛直方向VDに垂直な断面において、第1溝部31dと第2溝部41dとは、第1チップ素子81の曲率半径とは異なる曲率半径を有する部分をそれぞれ含んでいる。なお、「鉛直方向VDに垂直な断面」とは、巨視的に見て略垂直な断面であることを示し、鉛直方向VDに90°の角度で交わる断面に限らず、例えば80°〜100°程度の角度で交わる断面であってもよい。図21に示すように、第1溝部31dと第2溝部41dとの間には、溝間隙間C1dが形成されている。
図22に示すように、第1チップ素子81は、鉛直方向VDに垂直な断面において略矩形の断面視形状を有する。このため、鉛直方向VDに垂直な断面において、第1溝部31dの曲率半径および第2溝部41dの曲率半径は、かかる断面における第1チップ素子81の角の部分の曲率半径よりも大きく、第1チップ素子81の直線状の部分の曲率半径よりも小さい。
第1チップ素子81は、第1実施形態または第2実施形態のいずれか一方の接合方法によって溝間隙間C1dに挿入されて、はんだ90によって電源リード30dと接地リード40dとに接合される。かかる接合の際に、はんだ90は、第1チップ素子81と第1溝部31dとの隙間、および第1チップ素子81と第2溝部41dとの隙間に、それぞれ充填される。
本実施形態において、鉛直方向VDに垂直な断面は、本開示における断面の下位概念に相当する。
以上説明した第6実施形態の電子回路10dによれば、第1実施形態の電子回路10と同様な効果が得られる。加えて、第1溝部31dおよび第2溝部41dが鉛直方向VDに垂直な断面において互いに離れる方向に窪んだ円弧状の断面視形状をそれぞれ有し、鉛直方向VDに垂直な断面において、第1溝部31dと第2溝部41dとは、第1チップ素子81の曲率半径とは異なる曲率半径を有する部分を含む。このため、第1溝部31dおよび第2溝部41dにおいてはんだ90が充填される空間の体積を大きく形成できる。したがって、第1チップ素子81と第1溝部31dとの隙間および第1チップ素子81と第2溝部41dとの隙間に充填されるはんだ90の量が不十分となることを抑制できる。また、第1溝部と第2溝部とが鉛直方向VDに垂直な断面において互いに離れる方向に窪んだ略矩形状の断面視形状を有する構成と比較して、かかる断面において略矩形に形成された第1チップ素子81の角の部分と対応する部分に、はんだ90が過度に集まって充填されることを抑制できる。したがって、第1チップ素子81と第1溝部31dとの隙間および第1チップ素子81と第2溝部41dとの隙間に充填されるはんだ90の量が不均一になることを抑制できる。第2チップ素子82に関しても同様に、はんだ90の量が不十分となることと不均一となることを抑制できる。したがって、チップ素子80と端子群60dとの接合不良の発生を抑制できる。
H.第7実施形態:
図23〜図25に示す第7実施形態の電子回路10eは、端子群60に代えて端子群60eを備える点において、第1実施形態の電子回路10と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
第7実施形態の電子回路10eにおいて、電源リード30eの鉛直上方面には、第1溝部31に連なる第1スロープ部33が形成されている。同様に、接地リード40eの鉛直上方面には、第2溝部41に連なる第2スロープ部43と、第3溝部47に連なる第3スロープ部48とが形成されている。また、信号リード50eの鉛直上方面には、第4溝部57に連なる第4スロープ部58が形成されている。第2スロープ部43、第3スロープ部48および第4スロープ部58の構成は、第1スロープ部33の構成と同じである。このため、以降の説明では、第1スロープ部33の構成を代表して示し、他のスロープ部43、48、58の構成の説明を、適宜省略する。
第1スロープ部33は、第1溝部31へとはんだ90を誘導するために傾斜して形成されている。第1スロープ部33の鉛直上方面は、対向方向ODに沿って溝間隙間C1側に向かうにつれて鉛直下方Gに位置するように、電源リード30eの鉛直上方面に対して傾斜している。
本実施形態において、第1スロープ部33および第3スロープ部48は、本開示における第1スロープ部の下位概念にそれぞれ相当し、第2スロープ部43および第4スロープ部58は、本開示における第2スロープ部の下位概念にそれぞれ相当する。
第7実施形態の電子回路10eでは、図5に示す第1実施形態の電子回路10の接合方法と同様に、チップ素子80と端子群60eとが接合される。以下に、第1チップ素子81と電源リード30eおよび接地リード40eとを接合する方法を説明する。
図5に示す工程P210の後、第1チップ素子81を対向方向ODに沿った電源リード30eと接地リード40eとの隙間に挿入する(工程P220)。
図24に示すように、第1チップ素子81は、鉛直方向VDの位置が電源リード30eと接地リード40eとの鉛直方向VDの位置と同じになるように調整されて溝間隙間C1に挿入される。
図5に示すように、第1チップ素子81の鉛直上方Vuと電源リード30eの鉛直上方Vuとに亘る第1鉛直上方部Vu1および第1チップ素子81の鉛直上方Vuと接地リード40eの鉛直上方Vuとに亘る第2鉛直上方部Vu2に、はんだ90をそれぞれ配置する(工程P230)。
図25に示す工程P230完了後の図では、第1鉛直上方部Vu1および第2鉛直上方部Vu2に、はんだ90がそれぞれ配置された様子が示されている。本実施形態において、第1鉛直上方部Vu1は、第1チップ素子81の鉛直上方Vuと第1スロープ部33の鉛直上方Vuとに亘る部分に相当する。同様に、第2鉛直上方部Vu2は、第1チップ素子81の鉛直上方Vuと第2スロープ部43の鉛直上方Vuとに亘る部分に相当する。
図5に示すように、はんだ90を加熱して流動させることにより、第1チップ素子81を電源リード30eおよび接地リード40eとそれぞれ接合する(工程P240)。
図25における工程P240の実行途中の図に示すように、加熱されて流動性を有するはんだ90は、傾斜して形成された第1スロープ部33によって第1溝部31へと誘導され、傾斜して形成された第2スロープ部43によって第2溝部41へと誘導される。このため、はんだ90は、第1チップ素子81と第1溝部31との対向方向ODの隙間、および第1チップ素子81と第2溝部41との対向方向ODの隙間に、それぞれ容易に浸透する。工程P240の完了後の図に示すように、はんだ90は、第1スロープ部33および第2スロープ部43にも配置されることとなる。このため、電源リード30eよりも鉛直上方Vuに配置されるはんだ90の量は、電源リード30eよりも鉛直下方Gに配置されるはんだ90の量よりも多い。
以上説明した第7実施形態の電子回路10eによれば、第1実施形態の電子回路10と同様な効果が得られる。加えて、電源リード30eの鉛直上方面に第1スロープ部33が形成され、接地リード40eの鉛直上方面に第2スロープ部43と第3スロープ部48とが形成され、信号リード50eの鉛直上方面に第4スロープ部58が形成されている。このため、傾斜して形成された各スロープ部33、43、48、58によって、はんだ90を各溝部31、41、47、57へと誘導できる。したがって、チップ素子80と各溝部31、41、47、57との対向方向ODの隙間に、それぞれはんだ90を容易に浸透させることができる。
I.第8実施形態:
図26に示す第8実施形態の電子回路10fは、端子群60に代えて端子群60fを備える点において、第1実施形態の電子回路10と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。図26では、鉛直方向VDを含む面であって延設方向EDと平行な面に沿って第1チップ素子81を切断した断面を示している。なお、端子群60fには、第1実施形態の端子群60と同様に溝部が形成されている。
第8実施形態の電子回路10fにおいて、電源リード30fは、第1チップ素子81と接合された第1接合部36よりも一端71側、すなわち集積回路20側に、湾曲部35を有する。湾曲部35は、電源リード30fの他の部分よりも、鉛直下方Gに湾曲して形成されている。接地リードおよび信号リードにおいても、同様な構成を有する湾曲部35が形成されている。なお、湾曲部35は、湾曲に限らず屈曲等により曲がって形成されていてもよい。本実施形態において、湾曲部35は、本開示における第1曲げ部の下位概念に相当する。
以上説明した第8実施形態の電子回路10fによれば、第1実施形態の電子回路10と同様な効果が得られる。加えて、端子群60fにおいて、チップ素子80と接合される部分よりも集積回路20側に、湾曲部35が形成されている。このため、電子回路10fの接合後の搬送作業等に起因して端子群60fの他端が変位した場合に、曲がって形成された湾曲部35によって応力を吸収できる。したがって、はんだ90とチップ素子80とに加えられる応力をより低減できる。
J.第9実施形態:
図27に示す第9実施形態の電子回路10gは、集積回路20に代えて集積回路20gを備える点と、端子群60に代えて端子群60gを備える点とにおいて、第1実施形態の電子回路10と異なる。その他の構成は、第1実施形態と同じであるので、同一の構成には同一の符号を付し、それらの詳細な説明を省略する。
第9実施形態における集積回路20gの対向方向ODに沿った大きさは、第1実施形態の集積回路20よりも小さい。また、第9実施形態における端子群60gは、溝部が省略されている。より具体的には、電源リード30gの第1溝部31と、接地リード40gの第2溝部41および第3溝部47と、信号リード50gの第4溝部57とが省略されている。
電源リード30gは、第1チップ素子81と接合された第1接合部36よりも一端71側、すなわち集積回路20g側に、第1屈曲部39を有する。第1屈曲部39は、集積回路20g側に向かうにつれて接地リード40gに近付くように屈曲して形成されている。接地リード40gは、第1実施形態の接地リード40と同様に、直線状に形成されている。信号リード50gは、第2チップ素子82と接合された第2接合部56よりも一端75側、すなわち集積回路20g側に、第2屈曲部59を有する。第2屈曲部59は、集積回路20g側に向かうにつれて接地リード40gに近付くように屈曲して形成されている。なお、第1屈曲部39および第2屈曲部59は、屈曲に限らず湾曲等により曲がって形成されていてもよい。
このような構成は、以下のように換言することもできる。電源リード30gは、接地リード40gとの隙間に第1チップ素子81を挿入するために、第1チップ素子81の第1素子長さLT1よりも端子間長さL2がわずかに長くなるように第1屈曲部39において曲げられている。また、信号リード50gは、接地リード40gとの隙間に第2チップ素子82を挿入するために、第2チップ素子82の第1素子長さLT1よりも端子間長さL2がわずかに長くなるように第2屈曲部59において曲げられている。
本実施形態において、電源リード30gは、集積回路20gと接続される一端71側と、第1接合部36および第1接合部36よりも他端72側とにおいて、接地リード40gと平行に延設されている。信号リード50gは、集積回路20gと接続される一端75側と、第2接合部56および第2接合部56よりも他端76側とにおいて、接地リード40gと平行に延設されている。
第1チップ素子81および第2チップ素子82は、第1実施形態または第2実施形態のいずれか一方の接合方法によって、それぞれ電源リード30gと接地リード40gとの対向方向ODに沿った隙間および接地リード40gと信号リード50gとの対向方向ODに沿った隙間に挿入されて、はんだ90によって接合される。本実施形態において、第1屈曲部39および第2屈曲部59は、本開示における第2曲げ部の下位概念にそれぞれ相当する。
以上説明した第9実施形態の電子回路10gによれば、第1実施形態の電子回路10と同様な効果が得られる。加えて、電源リード30gおよび信号リード50gが、チップ素子80と接合される接合部36、56よりも集積回路20g側に、集積回路20g側に向かうにつれて接地リード40gに近付くように曲がって形成された屈曲部39、59をそれぞれ有する。このため、集積回路20g側における端子群60gの隙間の長さを短く形成できる。したがって、対向方向ODに沿った大きさが小さい集積回路20gを含む電子回路10gにおいても、チップ素子80を端子群60gに接合でき、電子回路10gを小型化できる。また、屈曲部39、59よりも他端72、74、76側における端子間長さL2が第1素子長さLT1よりもわずかに長いので、端子群60gの隙間にチップ素子80を挿入できる。このため、端子群60gの隙間にチップ素子80を挿入するための溝部を省略できる。したがって、端子群60gの構造の複雑化を抑制しつつ、端子群60gの隙間にチップ素子80を挿入して接合できる。
K.他の実施形態:
(1)上記各実施形態において、チップ素子80は、はんだ90により端子群60、60a〜60gに接合されていたが、はんだ90に限らず、銀ペーストや接着剤等、加熱により流動性を有する任意の導電性接合部材により接合されてもよい。また、導電性接着テープ等、流動性を有さない任意の導電性接合部材により接合されてもよい。このような構成によっても、上記各実施形態と同様な効果が得られる。
(2)上記各実施形態において、延設方向EDに見た端子群60、60a〜60gの各リードの断面視形状は、略矩形であったが、略矩形に限らず、略台形や略三角形等の形状であってもよい。かかる構成によって、上記第3、4実施形態の溝部31a、31b、41a、41b、47a、47b、57a、57bと同じ断面視形状を有する溝が、端子群60、60a〜60gの延設方向EDの全体に亘って形成されていてもよい。かかる構成によっても、上記各実施形態と同様な効果が得られる。
(3)上記第1実施形態において、チップ素子80の鉛直方向VDの中心位置は、端子群60の鉛直方向VDの中心位置と略同じになるように調整されていたが、本発明はこれに限定されるものではない。チップ素子80の少なくとも一部は、チップ素子80の鉛直方向VDの位置が調整されることにより、溝間隙間C1、C2の少なくとも一部に挿入されていてもよい。また、チップ素子80の鉛直方向VDに沿った長さが端子群60の鉛直方向VDに沿った長さよりも短く構成されて、チップ素子80の全体が溝間隙間C1、C2の少なくとも一部に挿入されていてもよい。かかる構成によっても、上記第1実施形態と同様な効果が得られる。
(4)上記第1〜8実施形態において、電源リード30、30a〜30fと接地リード40〜40eと信号リード50、50a〜50eとは、互いに同じ間隔を設けて平行に延設されていたが、等間隔に限らず、チップ素子80を接合可能な任意の間隔を設けて延設されていてもよく、平行に限らず、チップ素子80を接合可能な任意の角度を設けて延設されていてもよい。かかる構成において、少なくとも溝部が形成された部分において互いに略平行に延設されていてもよい。このような構成によっても、上記第1〜8実施形態と同様な効果が得られる。
(5)上記第6実施形態の電子回路10dにおいて、チップ素子80は、鉛直方向VDに垂直な断面において略矩形の断面視形状を有していたが、本発明はこれに限定されるものではない。例えば、チップ素子80は、鉛直方向VDに垂直な断面において長手方向の両端部が円弧状に形成されていてもよい。かかる構成において、チップ素子80の両端部の曲率半径は、溝部31d、41d、47d、57dの曲率半径よりも小さくてもよい。すなわち一般には、第1溝部と第2溝部とは、延設方向と対向方向とに沿った断面において、チップ素子の曲率半径とは異なる曲率半径を有する部分をそれぞれ含んでいてもよい。このような構成によっても、上記第6実施形態と同様な効果が得られる。
(6)上記第7実施形態の電子回路10eでは、第1実施形態の電子回路10の接合方法を用いてチップ素子80と端子群60eとが接合されていたが、第2実施形態の電子回路10の接合方法を用いて接合されてもよい。かかる構成によっても、上記第7実施形態と同様な効果が得られる。
(7)上記第8実施形態において、湾曲部35は、端子群60fの他の部分よりも鉛直下方Gに曲がって形成されていたが、鉛直上方Vuに曲がって形成されていてもよく、延設方向EDと交わる方向に沿って曲がって形成されていてもよい。また、湾曲部35は、端子群60fの接合部36、46よりも一端71、73、75側に代えてまたは一端71、73、75側に加えて、他端72、74、76側にそれぞれ形成されていてもよい。また、端子群60fのうちの少なくとも1つのリード30f、40、50に、湾曲部35が形成されていてもよい。すなわち一般には、第1端子と第2端子とのうちの少なくとも一方は、チップ素子と接合された接合部よりも一端側と、一端側とは反対側と、のうちの少なくとも一方に、曲がって形成された第1曲げ部を有していてもよい。かかる構成によっても、上記第8実施形態と同様な効果が得られる。
(8)上記第9実施形態における集積回路20gの対向方向ODに沿った大きさは、第1実施形態の集積回路20よりも小さかったが、同じであってもよく、大きくてもよい。また、上記第9実施形態において、接地リード40gは、直線状に形成されていたが、屈曲部39、59が形成されていてもよい。すなわち一般には、第1端子と第2端子とのうちの少なくとも一方は、チップ素子と接合された接合部よりも一端側に、一端側に向かうにつれて第1端子と第2端子とのうちの他方に近付くように曲がって形成された第2曲げ部を有していてもよい。かかる構成によっても、上記第9実施形態と同様な効果が得られる。
(9)上記各実施形態の電子回路10、10a〜10gの構成は、あくまで一例であり、種々変更可能である。例えば、第1チップ素子81および第2チップ素子82は、延設方向EDの位置が互いに一致するように端子群60、60a〜60gにそれぞれ接合されていてもよい。また、例えば、チップ素子80は、コンデンサに限らず、抵抗素子等の任意のチップ状の素子により構成されていてもよい。また、例えば、集積回路20、20gにおいて同一面に接続される端子群60、60a〜60gのリードの数は、電源リード30、30a〜30gと接地リード40、40a〜40gと信号リード50、50a〜50gとの3つに限らず、2つや4つ等の任意の数であってもよい。また、例えば、集積回路20、20gに接続された端子群60、60a〜60gのリードの数に応じて、任意の数のチップ素子80が接合されていてもよい。また、例えば、リードフレームに限らず、集積回路20、20gにリードフレーム等を介して接続されたターミナル等を含む任意の端子にチップ素子80が接合されていてもよい。また、例えば、集積回路20、20gは、ホールICに限らず任意のICにより構成されていてもよい。このような構成によっても、上記各実施形態と同様な効果が得られる。
本開示は、上述の各実施形態に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した形態中の技術的特徴に対応する各実施形態中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。