DE69414903T2

DE69414903T2 - Halbleiteranordnung mit Versorgungsbusleitungen

Info

Publication number: DE69414903T2
Application number: DE69414903T
Authority: DE
Inventors: Kazunori C/O Int.Prop.Div. Tokyo 105 Hayashi; Toshimitsu C/O Int.Prop.Div. Tokyo 105 Ishikawa; Mitsuhiro C/O Int.Prop.Div. Tokyo 105 Nakao
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-04-16
Filing date: 1994-03-31
Publication date: 1999-05-12
Anticipated expiration: 2014-04-01
Also published as: EP0620593B1; KR100246877B1; EP0620593A1; JP3048496B2; DE69414903D1; TW289148B; JPH06350014A

Description

Die vorliegende Erfindung betrifft eine Halbleitereinrichtung.
Zahlreiche Konstruktionen sind zum Erzielen eines elektrischen Anschlusses bei integrierten Halbleiterschaltungen in JP-A-1 145 842 und JP-A-63 255 953 beschrieben.
Bei einem dynamischen RAM-Speicher kann dessen Speicherschaltung in Blöcke zum Verbessern der Bearbeitungsgeschwindigkeit unterteilt sein.
Die Fig. 23 zeigt ein Strukturschaltbild eines dynamischen RAM-Speicherchips mit einer in Blöcke unterteilten Speicherschaltung, und die Fig. 24 zeigt ein Diagramm der äquivalenten Schaltung des RAM-Chips.
Wie in Fig. 23 gezeigt, sind mehrere Speicherschaltungsblöcke MB1 bis MB4 in einem Halbleiterchip 1 vorgesehen. Stromversorgungszuführungen sind zum Betreiben der Speicherschaltungsblöcke MB1 bis MB4 erforderlich. Üblicherweise sind ein Stromversorgungsanschluß 2 für hohes Potential und ein Stromversorgungsanschluß 3 für niedriges Potential an dem Rand des Chips 1 vorgesehen, derart, daß jeweils eine Stromzuführleitung für ein hohes Potential 4 und eine Stromzuführleitung für ein niedriges Potential 5 mit den Anschlußflächen 2 und 3 verbunden ist. Diese Stromzuführleitungen 4 und 5 sind mit den Speicherschaltungsblöcken MB1 bis MB4 verbunden, zum Bereitstellen eines niedrigen Potentials VSS und eines hohen Potentials VCC, das für deren Betrieb erforderlich ist.
Diese Struktur weist in der in Fig. 24 gezeigten äquivalenten Schaltung Widerstandselemente 6-1 bis 6-4 auf, die parallel zwischen den Zuführleitungen 4 und 5 angeschlossen sind, derart, daß jedes Widerstandselement aus einer Serienschaltung eines Schalters und einer Last besteht. Der Gesamtwiderstandswert der Parallelschaltung in dieser Speicherschaltung variiert in Abhängigkeit von dem AN/AUS- Status jedes Schalters oder des AN/AUS-Status jedes der Speicherschaltungsblöcke MB1-MB4, was zu einer Schwankung der Versorgungsspannung führt.
Es ist zu erkennen, daß die Integration der Speicherschaltungsblöcke MB1-MB4 verbessert wird, und die Empfindlichkeit der Elemente zum Aufbauen der Speicherschaltung wird sich entsprechend verbessern. Selbst eine geringfügige Schwankung der Versorgungsspannung kann deshalb bewirken, daß eine Fehlfunktion der Speicherschaltungsblöcke MB1-MB4 auftritt.
Zum Überwinden eines derartigen Nachteils wird im Rahmen der vorliegenden Erfindung versucht, die Stromversorgung für jeden Speicherschaltungsblock zu unterteilen.
Im Rahmen dieses Versuchs ist ein einziger Speicherschaltungsblock in der äquivalenten Schaltung einfach in Serie zwischen den Stromversorgungsleitungen angeschlossen, wodurch das Problem der Parallelverbindung und die hiermit verbundene Auslösung einer Schwankung des Gesamtwiderstands gelöst ist. Eine Schwankung der Versorgungsspannung konnte deshalb unterdrückt werden.
Die Bereitstellung einer Stromversorgung für jeden Speicherschaltungsblock erhöht jedoch die Anzahl der Anschlußflächen. Die zunehmende Zahl der Anschlußflächen erhöht unvermeidlich die Zahl der Zuführleitungen (Zahl der Pins), wodurch erforderlich ist, daß das Gehäuse eines Halbleiterchips vergrößert werden muß. Das größere Gehäuse führt zu der Vergrößerung der Halbleitereinrichtung, im Gegensatz zu der verringerten Größe sekundärer Produkte, die diese Halbleitereinrichtung einsetzen, beispielsweise Computer und Textverarbeitungsprozessoren. Eine unnötige Zunahme der Pinzahl beeinflußt die einfache Handhabung der Halbleitereinrichtung.
Eine Aufgabe der vorliegenden Erfindung besteht in der Schaffung einer Halbleitereinrichtung, deren Pinzahl nicht unnötig erhöht ist und die sich in einem kleinen Gehäuse aufnehmen läßt.
Gemäß der Erfindung wird eine Halbleitereinrichtung geschaffen, enthaltend:
einen Halbleiterchip mit mehreren Seiten und enthaltend zumindest eine erste, zweite, dritte und vierte Anschlußfläche als äußere Elektroden;
ein erstes Zuführelement mit einem Abschnitt, der bei einer der mehreren Seiten angeordnet ist und sich im wesentlichen parallel hierzu estreckt;
ein zweites Zuführelement mit einem Abschnitt, der benachbart zu dem Abschnitt des ersten Zuführelements angeordnet ist;
ein erstes Verbindungselement zum elektrischen Verbinden des ersten Zuführelements mit der ersten Anschlußfläche;
ein zweites Verbindungselement zum elektrischen Verbinden des zweiten Zuführelements mit der zweiten Anschlußfläche;
ein drittes Verbindungselement zum elektrischen Verbinden des ersten Zuführelements mit der dritten Anschlußfläche; und ein viertes Verbindungselement zum elektrischen Verbinden des zweiten Zuführelements mit der vierten Anschlußfläche, dadurch gekennzeichnet, daß das erste und zweite Zuführelement jeweils mehrere abwechselnde breitere Abschnitte und engere Abschnitte aufweist, derart, daß die jeweils breiteren Abschnitte Vorsprungsabschnitte bilden und daß die Vertiefungen zwischen benachbarten Vorsprungabschnitten definiert sind, daß das erste und dritte Verbindungselement elektrisch mit mindestens einem Vorsprungabschnitt des ersten Zuführelements verbunden ist und daß das zweite und vierte Verbindungselement elektrsich mit mindestens einem Vorsprungabschnitt des zweiten Zuführelements verbunden ist; und daß das erste und zweite Zuführelement benachbart zueinander derart angeordnet sind, daß die Vertiefungen und Vorsprungabschnitte des ersten Zuführelements jeweils in Interdigitation zu den Vorsprungabschnitten und der Vertiefungen des zweiten Zuführelements vorliegen.
Bei dieser Struktur können aufgrund der Tatsache, daß die Aussparung und der Vorsprung des ersten Leitungselements in Eingriff mit dem Vorsprung und der Aussparung des zweiten · Elements dienen, diese Leitungselemente benachbart zueinander in einem engeren Bereich plaziert sein. Diese ermöglicht die kleinere Ausbildung des Gehäuses. Da der Vorsprung breit ist, ist es möglich, dort einen Bereich zum Anschließen der Verbindungselemente zu dem zugeordneten Leitungselement zu sichern.
Ein vollständigeres Verständnis dieser Erfindung ergibt sich anhand der folgenden detaillierten Beschreibung im Zusammenhang mit der beiliegenden Zeichnung; es zeigen:
Fig. 1 eine Draufsicht einer Halbleitereinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2 ein Strukturdiagramm eines dynamischen RAM-Chips der Halbleitereinrichtung gemäß der ersten Ausführungsform;
Fig. 3 eine perspektivische Ansicht der Halbleitereinrichtung gemäß der ersten Ausführungsform;
Fig. 4 eine Draufsicht einer Halbleitereinrichtung gemäß einer zweiten Ausführungsform dieser Erfindung;
Fig. 5 eine Draufsicht einer Halbleitereinrichtung gemäß einer dritten Ausführungsform dieser Erfindung;
Fig. 6 eine perspektivische Ansicht der Halbleitereinrichtung gemäß der dritten Ausführungsform;
Fig. 7 eine Draufsicht einer Halbleitereinrichtung gemäß einer vierten Ausführungsform dieser Erfindung;
Fig. 8 eine perspektivische Ansicht der Halbleitereinrichtung gemäß der vierten Ausführungsform;
Fig. 9A eine Draufsicht einer Halbleitereinrichtung gemäß einer fünften Ausführungsform dieser Erfindung;
Fig. 9B eine Querschnittsansicht entlang der in Fig. 9A gezeigten Linie 9B-9B;
Fig. 10 eine Querschnittsansicht der Halbleitereinrichtung gemäß der fünften Ausführungsform nach Aufnahme in ein Gehäuse;
Fig. 11A eine Draufsicht auf eine Halbleitereinrichtung gemäß einer sechsten Ausführungsform dieser Erfindung;
Fig. 11B eine Querschnittsansicht entlang der in Fig. 11A gezeigten Linie 11B-11B;
Fig. 12A eine Draufsicht auf eine Halbleitereinrichtung gemäß einer siebten Ausführungsform dieser Erfindung;
Fig. 12B eine Querschnittsansicht entlang der in Fig. 12A gezeigten Linie 12B-12B;
Fig. 13A bis 13C Querschnittsansichten während der Herstellung der Halbleitereinrichtung gemäß der siebten Ausführungsform;
Fig. 14A eine Draufsicht auf eine Halbleitereinrichtung gemäß einer achten Ausführungsform dieser Erfindung;
Fig. 14B eine Querschnittsansicht entlang der in Fig. 14A gezeigten Linie 14B-14B;
Fig. 15 eine Querschnittsansicht während der Herstellung der Halbleitereinrichtung gemäß der achten Ausführungsform;
Fig. 15B eine Querschnittsansicht entlang der in Fig. 15A gezeigten Linie 15B-15B;
Fig. 16 eine Draufsicht während der Herstellung der Halbleitereinrichtung gemäß der achten Ausführungsform;
Fig. 17A eine Draufsicht auf eine Halbleitereinrichtung gemäß einer neunten Ausführungsform dieser Erfindung;
Fig. 17B eine Querschnittsansicht entlang der in Fig. 17A gezeigten Linie 17B-17B;
Fig. 18A eine Draufsicht auf eine Halbleitereinrichtung gemäß einer zehnten Ausführungsform dieser Erfindung;
Fig. 18B eine Querschnittsansicht entlang der in Fig. 18A gezeigten Linie 18B-18B;
Fig. 19 eine Draufsicht auf eine Halbleitereinrichtung gemäß einer elften Ausführungsform dieser Erfindung;
Fig. 20 eine Draufsicht auf eine Halbleitereinrichtung gemäß einer zwölften Ausführungsform dieser Erfindung;
Fig. 21 eine Draufsicht auf eine Halbleitereinrichtung gemäß einer dreizehnten Ausführungsform dieser Erfindung;
Fig. 22 eine Draufsicht auf eine Halbleitereinrichtung gemäß einer vierzehnten Ausführungsform dieser Erfindung;
Fig. 23 ein Strukturdiagramm eines üblichen dynamischen RAM-Chips; und
Fig. 24 eine äquivalente Schaltung des üblichen dynamischen RAM-Chips.
Bevorzugte Ausführungsform der Erfindung werden nun unter Bezug auf die beiliegende Erfindung beschrieben. Gleiche Bezugszeichen werden an entsprechende oder identische Abschnitte der unterschiedlichen Ausführungsformen vergeben, über die gesamte nachfolgende Beschreibung hinweg, und zwar um deren redundante Beschreibung zu vermeiden.
Die Fig. 1 zeigt eine Draufsicht auf eine Halbleitereinrichtung gemäß einer ersten Ausführungsform der vorliegenden Erfindung; die Fig. 2 zeigt ein Blockschaltbild zum Darstellen der schematischen Struktur eines in Fig. 1 gezeigten dynamischen RAM-Chips, und Fig. 3 zeigt eine perspektivische Ansicht der Halbleitereinrichtung nach Aufnahme in ein Gehäuse. Die Fig. 1 zeigt einen auf einem Zuführrahmen montierten Chip.
Wie in Fig. 1 gezeigt, enthält ein metallischer Zuführrahmen 10 vorwiegend ein Bett 12, an dem ein Chip 11 montiert ist, Verbindungsstangen 14 zum Verbinden des Betts 12 mit dem Rahmen 10, Zuführungen 15, die später als Pins dienen, und einen Sperrstab 16, mit dem vermieden wird, daß Harz aus dem Zwischenraum zwischen den Zuführungen 15 im Zeitpunkt des Versiegelns des Harzes ausströmt. Das Bezugszeichen "17" bezeichnet ein später gebildetes Gießharz zum Versiegeln des Chips. Nachdem der Chip 11 mit dem Gießharz 17 versiegelt ist, wird der Sperrstab 16 geschnitten und äußere Leiter werden geschnitten und gebildet, zum Bilden einer SIP- (Einfach In-line-Gehäuse)-Typ Halbleitereinrichtung, wie in Fig. 3 gezeigt. Diese Halbleitereinrichtung wird vermarktet.
Der Abschnitt der Zuführung 15, der in das Gießharz 17 eingepaßt ist, wird allgemein als "innere Zuführung" bezeichnet, wohingehend der Abschnitt, der aus dem Gießharz 17 austritt, als "äußere Zuführung" bezeichnet wird. Die sich außerhalb des Gießharzes 17 erstreckenden äußeren Zuführungen dienen später als externe Pins (vgl. Fig. 3).
Jeder innere Zuführungsabschnitt ist mit einem Bondbereich 19 versehen, an dem ein Bonddraht 18 zu bonden ist. Die Breite der inneren Zuführung bei dem Bondbereich 19 ist breiter als diejenige des äußeren Abschnitts zum Gewährleisten des Drahtbondens.
Von den Zuführungen 15 erstrecken sich die Zuführung 15A, 15B und 15C und 15D, angeordnet an den Rändern, im Gegensatz zu den anderen Zuführungen parallel zu den Seiten des Chips 11. Ein hohes Potential VCC liegt an den äußersten Zuführungen 15A und 15D an, die am nächsten zu den Rändern liegen. Ein niedriges Potential VSS (z. B. Massepotential) liegt an der Zuführung 15B benachbart zu der Zuführung 15A an, und ein niedriges Potential VSS (z. B., Massepotential) liegt an der Zuführung 15C benachbart zu der Zuführung 15D an. Demnach liegt nach dem Versiegeln des in Fig. 1 gezeigten Chips 11 mit Harz das hohe Potential VCC an den äußersten Pins an, wohingehend das niedrige Potential VSS an den Pins benachbart zu den äußersten Pins anliegt, wie in Fig. 3 gezeigt.
Jede der Zuführungen 15A-15D ist eingekerbt, so daß jede der Zuführungen 15A-15D mehrere alternativ und fortlaufend ausgebildete Vertiefungen und Vorsprünge aufweist. Die Vorsprungabschnitte jeder der Zuführungen 15A-15D sind breiter als diejenigen der anderen Abschnitte hiervon, und die Bondbereiche 19 sind auf den Vorsprüngen vorgesehen. Die Vorsprünge und Vertiefungen der Zuführung 15B liegen in Form einer Interdigitation mit den Vertiefungen und Vorsprüngen der angrenzenden Zuführung 15A vor. Entsprechend liegen die Vorsprünge und Vertiefungen der Zuführung 15D in Form einer Interdigitation mit den Vertiefungen und Vorsprüngen der angrenzenden Zuführung 15D vor.
Eines der Enden der Bonddrähte 18 ist mit den zugeordneten Vorsprüngen und den zugeordneten Bondbereichen 19 verbunden, die an den distalen Enden der inneren Zuführungen angeordnet sind, und die anderen Enden, die mit den Anschlußflächen 2-1 bis 2-9, 3-1 bis 3-9 und 20 verbunden sind, sind entlang der Ränder des Chips 11 vorgesehen (vgl. Fig. 2).
Wie in Fig. 2 gezeigt, sind mehrere dynamische Speicherschaltungsblöcke MB1 bis MB9 in dem Chip 11 vorgesehen. Stromzuführungen für den Betrieb der Speicherschaltungsblöcke MB1-MB9 sind separat Block für Block vorgesehen.
Bei der beschriebenen Halbleitereinrichtung sind zum Bereitstellen einer Stromversorgung für jeden Speicherschaltungsblock Stromzuführanschlußflächen 2-1 bis 2- 9 für ein hohes Potential (VCC) und Stromzuführanschlußflächen 3-1 bis 3-9 für ein niedriges Potential (VSS) in Zuordnung zu den Speicherschaltungsblöcken MB1-MB9 vorgesehen.
Die Stromzuführanschlußflächen 2-1 bis 2-9 für hohes Potential sind mit den zugeordneten Speicherschaltungsblöcken MB1-MB9 über Zuführleitungen für hohes Potential 4-1 bis 4-9 verbunden. Die Stromzuführanschlußflächen 3-1 bis 3-9 für niedriges Potential sind mit den zugeordneten Speicherschaltungsblöcken MB1-MB9 über Stromzuführleitungen 5-1 bis 5-9 für niedriges Potential verbunden.
Die Stromzuführanschlußflächen 2-1 bis 2-4 für hohes Potential sind elektrisch mit der Zuführung 15A über die Bonddrähte 18 verbunden, und die Stromzuführanschlußflächen 2-6 bis 2-9 für hohes Potential sind elektrisch mit der Zuführung 15D über die Bonddrähte 18 verbunden. Die Stromzuführanschlußfläche 2-5 für hohes Potential ist elektrisch mit der anderen Zuführung 15F (vgl. Fig. 1) über den Bonddraht 18 verbunden.
Die Stromzuführanschlußflächen 3-1 bis 3-4 für niedriges Potential sind elektrisch mit der Zuführung 15B über die Bonddrähte 18 verbunden, und die Stromzuführanschlußflächen 3-6 bis 3-9 für niedriges Potential sind elektrisch mit der Zuführung 15C über die Bonddrähte 18 verbunden. Die Stromzuführanschlußfläche 3-5 für niedriges Potential ist elektrisch mit der anderen Zuführung 15E (vgl. Fig. 1) über den Bonddraht 18 verbunden.
Es ist wünschenswert, daß die Stromversorgung der Speicherschaltungsblöcke MB1-MB9 durch Einsatz der Zuführungen 15A, 15B, 15C und 15D soweit wie möglich erzielt wird, zum Unterbinden einer Zunahme der Pinzahl. Bestehen einige Restriktionen, z. B. ein schwieriges Schaltungslayout des Chips 11, so kann die Stromversorgung der Speicherschaltungsblöcke MB1-MB9 unter Einsatz der Leiter 15E und 15F wie bei der ersten Ausführungsform erzielt werden. In diesem Fall werden die Zuführungen 15A und 15B ebenfalls gemeinsam von den Speicherschaltungsblöcken MB1-MB4 geteilt, und die Zuführungen 15C und 15D werden durch die Speicherschaltungsblöcke MB6-MB9 geteilt, so daß sich eine unnötige Zunahme der Pinzahl vermeiden läßt.
Mehrere in Fig. 2 anhand des Bezugszeichens "20" bezeichnete Anschlußflächen enthalten Signaleingabe/Ausgabeanschlußflächen und Stromversorgungsanschlußflächen für hohes Potentialniedriges Potential zum Zuführen der Versorgungsspannung, die für den Betrieb der (nicht gezeigten) Peripherieschaltungen erforderlich sind. Die Details der Eingabesignale, Ausgangssignale und der peripheren Schaltungen werden in dieser Beschreibung nicht behandelt.
Eine zweite Ausführungsform dieser Erfindung wird nun beschrieben.
Die Fig. 4 zeigt eine Draufsicht für die schematische Darstellung einer Halbleitereinrichtung gemäß der zweiten Ausführungsform.
Bei der oben unter Bezug auf die Fig. 1 bis 3 beschriebenen Halbleitereinrichtung weisen die Zuführungen 15A und 15B jeweils eine Serie von Vertiefungen und Vorsprüngen auf, die sich entlang einer Seite des Chips 11 erstrecken, und die Zuführungen 15C und 15D weisen jeweils eine Serie von Vertiefungen und Vorsprüngen auf, die sich entlang der anderen Seite des Chips 11 erstrecken.
Die Zuführungen 15C und 15D lassen sich eliminieren, und die Zuführungen 15A und 15B mit den Vertiefungen und Vorsprüngen können so ausgebildet sein, daß sie sich lediglich entlang einer Seite des Chips 11 erstrecken, wie in Fig. 4 gezeigt.
Die zweite Ausführungsform mit der obigen Struktur weist dieselben Vorteile wie die erste Ausführungsform auf.
Eine dritte Ausführungsform dieser Erfindung wird nachfolgend beschrieben.
Die Fig. 5 zeigt eine Draufsicht einer Halbleitereinrichtung gemäß der dritten Ausführungsform der vorliegenden Erfindung, und die Fig. 6 zeigt eine perspektivische Ansicht der Halbleitereinrichtung nach der Aufnahme in ein Gehäuse.
Die oben unter Bezugnahme auf die Fig. 1 bis 4 beschriebenen Halbleitereinrichtungen gemäß der ersten und zweiten Ausführungsform sind beide SIP-Halbleitereinrichtungen.
Diese Halbleitereinrichtungen lassen sich so modifizieren, daß ein SOP-(Small Out-line-Package, Gehäuse mit geringem Umfang)-Typ oder ein DIP-(Dual-In-line-Gehäuse)-Typ entsteht, bei dem externe Pins an entgegengesetzten Seiten des Gießhartes 17 ausgeführt sind.
In dieser Ausführungsform sind die Zuführung 15A, an der das hohe Potential VCC anliegt, und die Zuführung 15B, an der das niedrige Potential VSS anliegt, in entgegengesetzte Richtungen herausgeführt. Entsprechend sind die Zuführungen 15D und 15C in entgegengesetzte Richtungen herausgeführt.
Die Fig. 7 zeigt eine Draufsicht auf eine Halbleitereinrichtung gemäß einer vierten Ausführungsform der vorliegenden Erfindung, und die Fig. 8 zeigt eine perspektivische Ansicht dieser Halbleitereinrichtung nach Aufnahme in einem Gehäuse.
Die Halbleitereinrichtung kann so modifiziert werden, daß ein QFP-(Quad Flat Package, Viereck-Flachgehäuse)-Typ, bei dem Pins entlang vier Richtungen vorgesehen sind, sowie als SEP- Typ und DIP-Typ.
Eine fünfte Ausführungsform dieser Erfindung wird nachfolgend beschrieben.
Die Fig. 9A und 9B zeigt eine Halbleitereinrichtung gemäß der fünften Ausführungsform dieser Erfindung, die Fig. 9A zeigt eine Draufsicht zum Darstellen der Hauptabschnitte in Vergrößerung, und die Fig. 9B zeigt einen Querschnitt entlang der in Fig. 9A gezeigten Linie 9B-9B.
Wie in Fig. 9A und 9B gezeigt, ist die Zuführung 15B zwischen der Zuführung 15A und dem Chip 11 angeordnet. Erste Enden der Bonddrähte 18A sind mit den Stromversorgungsanschlüssen 2-1 bis 2-3 für das hohe Potential verbunden, und die zweiten Enden sind mit den Bondbereichen 19 verbunden, die an den Vorsprüngen der Zuführung 15A vorgesehen sind. Die Bonddrähte 18A erstrecken sich über die Zuführung 15B. Erste Enden der Bonddrähte 18B sind mit der Stromzuführanschlußfläche 3-1 bis 3-3 verbunden, und die anderen Enden sind mit den Bondbereichen 19 verbunden, die an den Vorsprüngen der Zuführung 15B vorgesehen sind. Eine Isolationsschicht 30 ist auf der Zuführung 15B gebildet. Die Isolationsschicht 30 ist in Zuordnung zu dem Bereich vorgesehen, über den sich die Bonddrähte 18A erstrecken. Bei dieser Ausführungsform ist die Isolierschicht 30 in dem Abschnitt der Zuführung 15B vorgesehen, der dem Chip 11 gegenüberliegt, und sie schließt die Vorsprünge aus.
Wie in Fig. 9B gezeigt, dient eine Klebeschicht 31 zum Ankleben des Chips 11 an das Bett 12.
In dieser Einrichtung ist die Bondlänge des Drahts 18A länger als diejenige des Drahts 18B. Bei dem Drahtbonden nimmt mit zunehmender Drahtbondlänge die Streifenhöhe HA und HB allmählich ab. Je niedriger die Schleifenhöhen HA und HB sind, umso größer ist die Möglichkeit, daß sich die Drähte im Zeitpunkt des Vergießens mit dem Gießharz bewegen, so daß die Drähte die Zuführungen kontaktieren können. Diese Möglichkeit würde insbesondere bei Einrichtung zunehmen, die so entworfen sind, daß sie einen engen Abstand zwischen Zuführungen aufweisen, oder engere Abstände zwischen Anschlußflächen, damit die Zahl der Pins bei gleichzeitiger Unterbindung einer Zunahme der Gehäusegröße erhöht ist. Ist die Einrichtung von diesem Typ, so ist die Schleifenhöhe HA des Drahts 18A niedriger als die Schleifenhöhe HB des Drahts 18B, wodurch die Möglichkeit erhöht ist, daß der Draht 18A die Zuführung 15B kontaktiert.
Bei einer Einrichtung mit der Isolationsschicht 30 auf der Zuführung 15B, wie in den Fig. 9A und 9B gezeigt, wird durch das Vorliegen der Isolationsschicht 30 auf der Zuführung 15B selbst in dem Fall, in dem der Draht 18A durch das Gießharz so bewegt wird, daß er die Zuführung 15B kontaktiert, ein Kurzschluß zwischen dem Draht 18A und der Zuführung 15B vermieden.
Die in Fig. 9A und 9B gezeigte Isolationsschicht 30 wird durch Beschichtung eines Isoliermaterial auf die Zuführung 15B vor dem Drahtbonden oder Kleben eines Isolierbands hierauf gebildet. Nach der Aufnahme in das Gehäuse ist deshalb die Isolationsschicht 30 aus einem Isolationsmaterial, das sich von dem Gießharz 17 unterscheidet, auf der Zuführung 15B angeordnet, wie in Fig. 10 gezeigt.
Eine sechste Ausführungsform dieser Erfindung wird nachfolgend beschrieben.
Die Fig. 11A und 11B zeigen eine Halbleitereinrichtung gemäß der sechsten Ausführungsform dieser Erfindung, und die Fig. 11A zeigt eine Draufsicht zum Darstellen des Hauptabschnitts in Vergrößerung, und die Fig. 11B zeigt einen Querschnitt entlang der in Fig. 11A gezeigten Linie 11B-11B.
Wie in den Fig. 11A und 11B gezeigt, ist die Zuführung 15B, die zwischen der äußersten Zuführung 15A und dem Chip 11 angeordnet ist, mit Ausnahme der Vorsprünge, nach unten weg von den Bonddrähten 18A und 18B verschoben. Demnach ist die Zuführung 15B mit Ausnahme der Vorsprünge niedriger positioniert als die Oberfläche des Bondbereichs 19, der auf diesem Vorsprung gebildet ist.
Bei der Halbleitereinrichtung mit der obigen Struktur läßt sich aufgrund der Tatsache, daß die Zuführung 15B mit Ausnahme der Vorsprünge von den Drähten 18A und 18B weg plaziert ist, die Schleifenhöhe HA des Drahts 18A erhöhen. Die Möglichkeit, daß der Draht 18A die Zuführung 15B kontaktiert, läßt sich wie bei der fünften Ausführungsform reduzieren. Demnach ist es möglich, das Auftreten eines Kurzschlusses durch Kontakt des Drahts 18A mit der Zuführung 15B zu vermeiden.
Die Zuführung 15B mit einer wie in Fig. 11A und 11B gezeigten Form läßt sich durch Absenken der Zuführung 15B bilden, und zwar zur gleichen Zeit wie das Bett 12 während des Absenkschritts für das Bett 12, der durchgeführt wird, damit das Gehäuse so dünn wie möglich wird.
Eine siebte Ausführungsform dieser Erfindung wird nachfolgend beschrieben.
Die Fig. 12A und 12B zeigen eine Halbleitereinrichtung gemäß der siebten Ausführungsform dieser Erfindung, und die Fig. 12A zeigt eine Draufsicht zum Darstellen der Hauptabschnitte in Vergrößerung, und die Fig. 12B zeigt einen Querschnitt entlang der in Fig. 12A gezeigten Linie 12B-12B.
Wie in den Fig. 12A und 12B gezeigt, entspricht die Einrichtung gemäß der siebten Ausführungsform derjenigen, die in Fig. 11A und 11B gezeigt ist. Der Unterschied besteht darin, daß die Oberflächenposition der Zuführung 15B ausschließlich der Vorsprünge zwischen der Oberflächenposition der Zuführung 15A und der Oberflächenposition des Betts 15 zu liegen kommt. Die Fig. 12B zeigt eine gerade Linie 41 zum Darstellen der Oberflächenposition der Zuführung 15A. Die Distanz von der Linie 41 zu der Oberflächenposition der Zuführung 15B ausschließlich der Vorsprünge beträgt Δt1, und die Distanz zwischen der Linie 41 und der Oberflächenposition des Betts 12 beträgt Δt2. Die Distanz Δt1 ist kürzer als Δt2.
Die Einrichtung mit der oben erläuterten Struktur ermöglicht zu vermeiden, daß die Zuführung 15B stark deformiert oder gebrochen wird, und somit kann ein Kurzschluß zwischen der Zuführung 15B und den Drähten 18A und 18B vermieden werden.
Die Zuführung 15B wird nicht auf dem Rahmen in Richtung entlang der in Fig. 12A gezeigten Linie 12B-12B gehalten. Die bereits erörterte Fig. 1 zeigt die Details. Es sei angenommen, daß die Zuführung 15B zu derselben Zeit wie das Bett 12 unter Einsatz eines derartigen Zufuhrrahmens abgesenkt wird. Ist der Umfang der Absenkung des Betts 12 größer als derjenige der Zuführung 15B, so liegt für die Zuführung 15B keine Unterstützung entlang der Linie 12B-12B zum Zeitpunkt des Pressens vor, und sie wird zu dem Bett 12 gezogen. Diese Spannung deformiert die Zuführung erheblich, was ein Einschnüren oder Brechen der Zuführung 15B im schlimmsten Fall bewirkt.
Ein Verfahren zum Herstellen einer Halbleitereinrichtung gemäß der siebten Ausführungsform wird nun beschrieben.
Die Fig. 13A bis 13C zeigen Querschnittsansichten während der Herstellung der Halbleitereinrichtung gemäß der siebten Ausführungsform.
Die Fig. 13A zeigt einen Zuführrahmen vor dem Absenken.
Der in Fig. 13A gezeigte Zuführrahmen wird mit einer oberen Form 43 mit einem Stempel 42 zum Pressen des Betts 12 und der Zuführung 15B mit Ausnahme der Vorsprünge gepreßt, sowie einer unteren Form 45 mit einem Stempel 44 zum Anheben lediglich der Zuführung 15A mit Ausnahme der Vorsprünge und der Vorsprünge der Zuführung 15B, wie in Fig. 13B gezeigt.
Anschließend wird mit veränderter Preßform der Zuführrahmen erneut mit einer oberen Form 47 mit einem Stempel 46 gepreßt, zum weiteren Pressen lediglich des Betts 12, sowie mit einer unteren Form 49 mit einem Stempel 48 zum Anheben lediglich der Zuführung 15A einschließlich der Vorsprünge und der Vorsprünge der Zuführung 15B.
Da das Pressen der Zuführrahmens in zwei Schritte getrennt ist, d. h. einen ersten Schritt mit einem geringen Preßumfang gefolgt von einem zweiten Schritt mit einem größeren Preßumfang zum Pressen lediglich des Betts 12, ist es möglich, eine erhebliche Deformation oder ein Brechen der Zuführung 15B zu vermeiden.
Eine achte Ausführungsform dieser Erfindung wird nachfolgend beschrieben.
Fig. 14A und 14B zeigt eine Halbleitereinrichtung gemäß der achten Ausführungsform dieser Erfindung, und die Fig. 14A zeigt eine Draufsicht zum Darstellen der wesentlichen Abschnitte in Vergrößerung, und die Fig. 14B zeigt einen Querschnitt entlang der in Fig. 14A gezeigten Linie 14B-14B.
Wie in den Fig. 14A und 14B gezeigt, ist die Einrichtung gemäß der achten Ausführungsform für denselben Zweck entworfen, wie die Einrichtungen gemäß der fünften und siebten Ausführungsformen, d. h. zum Vermeiden eines Kurzschlusses zwischen der Zuführung 15B und den Drähten 18A und 18B.
Wie in den Fig. 14A und 14B gezeigt, wird die Oberfläche der Zuführung 15B mit Ausnahme der Vorsprünge von den Drähten 18A und 18B wegführend ausgeätzt.
Da der Abschnitt der Zuführung 15B mit Ausnahme der Vorsprünge gegenüber den Drähten 18A und 18B versetzt ist, läßt sich mit der Einrichtung dieser Struktur - wie bei der vierten Ausführungsform - der Kurzschluß zwischen dem Draht 18A und der Zuführung 15B vermeiden.
Ein Verfahren zum Herstellen einer Halbleitereinrichtung gemäß der achten Ausführungsform wird nun beschrieben.
Die Fig. 15A zeigt eine Draufsicht während der Herstellung der Halbleitereinrichtung gemäß der achten Ausführungsform, und die Fig. 15B zeigt eine Querschnittsansicht entlang der in Fig. 15 gezeigten Linie 15B-15B. Die Fig. 16 zeigt einen Querschnitt während der Herstellung der Halbleitereinrichtung gemäß der achten Ausführungsform.
Zunächst wird ein Maskierungsband mit einer Öffnung 51 gemäß dem Abschnitt der Zuführung 15B mit Ausnahme der Vorsprünge an der oberen Oberfläche des Zuführrahmens angebracht. Anschließend wird eine Ätzflüssigkeit 53 gesprüht, wie in Fig. 16 gezeigt. Die Ätzflüssigkeit 53 erreicht die Oberfläche der Zuführung 15B durch die Öffnung 51, so daß lediglich die obere Oberfläche der Zuführung 15B mit Ausnahme der Vorsprünge geätzt wird. Durch dieses Verfahren wird der in Fig. 14A und 14B gezeigte Zuführrahmen gebildet.
Eine neunte Ausführungsform dieser Erfindung wird nachfolgend beschrieben.
Die Fig. 17A und 17B zeigen eine Halbleitereinrichtung gemäß der neunten Ausführungsform dieser Erfindung, und die Fig. 17A zeigt eine Draufsicht zum Darstellen der Hauptabschnitte in Vergrößerung, und die Fig. 17B zeigt eine Querschnittsansicht entlang der in Fig. 17A gezeigten Linie 17B-17B.
Bei den Halbleitereinrichtungen gemäß der ersten bis achten Ausführungsform weisen die Zuführungen 15A und 15B jeweils eine Serie von Vertiefungen und Vorsprüngen auf, und die Zuführungen 15A und 15B sind benachbart zueinander derart angeordnet, daß die Vertiefungen und Vorsprünge der Zuführleitung 15A in Interdigitation zu den Vorsprüngen und Vertiefungen der Zuführung 15B vorliegen.
Bei der Halbleitereinrichtung mit einer solchen Struktur, lassen sich die Verbindungspositionen zwischen den Bondbereichen 19 und den Drähten 18A und 18B entlang einer imaginären Linie 32 festlegen, wie in den Fig. 17A und 17B gezeigt.
Werden die Verbindungspositionen entlang der einzigen imaginären Linie 32 festgelegt, so weisen die Drähte eine nahezu einheitliche Bondlänge auf. Die einheitliche Bondlänge reduziert jedewede Schwankung bei den Schleifenhöhen HA und HB der Drähte, wodurch die Möglichkeit herabgesetzt ist, daß eine Verbindung des Drahtes 18A mit der Zuführung 15A unter Kontaktierung der Zuführung 15B entsteht. Wie bei der vierten bis achten Ausführungsform läßt sich mit der neunten Ausführungsform der Kurzschluß des Drahts 18A und der Zuführung 15B vermeiden.
Die Verbindung der in Fig. 17A und 17B gezeigten Drähte 18A und 18B läßt sich bei jeder der Halbleitereinrichtungen gemäß der ersten bis achten Ausführungsform erzielen.
Eine zehnte Ausführungsform dieser Erfindung wird nachfolgend beschrieben.
Die Fig. 18A und 18B zeigt eine Halbleitereinrichtung gemäß der zehnten Ausführungsform dieser Erfindung, und die Fig. 18A zeigt eine Draufsicht zum Darstellen der wesentlichen Abschnitte in Vergrößerung, und die Fig. 18B zeigt einen Querschnitt entlang der in Fig. 18A gezeigten Linie 18B-18B.
Die erste Zuführung 15A und die zweite Zuführung 15B der Einrichtung weisen eine Serie von Vertiefungen und Vorsprüngen auf. Soweit nicht das im Abschnitt der neunten Ausführungsform (vgl. Fig. 17A und 17B) erläuterte System positiv eingesetzt wird, würden die Bondpositionen des Drahts 18A gegenüber der Bondposition des Drahts 18B verschoben, so daß sich die Länge des Drahts 18A von derjenigen des Drahts 18B unterscheiden würde.
Bei der Einrichtung gemäß der zehnten Ausführungsform weisen die Drähte 18A und 18B nahezu dieselbe Länge unter Einsatz eines Unterschiedlichen Systems im Vergleich zu dem der neunten Ausführungsform auf.
Die Positionen, bei denen die Anschlußflächen für hohes Potential 2-1 bis 2-3 an dem Chip 11 vorliegen, sind gegenüber denjenigen Positionen verschoben, bei denen die Anschlußflächen für niedriges Potential 3-1 bis 3-3 gebildet sind, wie in Fig. 18A und 18B gezeigt. Die vorgenannten Anschlußflächen sind von den letztgenannten Anschlußflächen nach Fig. 18A um eine Distanz D getrennt.
Die Drähte 18A und 18B weisen nahezu dieselbe Länge durch Verschiebung der Bondpositionen an der Chipseite auf, d. h. durch Verschieben der Positionen der Anschlußflächen für hohes Potential gegenüber den Positionen der Anschlußflächen für niedriges Potential.
Eine elfte Ausführungsform dieser Erfindung wird nachfolgend beschrieben.
Die Fig. 19 zeigt eine Draufsicht auf eine Halbleitereinrichtung gemäß der elften Ausführungsform.
Wie in Fig. 19 gezeigt, können mehrere Drähte 18A an einem Vorsprung der Zuführung 15A angeschlossen sein, und mehrere Drähte 18B können an einem Vorrichtung der Zuführung 15B angeschlossen sein. In diesem Fall sind die Stromzuführanschlußflächen 2-1 bis 2-4 für hohes Potential und die Stromzuführanschlußflächen 3-1 bis 3-4 für niedriges Potential bei dem Chip 11 kollektiv ausgebildet, und nicht alternierend.
Die Fig. 20 zeigt eine Draufsicht einer Halbleitereinrichtung gemäß einer zwölften Ausführungsform dieser Erfindung.
Die Einrichtung der zwölften Ausführungsform betrifft ein Beispiel für den Einsatz eines Zuführrahmens.
Wenn eine Halbleitereinrichtung eine aneinandergrenzende Zuführung 15A und 15B sowie eine aneinandergrenzende Zuführung 15C und 15D aufweist, wie in Fig. 20 gezeigt, so können die Drähte 18 nicht geeignet angeschlossen werden.
Beispielsweise kann dies auftreten, wenn lediglich die Stromzuführanschlüsse 2-1 bis 2-4 für hohes Potential an einem Rand des Chips 11 angeordnet sind, und lediglich die Stromzuführanschlüsse 3-1 bis 3-4 für niedriges Potential an dem entgegengesetzten Rand angeordnet sind.
In diesem Fall sollten diejenigen Zuführungen, die nicht eingesetzt werden - in diesem Beispiel die Zuführungen 15A bis 15D - nicht angeschlossen bleiben (N. C.)
Die Fig. 21 zeigt eine Draufsicht einer Halbleitereinrichtung gemäß einer dreizehnten Ausführungsform dieser Erfindung.
Die Einrichtung betrifft ein anderes Beispiel eines befestigbaren IC-Chips.
Der zu montierende Chip kann ein Mikrocomputerchip 60 sein, mit einer CPU, einer Logikeinheit und einem integrierten Speicher, wie in Fig. 21 gezeigt. In dem Mikrocomputer 60 sind Stromzuführungen jeweils mit den Schaltungsblöcken verbunden.
Die Fig. 22 zeigt eine Draufsicht einer Halbleitereinrichtung gemäß der vierzehnten Ausführungsform der vorliegenden Erfindung, die einen IC-Chip 11 betrifft.
Der IC-Chip 11 ist eine dynamische RAM-Einheit (im folgenden als "RDRAM" bezeichnet). Wie in Fig. 22 gezeigt, enthält der RDRAM-Chip 11 drei Hauptschaltungsteile. Der erste Hauptschaltungsteil ist ein Speicherkernteil, der dieselbe Struktur wie ein gewöhnlicher DRAM aufweist. Der zweite Hauptschaltungsteil ist ein Neben/Slave-(Schnittstellen)- Logikteil, der als mit dem Speicherkernteil verbundene Schnittstelle funktioniert. Der RDRAM-Chip 11 unterscheidet sich von einem gewöhnlichen DRAM dahingehend, daß er einen Nebenlogikteil aufweist.
Der Speicherkernteil, d. h. der erste Hauptschaltungsteil, enthält mehrere Speicherblöcke (in Fig. 22 sind neun Blöcke gezeigt). Jeder Speicherblock enthält zwei Speicherzellfelder (in Fig. 22 sind 18 Felder gezeigt), sowie zwei Zeilendecoder (RD), jeweils vorgesehen für ein Speicherzellenfeld, zwei Leseverstärker (S/Amp), jeweils eingesetzt für ein Speicherzellenfeld, sowie einen Spaltendecoder (C/C) der für Speicherzellenfelder vorgesehen ist. Der Speicherkernteil enthält ferner einen Speicherperipherieschaltkreis mit einem Zeilenschaltkreis, einem Spaltenschaltkreis und einem Steuerschaltkreis. Der Zeilenschaltkreis enthält Zeilenadressen-Signalpuffer. Der Spaltenschaltkreis enthält Spaltenadreß-Signalpuffer. Der Steuerschaltkreis enthält Eingabe- und Ausgabe-(I/O)-Puffer, eine Zählerschaltung, eine Datenregenerierschaltung und dergleichen.
Der Nebenlogikteil, d. h. der zweite Hauptschaltungsteil, enthält Schnittstellen-(I/F)-Schaltungen, die jeweils für einen Speicherblock vorgesehen ist, Taktschaltungen sowie eine Steuer-(CONT)-Schaltung zum Steuern des Betriebsablaufs bei den Schnittstellenschaltungen.
Der RDRAM-Chip 11 enthält Stromversorgungen von dem in Fig. 2 gezeigten Typ, die für jeden der in dem Speicherkernteil vorgesehenen sind, sowie eine unabhängige Stromversorgung, die für den Nebenlogikteil vorgesehen ist. Der RDRAM-Chip 11 enthält einen Zuführrahmen von dem in Fig. 1 gezeigten Typ. Mit diesen Stromzuführungen und dem Zuführrahmen tritt bei dem RDRAM kaum ein Fehler auf, und er weist eine geringe Zahl von Pins auf, und er läßt sich in der Form mit einem kleinen Gehäuse herstellen.
Die Fig. 22 zeigt auch einen anderen Typ eines Stromversorgungssystems. Insbesondere weist der Speicherkernteil eine VCC-Stromzuführschiene 4-1 auf, sowie eine VSS-Stromzuführschiene 5-1 auf, anders als die Ausbildung mit einer Stromversorgung für einen Speicherblock. Jede der Anschlußflächen sind mit der Stromzuführschiene 4-1 verbunden, und mehrere Anschlußflächen sind mit der Stromversorgung 5-1 verbunden. Die Stromzuführschiene 4-1 ist deshalb elektrisch bei allen Teilen mit den VCC-Zuführungen und VSS-Zuführungen verbunden. In ähnlicher Weise ist die Stromzuführschiene 4-1 deshalb elektrisch mit allen Teilen mit den VCC-Zuführungen und den VSS-Zuführungen verbunden. Potentialschwankungen lassen sich hierdurch in beiden Stromzuführschienen 4-1 und 5-1 vermeiden, wie bei Chips, bei denen eine Stromversorgung für einen Speicherblock vorgesehen ist.
Bei dem in Fig. 22 gezeigten RDRAM sind die Anschlußflächen 2-5 bis 2-7 mit einer Stromzuführschiene 4-2 verbunden, und Anschlußflächen 3-5 bis 3-7 sind mit einer Stromzuführschiene 5-2 verbunden --, und diese sind in der Nähe eines Takt- und Steuerschaltkreises konzentriert. Der Takt- und Steuerschaltkreis steuert einen hochschnellen Datentransfer, der beispielsweise mit einer Rate von 500 Megabyte pro Sekunde durchgeführt wird, und oft treten Fehler auf, selbst wenn sich das Stromversorgungspotetial lediglich geringfügig verändert. Obgleich der Takt- und Steuerschaltkreis elektrisch sehr sensitiv ist, tritt kaum ein Fehler auf, da die VCC-Zuführungen und VSS-Zuführungen mit den Stromzuführschienen 4-2 und 5-2 verbunden sind, die in der Nähe dieses elektrisch empfindlichen Schaltkreises konzentriert sind.
Gemäß den Halbleitereinrichtungen der oben beschriebenen Ausführungsformen sind Stromversorgungen getrennt für die jeweiligen Schaltungsblöcke vorgesehen, wodurch eine äquivalente Schaltung mit einem einzigen Schaltungsblock erzielt wird, der in Serie zwischen Stromzuführungen angeschlossen ist. Hierdurch wird das übliche Problem des sich verändernden Gesamtwiderstands aufgrund der Parallelschaltung überwunden, wodurch eine Schwankung der Zuführungspannung zum Reduzieren der Möglichkeit des Auftretens einer Fehlfunktion unterdrückt wird. Demnach weist der IC-Chip geringere Fehlfunktionen und eine verbesserte Zuverlässigkeit auf.
Ferner weisen die Zuführungen, die von mehreren Schaltungsblöcken gemeinsam geteilt werden und parallel zueinander verlaufen, z. B. die Zuführungen 15A und 15B, jeweils eine Serie von Vertiefungen und Vorsprüngen auf, derart, daß die Vertiefungen und Vorsprünge der vorgenannten Zuführung in Interdigitation zu den Vorsprüngen und Vertiefungen der letztgenannten Zuführung vorliegen. Der Bondbereich 19 ist bei jedem Vorsprung vorgesehen. Mit dieser Struktur läßt sich der planare Bereich für die Bondbereiche stärker reduzieren, als bei parallelem Verlauf der beiden Zuführungen in einer Breite über die gesamte Länge. Diese Struktur kann zum Reduzieren der Gehäusegröße beitragen.
Zum Beispiel wird durch die Ausbildung der Isolationsschicht 30 auf der Zuführung 15B, die parallel zu der Zuführung 15A verläuft und benachbart zu dem Chip 11 vorliegt, wie bei der in den Fig. 9A bis 9C gezeigten Einrichtung, vermeiden, daß ein Kontakt zwischen dem der Zuführung 15A gebondeten Draht und der Zuführung 15B auftritt, wodurch eine verbesserte Zuverlässigkeit erzielt wird. Ferner läßt sich ebenfalls die Ausbeute verbessern.
Durch Anordnung der oberen Oberfläche der Zuführung 15B mit Ausnahme der Vorsprünge unterhalb der oberen Oberfläche der Vorsprünge (Bondbereiche) 19, wie bei den in den Fig. 11 bis 16 gezeigten Einrichtungen, läßt sich ein Kontakt zwischen dem an die Zuführung 15A gebondeten Draht 18A und der Zuführung 15B vermeiden, wodurch eine verbesserte Zuverlässigkeit erzielt wird. Ferner läßt sich ebenfalls die Ausbeute verbessern.
Durch Einsatz des Zuführrahmens wie bei der in Fig. 17A und 17B gezeigten Einrichtung lassen sich die Bondpositionen nahezu entlang einer einzigen imaginären Linie 32 festlegen. Sind die Bondpositionen entlang einer einzigen imaginären Linie 32 festgelegt und die Bondpositionen der Zuführungen 15A und 15B zueinander abgestimmt, so lassen sich die Schleifenhöhen der Drähte 18 nahezu gleich ausbilden, wodurch ein unnötiger Drahtkontakt zu den Zuführungen vermieden wird. Somit ist die Zuverlässigkeit wie bei der vierten und fünften Ausführungsform verbessert. Die Ausbeute läßt sich ebenso verbessern. Ferner weisen die Drähte 18A und 18B nahezu dieselbe Länge auf, so daß sich die Herstellung einfach und wirksam erzielen läßt. Die einheitliche Länge der Drähte 18A und 18B kann durch Verschieben der Anschlußpositionen an dem Chip erzielt werden, wie bei den in Fig. 18A und 18B gezeigten Einrichtungen.
In dem IC-Chip können mehrere Schaltblöcke mit festgelegten Funktionen vorgesehen sein, sowie Stromzuführanschlußflächen für ein hohes Potential und Stromzuführanschlußflächen für ein niedriges Potential. Die Stromzuführanschlußflächen können zum individuellen Zuführen unterschiedlicher Potentiale an ausgewählte Speicherschaltblöcke bei den mehreren Speicherschaltblöcken dienen. Eine der Stromzuführanschlußflächen für hohes Potential kann elektrisch mit dem ersten Zuführelement durch das erste Verbindungselement verbunden sein, und die andere Anschlußfläche kann mit dem ersten Zuführelement durch das dritte Verbindungselement verbunden sein. Entsprechend kann eine der Stromzuführanschlußflächen für niedriges Potential elektrisch mit dem zweiten Zuführelement durch das zweite Verbindungselement verbunden sein, und die andere Anschlußfläche kann mit dem zweiten Zuführelement durch das vierte Verbindungselement verbunden sein.
Diese Struktur ermöglicht das unabhängige Zuführen der Betriebsversorgungsspannungen an ausgewählte Speicherschaltungsblöcke. Demnach überlagert sich Rauschen aufgrund einer Veränderung der Impedanz der anderen Speicherschaltungsblöcke nicht auf die Versorgungsspannungen, so daß ein hochzuverlässiges IC-Chip mit kaum auftretender Fehlfunktion in der Halbleitereinrichtung enthalten sein kann.
Bei einer anderen Ausführungsform erstreckt sich zumindest das zweite Verbindungselement über das erste Zuführelement zum elektrischen Verbinden des zweiten Zuführelementes mit der zweiten Anschlußfläche. Ein Isolierelement ist mindestens auf einem Abschnitt des ersten Zuführelements vorgesehen, der unterhalb des zweiten Verbindungselements vorliegt.
Da das Isolationselement bei dem Abschnitt vorgesehen ist, bei dem das zweite Verbindungselement das erste Zuführelement kreuzt, tritt ein Kurzschluß zwischen dem zweiten Verbindungselement und dem ersten Zuführelement nicht leicht auf. Dies reduziert die Möglichkeit eines Kurzschlusses bei den inneren Zuführabschnitten.
Gemäß einem anderen Aspekt ist die Position der oberen Oberfläche des zweiten Zuführelements mit Ausnahme des Vorsprungs gegenüber der Position der oberen Oberfläche des ersten Zuführelements verschoben, und zwar weg von dem ersten Verbindungselement.
Da die Distanz zwischen dem zweiten Verbindungselement und dem ersten Zuführelement groß ist, tritt zwischen dem zweiten Verbindungselement und dem ersten Zuführelement nicht einfach ein wechselseitiger Kontakt auf. Das Auftreten eines Kurzschlusses bei den inneren Zuführabschnitten läßt sich demnach reduzieren.
Bei einer weiteren Ausführungsform weisen das erste und zweite Zuführelement jeweils fortlaufend eine Vertiefung und einen Vorsprung auf, und sie sind benachbart zueinander derart angeordnet, daß die Vertiefung und der Vorsprung des ersten Zuführelements jeweils so in Eingriff mit den Vorsprüngen und Vertiefungen des zweiten Zuführelements stehen, daß das erste Verbindungselement elektrisch mit dem Vorsprung des zweiten Zuführelements verbunden ist und daß das zweite Verbindungselement elektrisch mit dem Vorsprung des zweiten Zuführelements verbunden ist. Zumindest das zweite Verbindungselement erstreckt sich über das erste Zuführelement zum elektrischen Verbinden des zweiten Zuführelements mit der zweiten Anschlußfläche. Der Verbindungspunkt zwischen dem Vorsprung des ersten Zuführelements und des ersten Verbindungselements und der Verbindungspunkt zwischen dem Vorsprung des zweiten Zuführelements und des zweiten Verbindungselements sind entlang einer imaginären geraden Linie positioniert.
Mit dieser Struktur weisen die ersten und zweiten Verbindungselemente nahezu dieselbe Länge auf, wodurch nahezu derselbe Schleifendurchmesser gewährleistet ist. Da die Schleifendurchmesser nahezu gleich zueinander sind, weisen die Schleifen dieselbe Höhe auf. Im Ergebnis nimmt die Distanz zwischen dem zweiten Verbindungselement und dem ersten Verbindungselement zu, wodurch es schwierig ist, daß ein Kurzschluß zwischen dem zweiten Zuführelement und dem ersten Zuführelement auftritt. Das Auftreten des · Kurzschlusses bei den inneren Zuführabschnitten läßt sich demnach reduzieren.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsformen begrenzt.
Anstelle des Einsatzes eines Gießharzes zum Versiegeln des Chips 11 läßt sich ein keramisches Gehäuse einsetzen.
Zusammenfassend wird im Rahmen dieser Erfindung eine Halbleitereinrichtung geschaffen, bei der die Pinzahl nicht unnötig erhöht ist, die sich in einem kleinen Gehäuse aufnehmen läßt und die einen hochzuverlässigen Halbleiterchip mit kaum auftretender Fehlfunktion enthält.

Claims

1. Halbleitereinrichtung, enthaltend:

einen Halbleiterchip (11) mit mehreren Seiten und enthaltend zumindest eine erste, zweite, dritte und vierte Anschlußfläche (3-1, 2-1, 3-2, 2-2) als äußere Elektroden;

ein erstes Zuführelement (15B) mit einem Abschnitt, der bei einer der mehreren Seiten angeordnet ist und sich im wesentlichen parallel hierzu estreckt;

ein zweites Zuführelement (15A) mit einem Abschnitt, der benachbart zu dem Abschnitt des ersten Zuführelements (15B) angeordnet ist;

ein erstes Verbindungselement (18B) zum elektrischen Verbinden des ersten Zuführelements (15B) mit der ersten Anschlußfläche (3-1);

ein zweites Verbindungselement (18-A) zum elektrischen Verbinden des zweiten Zuführelements (15A) mit der zweiten Anschlußfläche (2-1);

ein drittes Verbindungselement (18B) zum elektrischen Verbinden des ersten Zuführelements (15B) mit der dritten Anschlußfläche (3-2); und

ein viertes Verbindungselement (18A) zum elektrischen Verbinden des zweiten Zuführelements (15A) mit der vierten Anschlußfläche (2-2), dadurch gekennzeichnet, daß das erste und zweite Zuführelement (15A, 15B) jeweils mehrere abwechselne breitere Abschnitte und engere Abschnitte aufweist, derart, daß die jeweils breiteren Abschnitte Vorsprungsabschnitte (19) bilden und daß die Vertiefungen zwischen benachbarten Vorsprungabschnitten (19) definiert sind, daß das erste und dritte Verbindungselement (18B) elektrisch mit mindestens einem Vorsprungabschnitt des ersten Zuführelements (15B) verbunden ist und daß das zweite und vierte Verbindungselement (18A) elektrsich mit mindestens einem Vorsprungabschnitt des zweiten Zuführelements (15A) verbunden ist; und daß das erste und zweite Zuführelement (15A, 15B) benachbart zueinander derart angeordnet sind, daß die Vertiefungen und Vorsprungabschnitte (19) des ersten Zuführelements (15B) jeweils in Interdigitation zu den Vorsprungabschnitten (19) und der Vertiefungen des zweiten Zuführelements (15A) vorliegen.

2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste und dritte Verbindungselement (18B) elektrisch mit den zugeordneten Vorsprüngen (19) des ersten Zuführelements (15B) verbunden sind und daß das zweite und vierte Verbindungselement (18A) elektrisch mit den zugeordneten Vorsprüngen (19) des zweiten Zuführelements (15A) verbunden sind.

3. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das erste und dritte Verbindungselement (18A) elektrisch mit einem Vorsprung (19) des ersten Zuführelements (15B) verbunden sind und daß das zweite und vierte Verbindungselement elektrisch mit einem Vorsprung (19) des zweiten Zuführelements (15A) verbunden sind.

4. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß sich zumindest das zweite Verbindungselement (18A) über das erste Zuführelement (15B) zum elektrischen Verbinden des zweiten Zuführelements (15A) an die zweite Anschlußfläche (2-1) erstreckt.

5. Halbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß es ferner ein Isolationselement (30) enthält, das zumindest auf einem Abschnitt des ersten Zuführelements (15B) vorgesehen ist, über den sich das zweite Verbindungselement (18A) erstreckt.

6. Halbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Position der oberen Oberfläche des ersten Zuführelements (15B), über die sich das zweite Verbindungselement (18A) erstreckt, gegenüber der Ebene der oberen Oberfläche des zweiten Zuführelements (15A) versetzt ist, und zwar weg von dem zweiten Verbindungselement (18A).

7. Halbleitereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die Verbindungspunkte zwischen den Vorsprüngen (19) des ersten Zuführelements (15B) und den ersten und dritten Verbindungselementen (18B) und die Verbindungspunkte zwischen den Vorsprüngen (19) des zweiten Zuführelements (15A) und den zweiten und vierten Verbindungselementen (18A) entlang einer imaginären geraden Linie (32) positioniert sind.

8. Halbleitereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste, zweite, dritte und vierte Anschlußfläche (3-1, 2-1, 3-2, 2-2) Stromzuführanschlußflächen sind.

9. Halbleitereinrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die erste und dritte Anschlußfläche (3-1, 3-2) Stromzuführanschlußflächen für niedriges Potential sind, die mit einem niedrigen Potential (VSS) versorgt werden, und daß die zweite und vierte Anschlußfläche (2-1, 2-2) Stromzuführanschlußflächen für ein hohes Potential sind, denen ein hohes Potential (VC) zugeführt wird.

10. Halbleitereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die erste, zweite, dritte und vierte Anschlußfläche (3-1, 2-1, 3-2, 2-2) entlang einer der mehreren Seiten des Chips (11) angeordnet sind.

11. Halbleitereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die erste, zweite, dritte und vierte Anschlußfläche (3-1, 2-1, 3-2, 2-2) entlang einer der mehreren Seiten des Chips (11) angeordnet sind, und daß die Stromzuführanschlüsse (2-1, 2-2) für hohes Potential und die Stromzuführanschlüsse (3-1, 3-2) alternierend angeordnet sind.

12. Halbleitereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die erste, zweite, dritte und vierte Anschlußfläche (3-1, 2-1, 3-2, 2-2) entlang einer der mehreren Seiten des Chips (11) angeordnet sind, und daß die Stromzuführanschlüsse (2-1, 2-2) für hohes Potential und die Stromzuführanschlüsse (3-1, 3-2) für niedriges Potential gemeinsam in getrennten Bereichen angeordnet sind.

13. Halbleitereinrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die erste, zweite, dritte und vierte Anschlußfläche (3-1, 2-1, 3-2, 2-2) entlang einer der mehreren Seiten des Chips (11) angeordnet sind, und daß die Stromzuführanschlüsse (2-1, 2-2) für hohes Potential und die Anschlußflächen für niedriges Potential (3-1, 3- 2) versetzt sind.

14. Halbleitereinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die erste, zweite, dritte und vierte Anschlußfläche (3-1, 2-1, 3-2, 2-2) entlang von zwei der mehreren Seiten des Chips (11) angeordnet sind, und daß die Stromzuführanschlüsse (2-1, 2-2) für hohes Potential entlang einer der beiden Seiten angeordnet sind und daß die Stromzuführanschlüsse (3-1, 3-2) für niedriges Potential entlang der anderen der beiden Seiten angeordnet sind.

15. Halbleitereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Halbleiterchip (11) ein integrierter Schaltungschip ist.

16. Halbleitereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß der integrierte Schaltungschip (11) mehrere Schaltungsblöcke (MB, CPU, RAM, ROM, LOGIC GATE) mit vorbestimmten Funktionen enthält.

17. Halbleitereinrichtung nach Anspruch 16, rückbezogen auf Anspruch 9, dadurch gekennzeichnet, daß die erste und zweite Anschlußfläche (2-1, 3-1) elektrisch mit einem der mehreren Schaltungsblöcke verbunden sind, und daß die dritte und vierte Anschlußfläche (2-2, 3-2) elektrisch mit den anderen der mehreren Schaltungsblöcken verbunden sind.

18. Halbleitereinrichtung nach Anspruch 17, dadurch gekennzeichnet, daß die mehreren Schaltungsblöcke Speicherschaltungsblöcke (MB) sind.

19. Halbleitereinrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die Speicherschaltungsblöcke (MB) Speicherschaltungsblöcke vom dynamischen Typ sind.

20. Halbleitereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß es ferner eine Gehäusevorrichtung (71) zum Aufnehmen mindestens des Chips (11) und der Isolierung des Chips (11) gegenüber der Außenseite enthält.

21. Halbleitereinrichtung nach Anspruch 20, dadurch gekennzeichnet, daß ein Teil des ersten Zuführelements (15B) und ein Teil des zweiten Zuführelements (15A) aus der Gehäusevorrichtung (17) in derselben Richtung herausgeführt sind.

22. Halbleitereinrichtung nach Anspruch 20, dadurch gekennzeichnet, daß ein Teil des ersten Zuführelements (15B) und ein Teil des zweiten Zuführelements (15A) aus der Gehäusevorrichtung (17) in entgegengesetzten Richtungen herausgeführt sind.

23. Halbleitereinrichtung nach Anspruch 20, 21 oder 22, dadurch gekennzeichnet, daß die Gehäusevorrichtung (17) aus einem Gießharz besteht.

24. Halbleitereinrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das erste Zuführelement (15B) und das zweite Zuführelement (15A) auf einer gemeinsamen Ebene positioniert sind.

25. Halbleitereinrichtung nach Anspruch 24, dadurch gekennzeichnet, daß das erste Zuführelement (15B) und das zweite Zuführelement (15A) aus einem einzigen Zuführrahmen hergestellt sind.