TWI447825B - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof Download PDF

Info

Publication number
TWI447825B
TWI447825B TW100101797A TW100101797A TWI447825B TW I447825 B TWI447825 B TW I447825B TW 100101797 A TW100101797 A TW 100101797A TW 100101797 A TW100101797 A TW 100101797A TW I447825 B TWI447825 B TW I447825B
Authority
TW
Taiwan
Prior art keywords
insulating material
wafer
semiconductor device
semiconductor
pad
Prior art date
Application number
TW100101797A
Other languages
English (en)
Other versions
TW201145415A (en
Inventor
Akihiro Kimura
Tsunemori Yamaguchi
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of TW201145415A publication Critical patent/TW201145415A/zh
Application granted granted Critical
Publication of TWI447825B publication Critical patent/TWI447825B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H01L2924/176—Material
    • H01L2924/177—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/17738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Die Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法。
以往，知道有具有搭載於引線框之晶片焊墊上的半導體晶片，及被覆其半導體晶片之模製樹脂的半導體裝置。前述半導體裝置係歷經使用黏著劑等而將切割完成之半導體晶片固定於晶片焊墊上之晶片接合工程而加以製造。
在晶片接合工程中，係對應於電性連接晶片焊墊與半導體晶片之情況，和電性絕緣晶片焊墊與半導體晶片之情況，而使用各不同之黏著劑。
欲電性連接晶片焊墊與半導體晶片之情況，使用例如經由於加以鍍銀之晶片焊墊上載置銀電糊，於此輕壓半導體晶片而黏著，或於加以鍍金之晶片焊墊與半導體晶片之間，夾持金帶的小片，製作金與矽的共晶等之方法，將半導體晶片固定於引線框的晶片焊墊之方法。
另一方面，欲絕緣晶片焊墊與半導體晶片之情況，於晶片焊墊上，載置丙烯酸系或環氧系等之樹脂所成之絕緣電糊，於此輕壓半導體晶片而黏著，或使用DAF(Die Attach Film)等之絕緣薄膜，將半導體晶片固定於晶片焊墊之方法。在MAP(Mold Array Package)、QFN(Quad Flat Non-leaded)封裝等晶片焊墊露出於外部之封裝中，由絕緣晶片焊墊與半導體晶片者，可防止電流洩漏於外部基板之同時，可確保高放熱性。
由絕緣晶片焊墊與半導體晶片間者，成為可例如將如準位移位器IC或電源IC，背面電極之電位不同之複數的晶片，搭載於同一之晶片焊墊上。作為將複數之晶片搭載於同一之晶片焊墊上之方法，以往使用(1)於晶片焊墊之同一面上，搭載複數之晶片的方法，(2)於晶片焊墊之一主面與另一主面，各搭載晶片之方法等。
但在欲絕緣晶片焊墊與半導體晶片間之情況，在使用絕緣電糊之方法中，經由在晶片接合時，半導體晶片產生傾斜，以及於絕緣電糊中產生氣泡而有晶片焊墊與半導體晶片間之電性絕緣強度降低之情況。
另外，在使用絕緣薄膜的方法中，加上於重新需要DAF用之裝置，在將半導體晶片個片化時之切割產生的碎削貼合於絕緣薄膜，而有晶片焊墊與半導體晶片間之電性絕緣強度降低之情況。
為了解決前述問題，對於專利文獻1係揭示有在將半導體晶片固定於晶片焊墊時，使用絕緣電糊與絕緣性薄膜雙方之技術思想。
圖23係顯示於專利文獻1之圖2的半導體裝置。半導體裝置900係經由半導體晶片902，絕緣性薄膜904，絕緣性黏著劑906，晶片焊墊908而加以構成。
如根據有關之構成，因於半導體晶片902與晶片焊墊908之間，介入存在有絕緣性薄膜904之故，假設即使於絕緣性黏著劑906中產生氣泡，半導體晶片902與晶片焊墊908之間的電性絕緣強度係亦保持於特定以上。
以往技術文獻
[專利文獻]
[專利文獻1]日本特開平4-726號公報
但在圖23所示之半導體裝置900中，在絕緣性薄膜904之常溫的彈性率為3000MPa程度。因此，於半導體晶片902上，將纜線打線之時，為了纜線壓著的能量則由絕緣性薄膜904所吸收。此係成為品質降低之一個原因。另外，搭載於晶片焊墊908上之半導體晶片902的尺寸變小時，經由本申請發明者發現前述不良情況的發生率上升。
本發明係克服如此不良情況之構成，其目的為提供確保半導體晶片與晶片焊墊間之高絕緣性同時，為了可作為精確度高之打線，於晶片焊墊上更堅固固定半導體晶片之半導體裝置及其製造方法。
經由本發明之第1之側面所提供的半導體裝置係具備：晶片焊墊；和第1之絕緣材料；和較前述第1之絕緣材料彈性率高之第2之絕緣材料；和朝向形成有接合墊片之一主面，與前述一主面相反側，且具有藉由前述第1之絕緣材料及前述第2之絕緣材料而固定於前述晶片焊墊上之另一主面之半導體晶片；前述第2之絕緣材料係接合於前述晶片焊墊與前述半導體晶片之雙方。
在理想之實施形態中，前述第1之絕緣材料係形成於前述晶片焊墊上，前述第2之絕緣材料係與前述另一主面，連結前述一主面及前述另一主面之雙方的側面，前述第1之絕緣材料，以及前述晶片焊墊接合加以固定。
在理想之實施形態中，前述第1之絕緣材料係越過前述另一主面外周之全部。
在理想之實施形態中，前述第1之絕緣材料係經由前述第2之絕緣材料加以被覆。
在理想之實施形態中，前述第2之絕緣材料係絕緣電糊。
在理想之實施形態中，前述第2之絕緣材料之彈性率係3000MPa以上，10000MPa以下。
在理想之實施形態中，前述第1之絕緣材料之彈性率係1000MPa以上，5000MPa以下。
在理想之實施形態中，前述晶片焊墊之一部分係露出於半導體裝置之外部。
在理想之實施形態中，前述晶片焊墊係由吊掛引線所支持。
在理想之實施形態中，前述半導體裝置係更具備固定於前述另一主面之第3之絕緣材料。
在理想之實施形態中，前述第1之絕緣材料之體積電阻率係1000GΩ‧cm以上。
在理想之實施形態中，前述第1之絕緣材料係呈不會越過前述另一主面外周地固定於前述晶片焊墊上。
在理想之實施形態中，前述另一主面係呈4邊形，前述第1之絕緣材料係呈未從在前述另一主面之對向的2邊越過地，固定於前述晶片焊墊上。
在理想之實施形態中，前述第1之絕緣材料係構成在與前述另一主面中心部對向之前述晶片焊墊上交叉之十字型，且固定於前述晶片焊墊。
在理想之實施形態中，前述第1之絕緣材料係分割成離散配置於與在前述晶片焊墊上之前述另一主面對向之範圍的複數之小片。
在理想之實施形態中，前述第1之絕緣材料係具有到達至前述晶片焊墊之貫通孔。
在理想之實施形態中，前述第1之絕緣材料係被覆前述另一主面，前述第2之絕緣材料係與連結於前述一主面及前述另一主面之側面，前述第1之絕緣材料，及前述晶片焊墊接合加以固定。
在理想之實施形態中，前述第1之絕緣材料係經由前述第2之絕緣材料加以被覆。
在理想之實施形態中，前述第2之絕緣材料之彈性率係3000MPa以上，10000MPa以下。
在理想之實施形態中，前述第2之絕緣材料係絕緣電糊。
在理想之實施形態中，係更具備形成於圍著前述晶片焊墊之中，接合前述第2之絕緣材料之範圍的範圍，且含有到達至前述晶片焊墊之外緣之至少一部分的外緣部之電鍍層。
在理想之實施形態中，前述外緣部係到達至前述晶片焊墊之前述外緣全部之框狀。
在理想之實施形態中，前述晶片焊墊係矩形狀，前述外緣部係接合於前述晶片焊墊之四角，且具有離間於各角彼此之間的部分。
在理想之實施形態中，更具備支持前述晶片焊墊之吊掛引線，前述電鍍層係更含有形成於前述吊掛引線之吊掛引線部。
在理想之實施形態中，前述電鍍層係由Au所成。
在理想之實施形態中，更具備導通於前述半導體晶片之輸入引線，輸出引線，及接地引線，前述半導體晶片係由前述接地引線連接成接地電位，在施加正電壓於前述輸入引線之狀態，可將前述輸出引線，對於前述接地電位而言設定為負電位。
在理想之實施形態中，具備生成對於基準電位而言之負電壓的負電壓生成電路。
在理想之實施形態中，作為對於前述基準電壓而言生成複數之正電壓之系統電源而加以構成。
經由本發明之第2之側面所提供之半導體裝置之製造方法係具備：於半導體晶圓之一主面，形成元件及接合墊片之工程，於朝向與前述半導體晶圓之前述一主面相反側之另一主面，固定第1之絕緣材料之工程，將前述半導體晶圓切割成各個半導體晶片之工程，將前述半導體晶片，藉由第2之絕緣材料而固定於引線框之晶片焊墊上的工程，打線前述接合墊片與前述引線框之內引線的工程，模製前述半導體晶片及前述引線框的工程。
在理想之實施形態中，前述第1之絕緣材料係經由旋塗法而塗佈於前述半導體晶圓之另一主面。
 (第1實施形態)
於圖1係顯示有關本發明之第1之實施形態的半導體裝置。半導體裝置100係具備晶片焊墊102、引線104a，104b、半導體晶片106、接合墊片108a，108b、第1之絕緣材料110、第2之絕緣材料112、接合纜線114a，114b、模製樹脂116。
晶片焊墊102係經由晶片接合工程而為了搭載半導體晶片106之所謂的晶粒墊片部，通常係使用與引線104a，104b相同的材質。作為晶片焊墊102及引線104a，104b之材質，係使用Cu系素材之Cu-Fe-P，或Fe系素材之Fe58%Ni42%合金等。晶片焊墊102之背面係將提昇放熱性之情況作為目的，為了安裝於未圖示之外部基板而加以露出。
引線104a，104b係與接合墊片108a，108b加以電性連接，作為與外部基板連接時之連接端子而加以利用。圖1係成為所謂的QFN，未存在有外引線之構成，但本申請發明並不限於QFN，而在SOP(Small Outline Package)、SOJ(Small Outline J-leaded)、QFP(Quad Flat Package)、LCC(Leaded Chip Carrier)、BGA(Ball Grid Array)、LGA(Land Grid Array)、TCP(Tape Carrier Package)、CSP(Chip Size Package)、MAP(Mold Array Package)等種種封裝構成中可適用。
然而，在圖1中，晶片焊墊102係經由未圖示之吊掛引線所支持。另外，對於吊掛引線與其他的吊掛引線之間，係內引線則根據特定的間隔而加以配置。
對於半導體晶片106之一主面106a上，係形成有接合墊片108a，108b。對於半導體晶片106之內部，係形成有由電晶體、二極體、電阻等之元件所成之積體電路。對於與晶片焊墊102對向之另一主面106b，係固定有第1之絕緣材料110。
接合墊片108a，108b係連接於形成於半導體晶片106之內部的積體電路，經由接合纜線114a，114b而與引線104a，104b加以連接。作為接合墊片108a，108b的材質係使用Al、Cu等，作為接合纜線114a，114b之素材係使用Au、Cu、Al等。
半導體晶片106係經由第1之絕緣材料110及第2之絕緣材料112而固定於晶片焊墊102上。在第1之實施形態中，作為第1之絕緣材料110係使用聚醯胺醯亞胺，聚醯亞胺，氧化鋁，陶瓷等。第1之絕緣材料110係作為絕緣薄膜而黏著於切割前之半導體晶圓之另一主面106b，即未形成有接合墊片108a，108b的面，或經由旋塗液狀之樹脂而塗佈於半導體晶圓之另一主面106b。經由旋塗法而塗佈第1之絕緣材料110之情況，可將在CSP一般所使用之背面塗佈用樹脂，作為第1之絕緣材料110而使用。
第1之絕緣材料110係經由絕緣薄膜的黏著或旋塗法而固定於半導體晶片106之另一主面106b。因此，與使用所謂之絕緣電糊之情況作比較，於第1之絕緣材料110內部產生氣泡的可能性為低。隨之，可提昇絕緣性能。例如，使用聚醯亞胺系樹脂的情況，可得到20μm之厚度，800V程度之絕緣耐壓之情況。對應於必要之絕緣耐壓，第1之絕緣材料110之厚度係如做適宜調節即可，但為了不加大半導體裝置全體之尺寸而得到高絕緣耐壓，第1之絕緣材料110之厚度係作為5μm以上50μm以下為佳。更理想係第1之絕緣材料110之厚度係作為10μm以上25μm以下為佳。
另外，第1之絕緣材料110係防止經由熱應力之半導體晶片106之另一主面106b的龜裂同時，為了維持高絕緣耐壓及黏著性而在常溫之彈性率為1000MPa以上5000MPa以下為佳。第1之絕緣材料110之彈性率係可由調整絕緣材料之乾燥溫度或乾燥時間等而進行。更且，為了確保半導體晶片106與晶片焊墊102之間的絕緣耐壓，第1之絕緣材料110係具有1000GΩ‧cm以上的體積電阻率為佳。
在第1之實施形態中，作為第2之絕緣材料112係使用丙烯酸系樹脂、聚矽氧烷系樹脂、環氧系樹脂、聚醯亞胺系樹脂等。第2之絕緣材料112係作為絕緣電糊，黏著半導體晶片106與晶片焊墊102之間。
固定第1之絕緣材料110於另一主面106b的半導體晶片106係經由晶片黏合，接合於塗佈於晶片焊墊102上之電糊狀的第2之絕緣材料112上。此時，即使半導體晶片106產生傾斜，對於半導體晶片106之另一主面106b係亦固定有第1之絕緣材料110之故，對於半導體晶片106與晶片焊墊102之間係必須介入存在有第1之絕緣材料110。由此，確保有半導體晶片106與晶片焊墊102之間的絕緣耐壓。
另外，第2之絕緣材料112係對於晶片接合時，因電糊狀之故，有於內部產生有氣泡之可能性。但經由固定於半導體晶片106之另一主面106b的第1之絕緣材料110，可防止氣泡到達至半導體晶片106。隨之，假設即使於第2之絕緣材料112產生有氣泡，亦確保半導體晶片106與晶片焊墊102之間的絕緣耐壓。
在第2之絕緣材料112之常溫的彈性率係為了防止第2之絕緣材料112之龜裂同時，確保高黏著性，而作為3000MPa以上10000MPa以下為佳。當彈性率不足3000MPa時，黏著力降低，而當彈性率超過10000MPa時，而容易產生龜裂。第2之絕緣材料112係為了堅固地固定晶片焊墊102於半導體晶片106，必須要高彈性率。對此，第1之絕緣材料110係為了緩和加上於半導體晶片106之另一主面106b的熱應力，與第2之絕緣材料112做比較而使用具有低彈性率之材料為佳。第2之絕緣材料112係在與晶片焊墊102，第1之絕緣材料110，及半導體晶片106之側面接合之狀態而施以熱硬化處理之故，半導體晶片106則堅固地固定於晶片焊墊102。第2之絕緣材料112之彈性率係可由變化絕緣材料之乾燥溫度或乾燥時間等而做調整。
為了將半導體晶片106堅固地固定於晶片焊墊102上，半導體晶片106係一半以上埋入於第2之絕緣材料112中為佳。另外，更理想係如圖1所示，第2之絕緣材料112則呈到達至半導體晶片106之側面上端106s地，晶片結合半導體晶片106。由此，可提昇半導體晶片106之固定力。另外，假設接合纜線114a，114b與半導體晶片106之側面即使接觸，亦可防止兩者之電性短路。
半導體晶片106之晶片接合及接合纜線114a，114b之打線後，為了從濕度或溫度，機械性壓力等之外部壓力保護半導體晶片106，經由模製樹脂116而於半導體晶片106施以樹脂封閉。作為模製樹脂116，係可使用環氧系樹脂、酚系樹脂、不飽和聚酯系樹脂、聚氨基甲酸乙酯系樹脂、聚矽氧烷系樹脂、聚醯亞胺系樹脂等種種的材料。但模製樹脂116與第2之絕緣材料112之熱膨脹率係成為略相同大小為佳。例如，作為第2之絕緣材料112而使用聚醯亞胺系樹脂之情況，對於模製樹脂116亦使用聚醯亞胺系樹脂為佳。
如根據有關之構成，半導體晶片106則藉由第1之絕緣材料110及第2之絕緣材料112而固定於晶片焊墊102上之故，可在半導體晶片106與晶片焊墊102之間確保高絕緣耐壓同時，可經由彈性率高之第2之絕緣材料112而堅固地固定半導體晶片106於晶片焊墊102上。因此，例如於打線時，可進行位置決定精確度高之接合。
另外，如根據有關的構成，半導體晶片106與晶片焊墊102係因由2種類之絕緣材料加以絕緣之故，即使吊掛引線與內引線假設陷入電性短路之不佳情況，亦可防止由吊掛引線所支持之晶片焊墊102與該內引線之電性事故。
另外，第1之絕緣材料110係緩和經由半導體晶片106與第2之絕緣材料112之熱膨脹係數之不同而產生之應力，亦有防止半導體晶片106之龜裂的效果。
(第2實施形態)
於圖2係顯示有關本發明之第2之實施形態的半導體裝置。對於與圖1所示之構成相同處，係附上同一符號，省略詳細說明。半導體裝置150係在並未將第1之絕緣材料118而固定於半導體晶片106側，而固定於晶片焊墊102上之處，與圖1不同。
半導體裝置150係具備晶片焊墊102、引線104a，104b、半導體晶片106、接合墊片108a，108b、第1之絕緣材料118、第2之絕緣材料112、接合纜線114a，114b、模製樹脂116。
半導體晶片106係經由第1之絕緣材料118及第2之絕緣材料112而固定於晶片焊墊102上。在第2之實施形態中，作為第1之絕緣材料118係使用聚醯胺醯亞胺，聚醯亞胺，氧化鋁，陶瓷等。第1之絕緣材料118係作為絕緣薄膜而固定於晶片焊墊102上。
第1之絕緣材料118係作為絕緣薄膜而固定於晶片焊墊102上。因此，與使用所謂之絕緣電糊之情況作比較，於第1之絕緣材料118內部產生氣泡的可能性為低。隨之，可提昇第1之絕緣材料118之絕緣性能。例如，使用聚醯亞胺系樹脂的情況，可得到20μm之厚度，800V程度之絕緣耐壓。對應於必要之絕緣耐壓，第1之絕緣材料118之厚度係如做適宜調節即可，但為了不加大半導體裝置全體之尺寸而得到高絕緣耐壓，第1之絕緣材料118之厚度係作為5μm以上50μm以下為佳。然而，在不足5μm中，絕緣耐壓則降低，而當超過50μm時，固定性降低之同時，亦增加氣泡之產生。另外，亦增加半導體晶片106之傾斜。
對於在第2之實施形態的第2之絕緣材料112之材料及形狀，係與第1之實施形態同樣。
第2之絕緣材料112係對於晶片接合時，因於B平台，即為電糊狀之故，有於內部產生有氣泡之可能性。但經由固定於晶片焊墊102上之第1之絕緣材料118，確保半導體晶片106與晶片焊墊102之間的絕緣。因此，假設即使於第2之絕緣材料112產生有氣泡，半導體晶片106與晶片焊墊102之間的絕緣耐壓係亦可確保特定以上之大小。
在第2之絕緣材料112之常溫的彈性率係為了防止第2之絕緣材料112之龜裂同時，確保高黏著性，而作為3000MPa以上10000MPa以下為佳。當彈性率不足3000MPa時，黏著力降低，而當彈性率超過10000MPa時，而容易產生龜裂。另外，第2之絕緣材料112係為了堅固地固定半導體晶片106於晶片焊墊102，具有較第1之絕緣材料118為高之彈性率為佳。第2之絕緣材料112係在與晶片焊墊102、第1之絕緣材料118、及半導體晶片106之側面及另一主面106b接合之狀態而施以熱硬化處理。因此，經由第2之絕緣材料112，將半導體晶片106堅固地固定於晶片焊墊102。第2之絕緣材料112之彈性率係可由變化絕緣材料之乾燥溫度或乾燥時間等而做調整。
為了將半導體晶片106堅固地固定於晶片焊墊102上，半導體晶片106係一半以上埋入於第2之絕緣材料112中為佳。另外，更理想係如圖2所示，第2之絕緣材料112則呈到達至半導體晶片106之側面上端106s地，晶片結合半導體晶片106。
更且，為了更堅固地固定晶片焊墊102與第2之絕緣材料112，增加晶片焊墊102與第2之絕緣材料112之固定面積更佳。例如經由將第1之絕緣材料118的寬度W1作為較半導體晶片106的寬度W2為小之時，可增加晶片焊墊102與第2之絕緣材料112之固定面積。
對於為了增加晶片焊墊102與第2之絕緣材料112之固定面積，係考慮(1)第1之絕緣材料118則作為不超過半導體晶片106之另一主面106b外周，(2)第1之絕緣材料118則作為不超過在半導體晶片106之另一主面106b對向之2邊的形狀，(3)在上面視將第1之絕緣材料118，作為在半導體晶片106之另一主面106b中心部交叉之十字型等之方法。
圖3係圖2所示之半導體裝置150之平面圖。但在說明方便上，模製樹脂116係作為透視之構成，對於模製樹脂116之外周，以框(點線)116a顯示。
半導體裝置150係具備晶片焊墊102、複數之引線104、半導體晶片106、複數之接合墊片108、第1之絕緣材料118、第2之絕緣材料112，複數之接合纜線114、模製樹脂116。然而，圖2所示之引線104a，104b係含於複數之引線104，接合墊片108a，108b係含於複數之接合墊片108，接合纜線114a，114b係含於複數之接合纜線114。
半導體晶片106係藉由排列於一主面106a上之接合墊片108，及接合纜線114，與排列於模製樹脂116之外周附近之引線104加以電性連接。
第1之絕緣材料118係以不超越半導體晶片106之外周的大小而固定於晶片焊墊102上。為了防止打線時之接合能量由第1之絕緣材料118所吸收，第1之絕緣材料118係避開接合墊片108之正下方而固定更佳。即如圖3所示，對於接合墊片108設置於半導體晶片106之一主面106a之外周附近之情況，第1之絕緣材料118係包含半導體晶片106之另一主面106b中心部，設置於未達到至設置有接合墊片108之範圍的範圍之晶片焊墊102上為佳。
如根據有關的構成，因半導體晶片106，藉由第1之絕緣材料118及第2之絕緣材料112而固定於晶片焊墊102上之故，可在半導體晶片106與晶片焊墊102之間確保高絕緣耐壓。另外，經由彈性率高之第2之絕緣材料112，可將半導體晶片106堅固地固定於晶片焊墊102上。因此，例如於打線時，可進行精確度高之接合。
圖4係圖3所示之半導體裝置150之變形例。對於與圖3所示之構成相同處，係附上同一符號，對於詳細說明係省略。半導體裝置200係將第1之絕緣材料120之形狀，作為未從半導體晶片106之另一主面106b的對向之2邊106c，106d超越之形狀之處，與圖3不同。即第1之絕緣材料120係呈收納於2邊106c，106d之內部地加以構成，從2邊106e，106f係突出。
半導體裝置200係具備晶片焊墊102、引線104、半導體晶片106、接合墊片108、第1之絕緣材料120、第2之絕緣材料112，接合纜線114、模製樹脂116。
如根據有關的構成，加上於圖3所示之半導體裝置150所具有之效果，即使半導體晶片106傾斜於第1之絕緣材料120之長邊方向之情況，亦可防止半導體晶片106與晶片焊墊102之接觸，可確保半導體晶片106與晶片焊墊102之間的絕緣。
圖5係圖3所示之半導體裝置150之其他變形例。對於與圖3所示之構成相同處，係附上同一符號，對於詳細說明係省略。半導體裝置250係第1之絕緣材料122之形狀則構成在與半導體晶片106之另一主面106b中心部對向之晶片焊墊102上交叉之十字型之處，與圖3所示之構成不同。
半導體裝置250係具備晶片焊墊102、引線104、半導體晶片106、接合墊片108、第1之絕緣材料122、第2之絕緣材料112，接合纜線114、模製樹脂116。
如根據有關之構成，與圖3所示之半導體裝置150做比較，即使半導體晶片106有傾斜之情況，亦可防止半導體晶片106與晶片焊墊102之接觸，可確保半導體晶片106與晶片焊墊102之間的絕緣。
圖6係圖3所示之半導體裝置150之又其他變形例。對於與圖3所示之構成相同處，係附上同一符號，對於詳細說明係省略。半導體裝置300係第1之絕緣材料124加以形成於與在半導體晶片106之另一主面106b的對角線近傍對向之晶片焊墊102上之處，與圖3不同。
半導體裝置300係具備晶片焊墊102、引線104、半導體晶片106、接合墊片108、第1之絕緣材料124、第2之絕緣材料112，接合纜線114、模製樹脂116。
如根據有關之構成，與圖5所示之半導體裝置250做比較，即使對於半導體晶片106之對角線方向的傾斜，亦可防止半導體晶片106與晶片焊墊102之接觸，成為可更安定之晶片接合。
(第3實施形態)
於圖7係顯示有關本發明之第3之實施形態的半導體裝置。半導體裝置350係分割成離散配置第1之絕緣材料126於晶片焊墊102上之複數之小片之處，與圖2所示之構成不同。對於與圖2相同處係附上同一符號，省略詳細之說明。
半導體裝置350係具備晶片焊墊102、引線104a，104b、半導體晶片106、接合墊片108a，108b、第1之絕緣材料126、第2之絕緣材料112、接合纜線114a，114b、模製樹脂116。
半導體晶片106係經由第1之絕緣材料126及第2之絕緣材料112而固定於晶片焊墊102上。對於在第3之實施形態之第1之絕緣材料126及第2之絕緣材料112，係在第2之實施形態之第1之絕緣材料118及第2之絕緣材料112與材料及製造方法係為相同。
圖8係圖7所示之半導體裝置350之平面圖。對於與圖7相同處係附上同一符號，對於詳細之說明係省略。但在說明方便上，模製樹脂116係作為透視之構成，對於模製樹脂116之外周，以框(點線)116a顯示。
半導體裝置350係具備晶片焊墊102、複數之引線104、半導體晶片106、複數之接合墊片108、第1之絕緣材料126、第2之絕緣材料112，複數之接合纜線114、模製樹脂116。然而，圖7所示之引線104a，104b係含於複數之引線104，接合墊片108a，108b係含於複數之接合墊片108，接合纜線114a，114b係含於複數之接合纜線114。
半導體晶片106係藉由排列於一主面106a上之接合墊片108，及接合纜線114，與排列於模製樹脂116之外周附近之引線104加以電性連接。
如根據有關之構成，加上於圖2，圖3所示之半導體裝置150所具有之效果，即使半導體晶片106有傾斜之情況，亦可防止半導體晶片106與晶片焊墊102之接觸，可確保半導體晶片106與晶片焊墊102之間的絕緣。另外，與圖3做比較，可增加第2之絕緣材料112與晶片焊墊102之固定面積。由此，半導體晶片106則堅固地固定於晶片焊墊102上，可進行更精確度高之打線。然而，第1之絕緣材料126係分割成複數之小片之故，形成有複數之空隙部。因此，即使於第2之絕緣材料112產生有氣泡，其氣泡係可封閉於該空隙部。
圖9係圖8所示之半導體裝置350之其他變形例。對於與圖8所示之構成相同處，係附上同一符號，對於詳細說明係省略。半導體裝置400係於與在半導體晶片106之另一主面106b之頂點近傍對向之晶片焊墊102上，形成第1之絕緣材料128之處，與圖8所示之構成不同。頂點近傍係包含頂點，從頂點之距離為不超過另一主面106b之一邊的4分之1的長度之範圍。
半導體裝置400係具備晶片焊墊102、引線104、半導體晶片106、接合墊片108、第1之絕緣材料128、第2之絕緣材料112，接合纜線114、模製樹脂116。
經由有關之構成，亦可得到圖8所示之半導體裝置350所具有之效果。另外，經由於與半導體晶片106之另一主面106b的外周對向之晶片焊墊102上，固定有第1之絕緣材料128之時，對於半導體晶片106傾斜之情況，可防止半導體晶片106與晶片焊墊102之接觸。隨之，於晶片接合時，即使半導體晶片106有傾斜之情況，亦可適當地確保半導體晶片106與晶片焊墊102之間的絕緣。
作為第3之實施形態，對於為了增加第2之絕緣材料112與晶片焊墊102之固定面積，將第1之絕緣材料複數分割於晶片焊墊102上而固定之半導體裝置，已做過說明。第1之絕緣材料未必需要分割成複數之小片，而例如如圖10，圖11所示，經由於第1之絕緣材料130設置到達至晶片焊墊102的孔132之時，亦可增加第2之絕緣材料112與晶片焊墊102之固定面積。
圖10係圖7所示之半導體裝置350之其他變形例。對於與圖7所示之構成相同處，係附上同一符號，對於詳細說明係省略。半導體裝置450係對於取代將第1之絕緣材料130分割成複數之小片，於第1之絕緣材料130設置到達至晶片焊墊102的孔132之處，與圖7所示之構成不同。於第1之絕緣材料130設置孔132之情況，亦可得到與將此等分割成複數之小片的情況同樣效果。
半導體裝置450係具備晶片焊墊102、引線104a，104b、半導體晶片106、接合墊片108a，108b、第1之絕緣材料130、設置於第1之絕緣材料130的孔132、第2之絕緣材料112、接合纜線114a，114b、模製樹脂116。
圖11係圖10所示之半導體裝置450之平面圖。對於與圖10相同處係附上同一符號，對於詳細之說明係省略。但在說明方便上，模製樹脂116係作為透視之構成，對於模製樹脂116之外周，以框(點線)116a顯示。
半導體裝置450係具備晶片焊墊102、複數之引線104、半導體晶片106、複數之接合墊片108、第1之絕緣材料130、孔132、第2之絕緣材料112，複數之接合纜線114、模製樹脂116。然而，圖10所示之引線104a，104b係含於複數之引線104。
如根據有關之構成，第2之絕緣材料112則通過設置於第1之絕緣材料130的孔132而與晶片焊墊102固定。因此，第2之絕緣材料112與晶片焊墊102之固定面積變寬。隨之，半導體晶片106則堅固地固定於晶片焊墊102上，可進行更精確度高之打線。另外，在圖11所示之半導體裝置450中，亦可設置複數孔132。
(第4實施形態)
於圖12係顯示有關本發明之第4之實施形態的半導體裝置。在半導體裝置600中，係第1之絕緣材料138則加以固定於晶片焊墊102上。另外，於半導體晶片106之另一主面106b，固定有第3之絕緣材料140。更且，經由第2之絕緣材料142，固定半導體晶片106與晶片焊墊102。半導體裝置600係在此等之處，與圖1所示之構成不同。對於與圖1相同處係附上同一符號，省略詳細之說明。
半導體裝置600係具備晶片焊墊102、引線104a，104b、半導體晶片106、接合墊片108a，108b、第1之絕緣材料138、第2之絕緣材料142、第3之絕緣材料140、接合纜線114a，114b、模製樹脂116。
半導體晶片106係經由第1之絕緣材料138、第2之絕緣材料142，及第3之絕緣材料140而固定於晶片焊墊102上。在第4之實施形態中，對於第1之絕緣材料138，及第2之絕緣材料142係對於在圖2所示之第2之實施形態的第1之絕緣材料118及第2之絕緣材料112與材料及特性為同樣。
對於第3之絕緣材料140係對於在圖1所示之第1之實施形態的第1之絕緣材料110與材料及特性為同樣。
如根據有關之構成，半導體晶片106係藉由第1之絕緣材料138，第2之絕緣材料142，及第3之絕緣材料140而固定於晶片焊墊102上之故，加上於圖1所示之半導體裝置100所具有之效果，可將半導體晶片106與晶片焊墊102之間，根據更高之絕緣耐壓而絕緣。
(第5實施形態)
於圖13及圖14係顯示有關本發明之第5之實施形態的半導體裝置。半導體裝置650係未具備第3之絕緣材料140之處，與第2之絕緣材料152及引線105之構成，則與圖12所示之構成不同。對於與圖12相同處係附上同一符號，省略詳細之說明。
半導體裝置650係具備晶片焊墊102、複數之引線105、半導體晶片106、複數之接合墊片108、第1之絕緣材料138、第2之絕緣材料152，複數之接合纜線114、模製樹脂116。然而，圖13所示之引線105a，105b係含於複數之引線105，接合墊片108a，108b係含於複數之接合墊片108，接合纜線114a，114b係含於複數之接合纜線114。
第1之絕緣材料138係平面視尺寸則較半導體晶片106為大。如圖14清楚所示，第1之絕緣材料138之四邊係超越半導體晶片106的四邊而配置於外側。第2之絕緣材料152係與圖12所示之第2之絕緣材料142同樣的材質所成。在本實施形態中，第2之絕緣材料152係被覆半導體晶片106之側面106g之大約下半部分。
如圖14所示，在半導體裝置650中，與圖3~6，圖8，圖9，圖11所示之構成做比較，複數之接合墊片108及複數之引線105的個數則特別多。複數之引線105係沿著模製樹脂116之四邊，配置至各邊的兩端附近。圖15係擴大顯示引線105。如從本圖所理解的，引線105係具有半橢圓部105c及斜行部105d。半橢圓部105c係接合纜線114則從接合的位置貫通至模製樹脂116的背面。斜行部105d係對於在平面視所接合之接合纜線114而言，延伸於平行的方向。斜行部105d係接合纜線114從所接合之位置至模製樹脂116的背面之範圍之中，形成於約一半程度之範圍。因此，從背面觀察半導體裝置650時，引線105係只辨識到半橢圓部105c，而斜行部105d係被隱藏。
如根據有關的構成，即使半導體晶片106有傾斜，半導體晶片106之四邊的任一則亦經由第1之絕緣材料138所支持。因此，可適當地防止半導體晶片106不當地接合於晶片焊墊102之情況。
經由引線105具有斜行部105d之情況，可適當地接合對於半導體晶片106或模製樹脂116的四邊而言成為傾斜姿勢之接合纜線114。另外，接合於某個引線105之接合纜線114則可迴避接合於位置在其引線105傍之引線105。接合纜線114之傾斜係複數之接合墊片108及複數之引線105的個數越多越容易變大。因此，於複數之接合墊片108及複數之引線105的個數比較多之情況，半導體裝置650之構成則為有效。
對於使用於半導體裝置650之半導體晶片106之更具體之構成，參照圖16~圖19同時，於以下加以說明。然而，將使用於半導體裝置100，150，200，250，300，350，400，450，600之半導體晶片106，作為在此說明之構成亦可。
具備於半導體晶片106之複數之接合墊片108係作為圖16所示之複數之端子而發揮機能。具體而言，於輸入側有端子VIN，GND，於輸出側有端子AVDD，VON，VOFF，VSS，HAVDD，VDD。例如，作為輸入側之條件，將端子GND的電位設定成0V，將端子VIN的電位設定成12V。輸出側之各端子係各電位則對於端子GND的電位而言，呈成為特定大小地加以設計。特別是，端子VOFF之電位係-10V，端子VSS之電位係-7.5V。另外，作為一例，端子AVDD係15V，端子VON係28V，端子HAVDD係7.5V，端子VDD係3.3V。如此，半導體晶片106係對於基準電位之端子GND的電位而言，成為負電壓地將生成輸出側之端子的電位之機能，以所謂單晶片而達成。亦可將半導體裝置650，作為對於液晶顯示面板控制必要之電源的系統電源而使用。如此之電源係具有複數之正電壓及複數之負電壓。然而，正電壓係可由如充電泵方式，或穩壓器方式(開關穩壓器或串聯穩壓器等)之方式生成。
在半導體晶片106中，將端子VOFF的電位設定成負電壓之步驟舉例，參照圖17及圖18加以說明。首先，如圖17所示，對於輸入側之端子VIN與輸出側之端子VOFF之間，係配置有電容器C1，C2、開關SW1，SW2，SW3，SW4，並夾持電容器C1而設置有接點N1，N2。本圖所示之狀態係關閉開關SW1，SW3，開啟開關SW2，SW4。在此狀態中，接點N1之電位係只有較接點N2之電位，端子VIN之電位部分為高。即，端子GND與端子VIN之電位差則施加於電容器C1。由此，電容器C1係在端子GND與端子VIN之電位差帶電。接著，如圖18所示，開啟開關SW1，SW3，關閉開關SW2，SW4。如此，接點N1之電位則設定成與端子GND同樣之OV。施加於電容器C1之電壓係加以維持之故，接點N2之電位則對於端子GND之電位而言，只有端子VIN之電位部分，成為低電壓。隨之，端子VOFF之電位係對於端子GND之電位而言，絕對值則設定成與端子VIN相同之負的電位。
對於端子GND之電位而言呈成為負電壓地，含有生成輸出側之端子的電壓之電路情況，如圖19所示，在半導體晶片106之內部中，有必要將設定成負電壓之輸出側之端子的電位作為基準電位。如圖19概略所示，半導體晶片106之內部係於p型基板161上形成有n型範圍162。對於圖19係作為一例而顯示半導體晶片106中之PNP電晶體構造。呈夾持其n型範圍162地形成2個p型範圍163。對於夾持其n型範圍162而與p型基板161相反側，係形成有p型範圍164。作為呈由其p型範圍164圍繞，形成n型範圍165。連接於n型範圍162之端子係作為所謂集極而發揮機能，而連接於p型範圍164之端子係作為所謂基底而發揮機能，而連接於n型範圍165之端子係作為所謂射極而發揮機能。在如此之PNP電晶體構造中，產生於p型半導體與n型半導體之間的p-n接合則到處形成，經由此p-n接合而可構成寄生元件。如未將通過於p型基板161之端子VOFF之電位作為最低之電位，前述之寄生元件則產生不當動作。對於防止其寄生元件之動作，係確實地絕緣半導體晶片106與晶片焊墊102為佳。在此點中，可提昇半導體晶片106與晶片焊墊102之絕緣性能之半導體裝置650係為最佳。
圖20係圖13～圖15所示之半導體裝置650之變形例。對於與圖13～圖15所示之構成相同處，係附上同一符號，對於詳細說明係省略。
本變形例之半導體裝置700係具備4個吊掛引線105e及電鍍層119。4個吊掛引線105e係連結於晶片焊墊102之四角，朝向於模製樹脂116之四角而延伸。
電鍍層119係例如由Ag所成，含有4個吊掛引線部119a，外緣部119b，及複數之引線部119c。各吊掛引線部119a係形成於吊掛引線105e，遍佈全長而被覆吊掛引線105e。外緣部119b係形成於晶片焊墊102之中圍繞與第2之絕緣材料152接合之範圍的範圍。外緣部119b係接合於晶片焊墊102之外緣，本變形例之外緣部119b係接合於晶片焊墊102之外緣全周。由此，外緣部119b係成為矩形框狀。各引線部119c係形成於各引線105。各引線部119c係形成於圖15所示之半橢圓部105c之中，靠斜行部105d之部分與斜行部105d。接合纜線114係藉由引線部119c而連接於引線105。
如根據如此之變形例，晶片焊墊102本身則經由露出的部分與電鍍層119而產生有比較明瞭之對比。因此，於製造半導體裝置700時，在為了半導體晶片106之安裝或接合纜線114之形成的畫像辨識處理中，有著容易辨識晶片焊墊102或複數之引線105的位置或形狀之優點。特別是可期待根據經由Ag而形成電鍍層119之時，提昇Cu系素材之Cu-Fe-P，或Fe系素材之Fe58%Ni42%合金等所成之晶片焊墊102或複數之引線105之對比的效果。
圖21係圖13～圖15所示之半導體裝置650之其他變形例。對於與圖13～圖15及圖20所示之構成相同處，係附上同一符號，對於詳細說明係省略。
在本變形例之半導體裝置750中，電鍍層119之外緣部119b之構成則與前述之半導體裝置700不同。在本變形例中，外緣部119b係由形成於晶片焊墊102之四角的4個要素所成。如此構成之外緣部119b係可表現具有離間於晶片焊墊102之各角彼此之間的部位。
如根據如此之變形例，晶片焊墊102本身則經由露出的部分與電鍍層119而亦產生有比較明瞭之對比。因此，於製造半導體裝置750時，在為了半導體晶片106之安裝或接合纜線114之形成的畫像辨識處理中，有著容易辨識晶片焊墊102或複數之引線105的位置或形狀之優點。
圖22係圖13～圖15所示之半導體裝置650之其他變形例。對於與圖13～圖15及圖20、圖21所示之構成相同處，係附上同一符號，對於詳細說明係省略。
在本變形例之半導體裝置800中，電鍍層119則只由4個吊掛引線部119a及複數之引線部119c所成。如根據如此之變形例，晶片焊墊102本身則經由露出的部分與電鍍層119而亦產生有比較明瞭之對比。因此，於製造半導體裝置800時，在為了半導體晶片106之安裝或接合纜線114之形成的畫像辨識處理中，有著容易辨識晶片焊墊102或複數之引線105的位置或形狀之優點。
在本說明書記載之半導體裝置中，第1之絕緣材料及第2之絕緣材料係亦可作為混合2種以上之材料的構成。經由混合2種以上之材料之時，可柔軟地調整彈性率及體積電阻率。
[產業上之利用可能性]
如以上說明，如根據本發明之半導體裝置及其製造方法，因經由第1之絕緣材料及第2之絕緣材料而固定半導體晶片於晶片焊墊上之故，經由第1之絕緣材料與第2之絕緣材料之協動而半導體晶片與晶片焊墊間則具有高絕緣耐壓之同時，經由較第1之絕緣材料彈性率高之第2之絕緣材料，堅固地固定半導體晶片於晶片焊墊上之故，可降低於打線時產生之製品不良等。另外，半導體晶片與晶片焊墊間則經由高絕緣耐壓而加以絕緣之故，在晶片焊墊露出於外部之QFN封裝等，亦可防止對於外部基板之微小洩漏電流之故，其產業上之利用可能性為高。
100，150，200，250，300，350，400，450，600，650．．．半導體裝置
102．．．晶片焊墊
104a，104b，105．．．引線
105c．．．半橢圓部
105d．．．斜行部
105e．．．吊掛引線
106．．．半導體晶片
108，108a，108b．．．接合墊片
110，118，124，126，128，130，138．．．第1之絕緣材料
112，142，152．．．第2之絕緣材料
140．．．第3之絕緣材料
114a，114b．．．接合纜線
116．．．模製樹脂
132．．．孔
161．．．p型基板
163，164．．．p型範圍
165．．．n型範圍
C1，C2．．．電容器
SW1，SW2，SW3，SW4．．．開關
圖1係顯示有關本發明之第1之實施形態的半導體裝置之剖面模式圖。
圖2係顯示有關本發明之第2之實施形態的半導體裝置之剖面模式圖。
圖3係將有關本發明之第2之實施形態的半導體裝置，從一主面側而視之平面圖。
圖4係顯示有關本發明之第2之實施形態的半導體裝置之第1之變形例的平面圖。
圖5係顯示有關本發明之第2之實施形態的半導體裝置之第2之變形例的平面圖。
圖6係顯示有關本發明之第2之實施形態的半導體裝置之第3之變形例的平面圖。
圖7係顯示有關本發明之第3之實施形態的半導體裝置之剖面模式圖。
圖8係將有關本發明之第3之實施形態的半導體裝置，從一主面側而視之平面圖。
圖9係顯示有關本發明之第3之實施形態的半導體裝置之變形例的平面圖。
圖10係顯示有關本發明之第3之實施形態的半導體裝置之其他變形例的圖。
圖11係將圖10所示之半導體裝置，從一主面側而視之平面圖。
圖12係顯示有關本發明之第4之實施形態的半導體裝置之剖面模式圖。
圖13係顯示有關本發明之第5之實施形態的半導體裝置之剖面模式圖。
圖14係將圖13所示之半導體裝置，從一主面側而視之平面圖。
圖15係顯示圖13所示之半導體裝置之引線的要部擴大斜視圖。
圖16係顯示使用於有關本發明之半導體裝置之半導體晶片的概略構成圖。
圖17係為了說明圖16之半導體晶片之機能的概略電路圖。
圖18係為了說明圖16之半導體晶片之機能的概略電路圖。
圖19係為了說明圖16之半導體晶片之內部構造的概略剖面圖。
圖20係顯示有關本發明之第5之實施形態的半導體裝置之變形例的平面圖。
圖21係顯示有關本發明之第5之實施形態的半導體裝置之變形例的平面圖。
圖22係顯示有關本發明之第5之實施形態的半導體裝置之變形例的平面圖。
圖23係顯示以往之半導體裝置的圖。
100．．．半導體裝置
102．．．晶片焊墊
104a，104b．．．引線
106．．．半導體晶片
106a，106b．．．主面
106s．．．上端
108a，108b．．．接合墊片
110．．．第1之絕緣材料
112．．．第2之絕緣材料
114a，114b．．．接合纜線
116．．．模製樹脂

Claims (33)

  1. 一種半導體裝置，其特徵為具備：晶片焊墊；和第1之絕緣材料；和較前述第1之絕緣材料彈性率高之第2之絕緣材料；和朝向形成有接合墊片之一主面，及與前述一主面相反側，且具有藉由前述第1之絕緣材料及前述第2之絕緣材料而固定於前述晶片焊墊上之另一主面之半導體晶片；前述第2之絕緣材料係接合於前述晶片焊墊與前述半導體晶片之雙方，上述半導體晶片，一半以上埋設於上述第2之絕緣材料中。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1之絕緣材料係形成於前述晶片焊墊上，前述第2之絕緣材料，係與前述另一主面，連結前述一主面及前述另一主面之雙方的側面，前述第1之絕緣材料，以及前述晶片焊墊接合加以固定。
  3. 如申請專利範圍第2項記載之半導體裝置，其中，前述第1之絕緣材料係越過前述另一主面外周之全部。
  4. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1之絕緣材料係經由前述第2之絕緣材料加以被覆。
  5. 如申請專利範圍第1項記載之半導體裝置，其中，前述第2之絕緣材料係絕緣電糊。
  6. 如申請專利範圍第1項記載之半導體裝置，其中，前述第2之絕緣材料之彈性率係3000MPa以上，10000MPa以下。
  7. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1之絕緣材料之彈性率係1000MPa以上，5000MPa以下。
  8. 如申請專利範圍第1項記載之半導體裝置，其中，前述晶片焊墊之一部分係露出於半導體裝置之外部。
  9. 如申請專利範圍第1項記載之半導體裝置，其中，前述晶片焊墊係由吊掛引線所支持。
  10. 如申請專利範圍第1項記載之半導體裝置，其中，前述半導體裝置係更具備固定於前述另一主面之第3之絕緣材料。
  11. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1之絕緣材料之體積電阻率係1000GΩ．cm以上。
  12. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1之絕緣材料係呈不會越過前述另一主面外周地固定於前述晶片焊墊上。
  13. 如申請專利範圍第1項記載之半導體裝置，其中，前述另一主面係呈4邊形，前述第1之絕緣材料係呈不會從在前述另一主面之對向的2邊越過地，固定於前述晶片焊墊上。
  14. 如申請專利範圍第1項記載之半導體裝置，其 中，前述第1之絕緣材料係構成在與前述另一主面中心部對向之前述晶片焊墊上交叉之十字型，且固定於前述晶片焊墊。
  15. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1之絕緣材料係分割成離散配置於與在前述晶片焊墊上之前述另一主面對向之範圍的複數之小片。
  16. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1之絕緣材料係具有到達至前述晶片焊墊之貫通孔。
  17. 如申請專利範圍第1項記載之半導體裝置，其中，前述第1之絕緣材料係被覆前述另一主面，前述第2之絕緣材料係與連結於前述一主面及前述另一主面之側面，前述第1之絕緣材料，及前述晶片焊墊接合加以固定。
  18. 如申請專利範圍第17項記載之半導體裝置，其中，前述第1之絕緣材料係經由前述第2之絕緣材料加以被覆。
  19. 如申請專利範圍第17項記載之半導體裝置，其中，前述第2之絕緣材料之彈性率係3000MPa以上，10000MPa以下。
  20. 如申請專利範圍第17項記載之半導體裝置，其中，前述第2之絕緣材料係絕緣電糊。
  21. 如申請專利範圍第1項記載之半導體裝置，其中，更具備形成於圍著前述晶片焊墊之中，接合前述第2 之絕緣材料之範圍的範圍，且含有到達至前述晶片焊墊之外緣之至少一部分的外緣部之電鍍層。
  22. 如申請專利範圍第21項記載之半導體裝置，其中，前述外緣部係到達至前述晶片焊墊之前述外緣全部之框狀。
  23. 如申請專利範圍第21項記載之半導體裝置，其中，前述晶片焊墊係矩形狀，前述外緣部係接合於前述晶片焊墊之四角，且具有離間於各角彼此之間的部分。
  24. 如申請專利範圍第21項記載之半導體裝置，其中，更具備支持前述晶片焊墊之吊掛引線，前述電鍍層係更含有形成於前述吊掛引線之吊掛引線部。
  25. 如申請專利範圍第21項記載之半導體裝置，其中，更具備複數之引線，及連接此等引線與前述半導體晶片之複數之接合纜線，前述電鍍層係更含有形成於前述引線之中包含接合有前述接合纜線之部分的範圍之引線部。
  26. 如申請專利範圍第21項記載之半導體裝置，其中，前述電鍍層係由Ag所成。
  27. 如申請專利範圍第1項記載之半導體裝置，其中，更具備導通於前述半導體晶片之輸入引線，輸出引線，及接地引線，前述半導體晶片係由前述接地引線連接成接地電位， 在施加正電壓於前述輸入引線之狀態，可將前述輸出引線，對於前述接地電位而言設定為負電位。
  28. 如申請專利範圍第1項記載之半導體裝置，其中，具備生成對於基準電位而言之負電壓的負電壓生成電路。
  29. 如申請專利範圍第1項記載之半導體裝置，其中，作為對於前述基準電壓而言生成複數之正電壓之系統電源而加以構成。
  30. 一種半導體裝置之製造方法，其特徵為具備：於半導體晶圓之一主面，形成元件及接合墊片之工程；於朝向與前述半導體晶圓之前述一主面相反側之另一主面，固定第1之絕緣材料之工程；將前述半導體晶圓切割成各個半導體晶片之工程；將前述半導體晶片，藉由第2之絕緣材料而固定於引線框之晶片焊墊上的工程；打線前述接合墊片與前述引線框之內引線的工程；模製前述半導體晶片及前述引線框的工程；將上述半導體晶片，固定於上述晶片焊墊上的工程中，上述半導體晶片，則一半以上埋設於上述第2之絕緣材料。
  31. 如申請專利範圍第30項記載之半導體裝置之製造方法，其中，前述第1之絕緣材料係經由旋塗法而塗佈於前述半導體晶圓之另一主面。
  32. 如申請專利範圍第1項之半導體裝置，其中，使上述第2之絕緣材料到達上述半導體晶片之側面上端，將 上述半導體晶片整體，埋沒於上述第2之絕緣材中。
  33. 如申請專利範圍第30項之半導體裝置之製造方法，其中，於將上述半導體晶片，固定於上述晶片焊墊上的工程中，使上述第2之絕緣材料到達上述半導體晶片之側面上端，將上述半導體晶片整體，埋沒於上述第2之絕緣材中。
TW100101797A 2010-01-18 2011-01-18 Semiconductor device and manufacturing method thereof TWI447825B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010008183 2010-01-18

Publications (2)

Publication Number Publication Date
TW201145415A TW201145415A (en) 2011-12-16
TWI447825B true TWI447825B (zh) 2014-08-01

Family

ID=44304389

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100101797A TWI447825B (zh) 2010-01-18 2011-01-18 Semiconductor device and manufacturing method thereof

Country Status (5)

Country Link
US (4) US8779569B2 (zh)
JP (1) JPWO2011087119A1 (zh)
CN (1) CN102714164B (zh)
TW (1) TWI447825B (zh)
WO (1) WO2011087119A1 (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011087119A1 (ja) 2010-01-18 2011-07-21 ローム株式会社 半導体装置およびその製造方法
KR101555741B1 (ko) * 2010-04-19 2015-09-25 닛토덴코 가부시키가이샤 플립칩형 반도체 이면용 필름
US10147660B2 (en) * 2011-10-27 2018-12-04 Global Circuits Innovations, Inc. Remapped packaged extracted die with 3D printed bond connections
CN102403282B (zh) * 2011-11-22 2013-08-28 江苏长电科技股份有限公司 有基岛四面无引脚封装结构及其制造方法
CN102403283B (zh) * 2011-11-25 2013-08-07 江苏长电科技股份有限公司 有基岛球栅阵列封装结构及其制造方法
JP5856883B2 (ja) * 2012-03-23 2016-02-10 セイコーインスツル株式会社 半導体集積回路装置
JP6227226B2 (ja) * 2012-05-11 2017-11-08 株式会社デンソー 半導体装置
US9355990B2 (en) * 2012-09-11 2016-05-31 Meiko Electronics Co., Ltd. Manufacturing method of device embedded substrate and device embedded substrate manufactured by this method
US9627305B2 (en) 2013-07-11 2017-04-18 Infineon Technologies Ag Semiconductor module with interlocked connection
JP2016157880A (ja) * 2015-02-26 2016-09-01 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US10037932B2 (en) 2015-03-30 2018-07-31 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN108701621B (zh) * 2016-02-24 2021-07-09 三菱电机株式会社 半导体模块以及半导体模块的制造方法
US9809446B1 (en) * 2016-05-09 2017-11-07 Amkor Technology, Inc. Semiconductor package and manufacturing method thereof
KR102389482B1 (ko) * 2017-12-04 2022-04-21 삼성전자주식회사 이미지 센서 패키지 및 이미지 센싱 모듈
CN110544633A (zh) * 2018-05-28 2019-12-06 浙江清华柔性电子技术研究院 芯片集成方法及芯片集成结构
JP6510123B2 (ja) * 2018-07-02 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
US11837518B2 (en) * 2020-08-26 2023-12-05 Texas Instruments Incorporated Coated semiconductor dies
US20230317568A1 (en) * 2022-03-31 2023-10-05 Texas Instruments Incorporated Isolation package with high thermal conductivity

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221125A (ja) * 1994-01-27 1995-08-18 Toyota Autom Loom Works Ltd 半導体部品の実装構造及び絶縁性接着剤
JPH113899A (ja) * 1997-06-11 1999-01-06 Sanken Electric Co Ltd 半導体素子の固着方法
TW525275B (en) * 1999-06-29 2003-03-21 Nec Corp Semiconductor device and method of manufacturing same
JP2010010634A (ja) * 2008-06-30 2010-01-14 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0344040A (ja) * 1989-07-12 1991-02-25 Hitachi Ltd 半導体装置及びその製造方法
JPH04726A (ja) 1990-04-18 1992-01-06 Toshiba Corp 半導体装置
JPH05343596A (ja) * 1992-06-11 1993-12-24 Seiko Epson Corp リードフレームおよびリードフレームの製造方法
JPH0883875A (ja) * 1994-09-13 1996-03-26 Kyodo Printing Co Ltd リードフレームの乾式めっき法
US6245597B1 (en) * 1999-09-28 2001-06-12 Microchip Technology Incorporated Method for reducing die cracking in integrated circuits
TW502408B (en) * 2001-03-09 2002-09-11 Advanced Semiconductor Eng Chip with chamfer
US6661102B1 (en) * 2002-01-18 2003-12-09 Advance Micro Devices, Inc. Semiconductor packaging apparatus for controlling die attach fillet height to reduce die shear stress
US7187075B1 (en) * 2004-07-29 2007-03-06 National Semiconductor Corporation Stress relieving film for semiconductor packages
US20060220245A1 (en) * 2005-04-05 2006-10-05 Kwun-Yao Ho Flip chip package and the fabrication thereof
US7892894B2 (en) * 2007-09-20 2011-02-22 Stats Chippac Ltd. Method of manufacturing integrated circuit package system with warp-free chip
WO2011087119A1 (ja) * 2010-01-18 2011-07-21 ローム株式会社 半導体装置およびその製造方法
US9768120B2 (en) * 2012-11-21 2017-09-19 Infineon Technologies Austria Ag Semiconductor device assembly including a chip carrier, semiconductor wafer and method of manufacturing a semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07221125A (ja) * 1994-01-27 1995-08-18 Toyota Autom Loom Works Ltd 半導体部品の実装構造及び絶縁性接着剤
JPH113899A (ja) * 1997-06-11 1999-01-06 Sanken Electric Co Ltd 半導体素子の固着方法
TW525275B (en) * 1999-06-29 2003-03-21 Nec Corp Semiconductor device and method of manufacturing same
JP2010010634A (ja) * 2008-06-30 2010-01-14 Shinko Electric Ind Co Ltd リードフレーム及び半導体装置の製造方法

Also Published As

Publication number Publication date
WO2011087119A1 (ja) 2011-07-21
US8779569B2 (en) 2014-07-15
JPWO2011087119A1 (ja) 2013-05-20
US20120286412A1 (en) 2012-11-15
US9406591B2 (en) 2016-08-02
US9859194B2 (en) 2018-01-02
TW201145415A (en) 2011-12-16
US20140284782A1 (en) 2014-09-25
CN102714164A (zh) 2012-10-03
US20160322285A1 (en) 2016-11-03
US20150348880A1 (en) 2015-12-03
CN102714164B (zh) 2015-04-01
US9142494B2 (en) 2015-09-22

Similar Documents

Publication Publication Date Title
TWI447825B (zh) Semiconductor device and manufacturing method thereof
US7485490B2 (en) Method of forming a stacked semiconductor package
CN110447099B (zh) 半导体器件
US7419855B1 (en) Apparatus and method for miniature semiconductor packages
TWI489563B (zh) 預先模鑄成形且封裝粘著的多晶粒半導體封裝
US20090189261A1 (en) Ultra-Thin Semiconductor Package
JP2005183923A (ja) 半導体装置およびその製造方法
WO2018194090A1 (ja) 半導体装置
US20090051019A1 (en) Multi-chip module package
US8922015B2 (en) Semiconductor device
TWI292213B (zh)
JP2895920B2 (ja) 半導体装置及びその製造方法
US20150075849A1 (en) Semiconductor device and lead frame with interposer
JP2019102568A (ja) 半導体装置およびその製造方法
US20130256920A1 (en) Semiconductor device
JP2004111745A (ja) 半導体装置
JP2002134439A (ja) 半導体チップの製造方法と樹脂封止型半導体装置およびその製造方法
JPH11111977A (ja) 半導体装置
KR20100002868A (ko) 반도체 패키지
KR20070028067A (ko) 반도체 패키지
JPH07335818A (ja) 半導体装置
JPH05211268A (ja) 半導体装置
JP2015046484A (ja) 半導体装置及び半導体装置の製造方法
JP3439890B2 (ja) 半導体装置及びその製造方法
KR20020075486A (ko) 반도체용 멀티 칩 패키지