WO2017145667A1 - 半導体モジュールおよびその製造方法 - Google Patents

半導体モジュールおよびその製造方法 Download PDF

Info

Publication number
WO2017145667A1
WO2017145667A1 PCT/JP2017/003400 JP2017003400W WO2017145667A1 WO 2017145667 A1 WO2017145667 A1 WO 2017145667A1 JP 2017003400 W JP2017003400 W JP 2017003400W WO 2017145667 A1 WO2017145667 A1 WO 2017145667A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor module
sealing member
module according
surface electrode
recess
Prior art date
Application number
PCT/JP2017/003400
Other languages
English (en)
French (fr)
Inventor
悠策 伊藤
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to US16/073,842 priority Critical patent/US10643969B2/en
Priority to CN201780011281.2A priority patent/CN108701621B/zh
Priority to JP2017533978A priority patent/JP6316508B2/ja
Priority to DE112017000977.4T priority patent/DE112017000977B4/de
Publication of WO2017145667A1 publication Critical patent/WO2017145667A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3178—Coating or filling in grooves made in the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331—Disposition
    • H01L2224/3318—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H01L2224/48991—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids being formed on the semiconductor or solid-state body to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85009—Pre-treatment of the connector or the bonding area
    • H01L2224/8503—Reshaping, e.g. forming the ball or the wedge of the wire connector
    • H01L2224/85035—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball"
    • H01L2224/85039—Reshaping, e.g. forming the ball or the wedge of the wire connector by heating means, e.g. "free-air-ball" using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8593—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape
    • H01L2224/85935—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape by heating means, e.g. reflowing
    • H01L2224/85939—Reshaping, e.g. for severing the wire, modifying the wedge or ball or the loop shape by heating means, e.g. reflowing using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00012—Relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Definitions

  • the present invention relates to a semiconductor module and a manufacturing method thereof, and more particularly to a power semiconductor module including a power semiconductor element and a manufacturing method thereof.
  • the semiconductor module usually has a substrate having a conductor pattern, a semiconductor element having a back surface bonded to the conductor pattern and a surface provided with a front electrode, and a bonding wire bonded to the front electrode.
  • the substrate, the semiconductor element, and the bonding wire are usually sealed with a sealing material such as a thermosetting resin or a gel resin.
  • Patent Document 1 Japanese Patent Laid-Open No. 2009-302261.
  • the bonding portion between the bonding wire and the surface electrode of the semiconductor element is coated with a coating layer having high thermal conductivity for the purpose of diffusing heat generated from the semiconductor chip.
  • This coating layer is made of copper (Cu) or the like formed by vapor deposition or the like.
  • the semiconductor module described in Patent Document 1 can promote diffusion of heat generated in a semiconductor element by coating a bonding portion between a bonding wire and a surface electrode of the semiconductor element with a coating layer having high thermal conductivity.
  • the coating layer described in Patent Document 1 is Cu or the like formed by vapor deposition or the like. Therefore, the coating layer described in Patent Document 1 does not contribute to improving the strength of the joint between the surface electrode of the semiconductor element and the bonding wire. In other words, the semiconductor module described in Patent Document 1 does not describe or suggest the problem of extending the life of the bonding portion between the surface electrode of the semiconductor element and the bonding wire.
  • the present invention has been made in view of the above-mentioned problems of the prior art. Specifically, the present invention provides a semiconductor module capable of extending the life of a joint between a surface electrode of a semiconductor element and a bonding wire.
  • the semiconductor module according to the present invention includes a semiconductor element having a surface electrode, a bonding wire having a bonding portion bonded to the surface electrode, a first sealing member, and a second sealing member.
  • the first sealing member seals the portion where the surface electrode and the bonding wire are joined.
  • the second sealing member covers the first sealing member.
  • the first sealing member has a higher elastic modulus than the second sealing member.
  • the semiconductor module according to the present invention can prolong the life of the junction between the surface electrode of the semiconductor element and the bonding wire.
  • FIG. 1 is a cross-sectional view of the semiconductor module according to the first embodiment.
  • the semiconductor module according to the first embodiment mainly includes an insulating substrate 1, a semiconductor element 2, a bonding wire 3, a first sealing member 4, and a second sealing member. 5.
  • the semiconductor module according to the first embodiment may further include a base plate 6, a case 7, and a heat sink 8.
  • the insulating substrate 1 includes an insulating layer 11 and a conductor pattern 12.
  • the insulating layer 11 has a front surface 11a and a back surface 11b.
  • the back surface 11b is a surface opposite to the front surface 11a.
  • alumina (Al 2 O 3 ), aluminum nitride (AlN), or the like is used for the insulating layer 11.
  • the conductor pattern 12 is formed on the insulating layer 11 and on the front surface 11a side and the back surface 11b side.
  • copper (Cu) is used for the conductor pattern 12.
  • the semiconductor element 2 has a front surface 2a and a back surface 2b.
  • the back surface 2b is a surface opposite to the front surface 2a.
  • the semiconductor element 2 is, for example, a power semiconductor element having a vertical structure in which a current flows from the front surface 2a side to the back surface 2b side.
  • the semiconductor element 2 is a switching element such as an IGBT (Insulated Gate Bipolar Transistor), a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor), or a rectifying element such as a Schottky barrier diode.
  • the semiconductor element 2 is formed using, for example, a single crystal of silicon (Si).
  • the semiconductor material constituting the semiconductor element 2 is not limited to this.
  • a semiconductor material having a wide band gap such as silicon carbide (SiC), silicon nitride (GaN), or the like may be used.
  • the semiconductor element 2 has a back electrode 21.
  • the back electrode 21 is formed on the back surface 2 b side of the semiconductor element 2.
  • an aluminum (Al) alloy containing Si is used for the back electrode 21, for example, an aluminum (Al) alloy containing Si is used.
  • the back electrode 21 may have a coating layer.
  • nickel (Ni), gold (Au), or a structure in which these are laminated is used for the coating layer.
  • the back electrode 21 is bonded to the conductor pattern 12 on the front surface 11a side of the insulating substrate 1.
  • the back electrode 21 and the conductor pattern 12 on the front surface 11a side are joined via a first joining member (not shown).
  • a first joining member for example, solder, sinterable silver particles or the like is used.
  • the semiconductor element 2 has a surface electrode 22.
  • the surface electrode 22 is formed on the surface 2 a side of the semiconductor element 2.
  • an Al alloy containing Si is used for the surface electrode 22 .
  • the surface electrode 22 may have a coating layer.
  • the coating layer for example, Ni, Au, or a structure in which these are laminated is used.
  • the bonding wire 3 has a joint 31.
  • the bonding wire 3 is bonded to the surface electrode 22 at the bonding portion 31.
  • the joint portion 31 has an outer periphery 32.
  • the bonding wire 3 and the surface electrode 22 may form a notch shape on the outer periphery 32 of the bonding portion 31.
  • FIG. 2 is a top view of the surface electrode 22 in the semiconductor module according to the first embodiment. As shown in FIGS. 1 and 2, the bonding wire 3 around the bonding portion 31 is covered with a first sealing member 4.
  • FIG. 3 is a top view of the surface electrode 22 of the semiconductor module according to the first modification of the first embodiment. 4 is a cross-sectional view taken along the line IV-IV in FIG. As shown in FIGS. 3 and 4, in the first modification of the first embodiment, the bonding wire 3 above the bonding portion 31 is not covered with the first sealing member 4. However, in the first modification of the first embodiment, the first sealing member 4 is filled between the bonding wire 3 and the surface electrode 22 on the outer periphery 32 of the joint portion 31.
  • the first sealing member 4 may not be filled between the bonding wire 3 and the surface electrode 22 over the entire circumference of the outer periphery 32 of the joint portion 31.
  • FIG. 5 is a top view of the surface electrode 22 of the semiconductor module according to the second modification of the first embodiment. 6 is a cross-sectional view taken along the line VI-VI in FIG.
  • the first sealing member 4 in the second modification of the first embodiment, includes the bonding wire 3 and the surface electrode in a part of the outer periphery 32 of the joining portion 31. 22 is filled.
  • the first sealing member 4 only needs to be filled between the bonding wire 3 and the surface electrode 22 in at least a part of the outer periphery 32 of the bonding portion 31.
  • FIG. 7 is a top view of the surface electrode of the semiconductor module according to the third modification of the first embodiment.
  • the plurality of joint portions 31 are collectively sealed by the first sealing member 4.
  • all the joint portions 31 may be collectively sealed by the first sealing member 4.
  • the first sealing member 4 may partially seal all of the joint portions 31.
  • the first sealing member 4 has a higher elastic modulus than the second sealing member 5.
  • the first sealing member 4 preferably has the same elastic modulus as the bonding wire 3. More specifically, the elastic modulus of the first sealing member 4 is preferably 70 GPa or more.
  • the resin used as the first sealing member 4 for example, a resin having a high elastic modulus can be used.
  • the resin used as the first sealing member 4 preferably has a high glass transition temperature. Specifically, it is preferable that the resin used for the first sealing member 4 has a glass transition temperature higher than the maximum use temperature of the semiconductor module. Specifically, the resin used for the first sealing member 4 preferably has a glass transition temperature of 150 ° C. or higher.
  • an insulating material is used as a sealing member of a semiconductor element.
  • an insulating material not only an insulating material but also a conductive material can be used as the first sealing member 4. That is, the first sealing member 4 may have a higher electrical conductivity than the second sealing member 5. This is because the first sealing member 4 is further sealed by the second sealing member 5 to ensure insulation between the semiconductor element 2 and the conductor pattern. Therefore, the first sealing member 4 is not limited to a resin material.
  • a resin containing a filler can be used as the first sealing member 4.
  • This filler is, for example, metal or ceramics.
  • a metal material can be used as the first sealing member 4.
  • the metal material used as the first sealing member 4 is a solder such as a tin (Sn) alloy, for example.
  • the second sealing member 5 is filled in the semiconductor module according to the first embodiment. More specifically, the second sealing member 5 is filled in an area defined by the base plate 6 and the case 7. Thereby, the insulating substrate 1, the semiconductor element 2, and the bonding wire 3 are sealed. However, the second sealing member 5 does not have to seal all of the insulating substrate 1, the semiconductor element 2, and the bonding wire 3. The second sealing member 5 only needs to cover at least the first sealing member 4.
  • the second sealing member 5 has an insulating property.
  • the second sealing member 5 preferably has a higher dielectric breakdown strength than the first sealing member 4. More specifically, the second sealing member 5 preferably has a dielectric breakdown strength of 10 kV (1 mm).
  • the second sealing member 5 has a low elastic modulus. Thereby, it can prevent that the 2nd sealing member 5 peels on the surface of the semiconductor element 2 due to the difference in a thermal expansion coefficient. More specifically, the elastic modulus of the second sealing member 5 is preferably 30 GPa or less.
  • An example of a material used for the second sealing member is silicone gel.
  • the base plate 6 has a front surface 6a and a back surface 6b.
  • the back surface 6b is a surface opposite to the front surface 6a.
  • the base plate 6 is made of a material having high thermal conductivity.
  • the front surface 6 a of the base plate 6 is bonded to the conductor pattern 12 formed on the back surface 11 b side of the insulating substrate 1.
  • the conductor pattern 12 and the base plate 6 are joined by a second joining member (not shown).
  • the second joining member for example, solder or sinterable silver particles are used.
  • Case 7 has a side wall 71 and a bottom 72.
  • case 7 for example, polyphenylene sulfide (PPS), polybutylene terephthalate (PBT), or the like is used.
  • PPS polyphenylene sulfide
  • PBT polybutylene terephthalate
  • the case 7 is joined to the surface 6 a of the base plate 6 at the bottom 72.
  • the case 7 and the base plate 6 constitute a housing of the semiconductor module according to the first embodiment.
  • the heat sink 8 has a front surface 8a and a back surface 8b.
  • the back surface 8b is a surface opposite to the front surface 8a.
  • the heat sink 8 is made of a material having high thermal conductivity. For example, Al is used for the heat sink 8.
  • the front surface 8 a of the heat sink 8 is joined to the back surface 6 b of the base plate 6.
  • the heat sink 8 and the base plate 6 are joined by a third joining member (not shown).
  • the third joining member is, for example, a heat transfer grease.
  • the heat generated from the semiconductor element 2 is carried to the heat sink 8 through the insulating substrate 1 and the base plate 6.
  • the heat carried to the heat sink 8 is radiated to the outside of the semiconductor module according to the first embodiment via the back surface 8b of the heat sink 8.
  • the manufacturing process of the semiconductor module according to the first embodiment includes a joining step S1, a first sealing step S2, and a second sealing step S3.
  • the insulating substrate 1 is joined to the base plate 6.
  • the semiconductor element 2 is bonded to the insulating substrate 1.
  • the bonding wire 3 is wire bonded to the surface electrode 22 of the semiconductor element 2.
  • the case 7 is joined to the base plate 6.
  • FIG. 8 is a cross-sectional view in the first sealing step S2 of the semiconductor module according to the first embodiment.
  • the liquid first sealing member 4 is supplied to the joint portion 31.
  • the first sealing member 4 is a resin
  • a mixture of the main agent and the curing agent is dropped in the vicinity of the joint portion 31.
  • the first sealing member 4 is a solder alloy
  • the solder melted by the soldering iron is supplied to the joint portion 31.
  • the supplied liquid first sealing member 4 is cured.
  • the first sealing member 4 is a resin, for example, the first sealing member 4 is cured by holding the supplied liquid first sealing member 4 at room temperature.
  • the first sealing member 4 is a solder alloy, the first sealing member 4 is cured by cooling the supplied liquid first sealing member 4. Thereby, as shown in FIG. 8B, the joint portion 31 is sealed by the first sealing member 4.
  • the liquid second sealing member 5 is supplied into the semiconductor module according to the first embodiment defined by the case 7 and the base plate 6.
  • the first sealing member 4 By curing the liquid second sealing member 5, as shown in FIG. 1, the first sealing member 4, the insulating substrate 1, the semiconductor element 2, and the bonding wire 3 are sealed.
  • Thermal stress is repeatedly generated at the joint 31 between the surface electrode 22 and the bonding wire 3 due to the difference in thermal expansion coefficient between the bonding wire 3 and the semiconductor element 2.
  • a notch shape may be formed by the bonding wire 3 and the surface electrode 22.
  • Such a notch shape tends to be a location where stress is concentrated. Therefore, this thermal stress tends to concentrate on the outer periphery 32 of the joint portion 31.
  • the semiconductor module according to the first embodiment at least the outer periphery 32 of the joint portion 31 between the surface electrode 22 and the bonding wire 3 is sealed with the first sealing member 4. Further, the first sealing member 4 has a higher elastic modulus than the second sealing member 5.
  • stress concentration on the outer periphery 32 of the joint portion 31 can be reduced. That is, according to the semiconductor module according to the first embodiment, the generation and progress of cracks in the outer periphery 32 of the joint portion 31 can be suppressed. As a result, the life of the joint portion 31 can be extended.
  • the semiconductor module 2 when the semiconductor element 2 is formed using a semiconductor material having a wide band gap such as SiC or GaN, the semiconductor module 2 may be used at a high temperature. Under such a high temperature, when a normal sealing resin is used, the sealing resin loses its elasticity due to softening and deterioration.
  • the first sealing member 4 when the first sealing member 4 is made of a metal material or a resin containing a filler, the first sealing member 4 is used even under such a high temperature. By maintaining this elasticity, it is possible to extend the life of the joint portion 31. This is because the metal material or filler is less deteriorated even at a high temperature.
  • the semiconductor module according to the second embodiment mainly includes an insulating substrate 1, a semiconductor element 2, a bonding wire 3, a first sealing member 4, And a second sealing member 5. Similar to the semiconductor module according to the first embodiment, the semiconductor module according to the second embodiment may further include a base plate 6, a case 7, and a heat sink 8.
  • the semiconductor module according to the second embodiment differs from the semiconductor module according to the first embodiment in the surface electrode 22.
  • FIG. 9 is a cross-sectional view of the semiconductor module according to the second embodiment.
  • the surface electrode 22 of the semiconductor module according to the second embodiment has a recess 23.
  • the recess 23 is formed on the surface of the surface electrode 22.
  • the first sealing member 4 is filled in at least a part of the outer periphery 32 of the joint portion 31 and is also filled in the recess 23.
  • FIG. 10 is a top view of the surface electrode 22 of the semiconductor module according to the second embodiment. As shown in FIG. 10, the recess 23 may be continuously formed on the surface electrode 22 so as to surround the joint portion 31, for example.
  • FIG. 11 is a top view of the surface electrode 22 of the semiconductor module according to the first modification of the second embodiment.
  • the recess 23 may be formed by being divided into a plurality of portions. It should be noted that there may be a region not surrounded by the recess 23 around the joint portion 31. That is, the recess 23 does not need to be formed on all four sides around the joint portion 31 and may be formed only in a specific direction.
  • FIG. 12 is a top view of the surface electrode 22 of the semiconductor module according to the second modification of the second embodiment.
  • the recess 23 has a first recess 23a and a second recess 23b.
  • the first recess 23 a is formed around the joint portion 31.
  • the second recess 23b is formed outside the first recess 23a. That is, the second recess 23b is formed at a position farther from the outer periphery 32 of the joint portion 31 than the first recess 23a.
  • the recess 23 may be formed so as to surround the joint portion 31 in a multiple manner.
  • FIG. 13 is a top view of the surface electrode 22 of the semiconductor module according to the third modification of the second embodiment.
  • the recess 23 may be formed on the surface electrode 22 so as to straddle the periphery of the plurality of joint portions 31. Thus, the recess 23 does not have to be formed for each individual joint 31.
  • a method for manufacturing a semiconductor module according to the second embodiment will be described below.
  • the manufacturing method of the semiconductor module according to the second embodiment is similar to the manufacturing method of the semiconductor module according to the first embodiment.
  • the bonding step S1, the first sealing step S2, the second sealing step S3, have.
  • the method for manufacturing a semiconductor module according to the second embodiment further includes a recess forming step S4.
  • FIG. 14 is a cross-sectional view in the manufacturing process of the semiconductor module according to the second embodiment.
  • a recess forming process S4 is performed.
  • the recess 23 is formed.
  • the depression 23 is formed by, for example, irradiating the surface electrode 22 with the laser beam L from the laser beam irradiation source 24.
  • the laser beam L is irradiated to the periphery of the portion that is bonded to the bonding wire 3 and becomes the bonded portion 31.
  • the laser beam irradiation source 24 is, for example, a carbon dioxide laser processing machine.
  • the bonding step S1 and the first sealing step S2 are performed.
  • 1st sealing process S2 not only the outer periphery 32 of the junction part 31 but the hollow 23 is filled with the 1st sealing member 4, and the junction part 31 is sealed.
  • the second sealing step S3 is performed.
  • FIG. 15 is a cross-sectional view of a modification of the manufacturing process of the semiconductor module according to the second embodiment.
  • the bonding process S1 is performed.
  • the joining step S ⁇ b> 1 is performed, as shown in FIG. 15A
  • the indentation 23 is formed around the outer periphery 32 of the joining portion 31 by performing the indentation forming step S ⁇ b> 4.
  • the first sealing step S2 is performed.
  • the second sealing step S3 is performed.
  • thermal stress is repeatedly generated at the joint 31 between the surface electrode 22 and the bonding wire 3 due to the difference in thermal expansion coefficient between the bonding wire 3 and the semiconductor element 2.
  • This thermal stress tends to concentrate on the outer periphery 32 of the joint 31. Therefore, peeling is caused along the interface between the first sealing member 4 and the surface electrode 22 from the end portion of the first sealing member 4 toward the outer periphery 32 of the joint portion 31 due to such repeated thermal stress. May progress.
  • a recess 23 is provided on the surface electrode 22.
  • the direction of the above-described peeling changes greatly in the depression 23. Therefore, in the semiconductor module according to the second embodiment, since the surface electrode 22 has the recess 23, the progress of peeling is suppressed. As a result, in the semiconductor module according to the second embodiment, it is possible to further increase the life of the joint portion 31.
  • the progress direction of peeling greatly changes at a plurality of locations. Therefore, in such a case, the progress of peeling is further suppressed. As a result, it is possible to further extend the life of the joint portion 31.
  • the semiconductor module according to the third embodiment mainly includes an insulating substrate 1, a semiconductor element 2, a bonding wire 3, a first sealing member 4, And a second sealing member 5.
  • the semiconductor module according to the fourth embodiment may further include a base plate 6, a case 7, and a heat sink 8, similarly to the semiconductor module according to the second embodiment.
  • the surface electrode 22 has a recess 23.
  • the shape of the recess 23 is different from that of the semiconductor module according to the second embodiment.
  • FIG. 16 is a cross-sectional view of the periphery of the surface electrode of the semiconductor module according to the third embodiment.
  • the surface electrode 22 has a recess 23.
  • the recess 23 is formed around the outer periphery 32 of the joint portion 31 on the surface electrode 22.
  • the first sealing member 4 is filled in at least a part of the outer periphery 32 of the joint portion 31 and is also filled in the recess 23.
  • the recess 23 has an opening 23c and a bottom 23d.
  • the recess 23 is inclined with respect to a direction perpendicular to the surface of the surface electrode 22. That is, the direction from the bottom 23d toward the opening 23c is different from the direction perpendicular to the surface of the surface electrode. More specifically, it is preferable that the recess 23 is inclined so that the bottom 23d is farther from the joint portion 31 in plan view than the opening 23c.
  • the part in which the inclination of the hollow 23 is provided may be a part.
  • the indent has a side surface. In plan view, at least a part of the bottom 23d or the side surface is located farther from the joint portion 31 than the opening 23c.
  • the method for manufacturing a semiconductor module according to the third embodiment will be described below.
  • the manufacturing process of the semiconductor module according to the third embodiment is similar to the manufacturing process of the semiconductor module according to the second embodiment.
  • the manufacturing process of the semiconductor module according to the fourth embodiment is different from the manufacturing process of the semiconductor module according to the third embodiment in the dent formation process S4.
  • FIG. 17 is a cross-sectional view in the recess formation step S4 of the third embodiment.
  • an inclined dent 23 is formed in the dent forming step S4.
  • the inclined recess 23 is formed by irradiating a laser beam L inclined with respect to a direction perpendicular to the surface of the surface electrode 22 around a portion that becomes the bonding portion 31.
  • the laser beam irradiation source 24 may be disposed at an angle.
  • the first sealing is performed from the end of the first sealing member 4 toward the outer periphery 32 of the joint 31 due to repeated thermal stress generated in the joint 31 between the surface electrode 22 and the bonding wire 3.
  • the peeling may progress along the interface between the member 4 and the surface electrode 22.
  • an inclined recess 23 is formed on the surface electrode 22.
  • the direction of peeling is changed more greatly. Therefore, in the semiconductor module according to the third embodiment, the progress of the peeling is further suppressed by having the inclined recess 23 in the surface electrode 22. As a result, in the semiconductor module according to the second embodiment, it is possible to further increase the life of the joint portion 31.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

半導体モジュールは、表面電極（２２）を有する半導体素子（２）と、表面電極（２２）に接合されている接合部（３１）を有するボンディングワイヤ（３）と、第１の封止部材（４）と、第２の封止部材（５）とを有する。第１の封止部材（４）は、表面電極（２２）とボンディングワイヤ（３）が接合している部分を封止している。第２の封止部材（５）は、第１の封止部材（４）を覆っている。第１の封止部材（４）は第２の封止部材（５）よりも弾性率が高い。

Description

半導体モジュールおよびその製造方法
　本発明は、半導体モジュールおよびその製造方法に関し、特にパワー半導体素子を含むパワー半導体モジュールおよびその製造方法に関する。
　半導体モジュールは、通常、導体パターンを有する基板と、導体パターンに接合される裏面と表面電極が設けられている表面とを有する半導体素子と、表面電極に接合されたボンディングワイヤを有している。この基板と、半導体素子と、ボンディングワイヤは、通常、熱硬化性樹脂又はゲル状樹脂等の封止材料によって封止されている。
　このような半導体モジュールの１例が、特許文献１（特開２００９－３０２２６１号公報）に記載されている。特許文献１記載の半導体モジュールのおいては、半導体チップから発生する熱の拡散を目的として、ボンディングワイヤと半導体素子の表面電極の接合部が、熱伝導率の高い被覆層によりコーティングされている。この被覆層は、蒸着等により形成された銅（Ｃｕ）等である。
特開２００９－３０２２６１号公報
　特許文献１記載の半導体モジュールは、ボンディングワイヤと半導体素子の表面電極の接合部を熱伝導率の高い被覆層によりコーティングすることにより、半導体素子において発生した熱の拡散を促進することができる。
　しかしながら、特許文献１記載の被覆層は、蒸着等により形成されたＣｕ等である。そのため、特許文献１記載の被覆層は、半導体素子の表面電極とボンディングワイヤの接合部の強度向上には寄与しない。換言すれば、特許文献１記載の半導体モジュールには、半導体素子の表面電極とボンディングワイヤの接合部の長寿命化との課題は、記載も示唆もされていない。
　本発明は、上記の従来技術の問題点に鑑みてなされたものである。具体的には、本発明は、半導体素子の表面電極とボンディングワイヤの接合部を長寿命化することができる半導体モジュールを提供するものである。
　本発明に係る半導体モジュールは、表面電極を有する半導体素子と、表面電極に接合されている接合部を有するボンディングワイヤと、第１の封止部材と、第２の封止部材とを有する。第１の封止部材は、表面電極とボンディングワイヤが接合している部分を封止している。第２の封止部材は、第１の封止部材を覆っている。第１の封止部材は、第２の封止部材よりも弾性率が高い。
　本発明に係る半導体モジュールによると、半導体素子の表面電極とボンディングワイヤの接合部を長寿命化することができる。
第１の実施形態に係る半導体モジュールの断面図である。 第１の実施形態に係る半導体モジュールの表面電極の上面図である。 第１の実施形態の第１の変形例に係る半導体モジュールの表面電極の上面図である。 第１の実施形態の第１の変形例に係る半導体モジュールの表面電極の断面図である。 第１の実施形態の第２の変形例に係る半導体モジュールの表面電極の上面図である。 第１の実施形態の第２の変形例に係る半導体モジュールの表面電極の断面図である。 第１の実施形態の第３の変形例に係る半導体モジュールの表面電極の上面図である。 第１の実施形態に係る半導体モジュールの第１封止工程における断面図である。 第２の実施形態に係る半導体モジュールの断面図である。 第２の実施形態に係る半導体モジュールの表面電極の上面図である。 第２の実施形態の第１の変形例に係る半導体モジュールの表面電極の上面図である。 第２の実施形態の第２の変形例に係る半導体モジュールの表面電極の上面図である。 第２の実施形態の第３の変形例に係る半導体モジュールの表面電極の上面図である。 第２の実施形態に係る半導体モジュールの製造工程における断面図である。 第２の実施形態に係る半導体モジュールの製造工程の変形例における断面図である。 第３の実施形態に係る半導体モジュールの表面電極周辺の断面図である。 第３の実施形態に係る半導体モジュールのくぼみ形成工程における断面図である。
　以下に、実施形態について、図を参照して説明する。なお、各図中同一または相当部分には同一符号を付している。また、以下に記載する実施形態の少なくとも一部を任意に組み合わせてもよい。
　（第１の実施形態）
　以下に、第１の実施形態に係る半導体モジュールの構造について説明する。
　図１は、第１の実施形態に係る半導体モジュールの断面図である。図１に示すように、第１の実施形態に係る半導体モジュールは、主として、絶縁基板１と、半導体素子２と、ボンディングワイヤ３と、第１の封止部材４と、第２の封止部材５とを有している。
　第１の実施形態に係る半導体モジュールは、ベース板６と、ケース７と、ヒートシンク８とをさらに有していてもよい。
　第１の実施形態に係る絶縁基板１は、絶縁層１１と、導体パターン１２とを有している。絶縁層は１１は、表面１１ａと、裏面１１ｂとを有している。裏面１１ｂは、表面１１ａの反対側の面である。絶縁層１１には、例えばアルミナ（Ａｌ2Ｏ3）、窒化アルミニウム（ＡｌＮ）等が用いられる。
　導体パターン１２は、絶縁層１１上であって、表面１１ａ側及び裏面１１ｂ側に形成されている。導体パターン１２には、例えば銅（Ｃｕ）が用いられる。
　半導体素子２は、表面２ａ及び裏面２ｂを有している。裏面２ｂは、表面２ａの反対側の面である。半導体素子２は、例えば、表面２ａ側から裏面２ｂ側に向かって電流が流れる縦型構造を有しているパワー半導体素子である。半導体素子２は、例えばＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）、縦型ＭＯＳＦＥＴ（Metal　Oxide　Semiconductor　Field　Effect　Transistor）のようなスイッチング素子、又はショットキーバリアダイオードのような整流素子である。
　半導体素子２は、例えばシリコン（Ｓｉ）の単結晶を用いて形成されている。半導体素子２を構成する半導体材料はこれに限られるものではない。例えば炭化珪素（ＳｉＣ）、窒化珪素（ＧａＮ）等のワイドバンドギャップを有する半導体材料であってもよい。
　半導体素子２は、裏面電極２１を有している。裏面電極２１は、半導体素子２の裏面２ｂ側に形成されている。裏面電極２１には、例えばＳｉを含有するアルミニウム（Ａｌ）合金等が用いられる。裏面電極２１は、被覆層を有していてもよい。被覆層には、例えばニッケル（Ｎｉ）、金（Ａｕ）又はこれらを積層した構造が用いられる。
　裏面電極２１は、絶縁基板１の表面１１ａ側の導体パターン１２に接合されている。裏面電極２１と表面１１ａ側の導体パターン１２は、第１の接合部材（図示しない）を介して接合されている。第１の接合部材としては、例えばはんだ、焼結性銀粒子等が用いられる。
　半導体素子２は、表面電極２２を有している。表面電極２２は、半導体素子２の表面２ａ側に形成されている。表面電極２２には、例えばＳｉを含有するＡｌ合金等が用いられる。表面電極２２は、被覆層を有していてもよい。被覆層には、例えばＮｉ、Ａｕ又はこれらを積層した構造が用いられる。
　ボンディングワイヤ３は、接合部３１を有している。ボンディングワイヤ３は、接合部３１において、表面電極２２と接合している。ボンディングワイヤ３には、例えばＡｕ、Ａｌ、Ｃｕ等が用いられる。接合部３１は、外周３２を有している。ボンディングワイヤ３及び表面電極２２は、接合部３１の外周３２において、切欠き形状を形成している場合がある。
　第１の封止部材４は、接合部３１を封止している。図２は、第１の実施形態に係る半導体モジュールにおける表面電極２２の上面図である。図１及び図２に示すように、接合部３１周囲のボンディングワイヤ３は、第１の封止部材４により覆われている。
　但し、第１の封止部材４は、接合部３１周囲のボンディングワイヤ３全体を覆っている必要はない。図３は、第１の実施形態の第１の変形例に係る半導体モジュールの表面電極２２の上面図である。図４は、図３におけるＩＶ－ＩＶ断面の断面図である。図３及び図４に示すように、第１の実施形態の第１の変形例においては、接合部３１上方のボンディングワイヤ３は第１の封止部材４により覆われていない。しかしながら、第１の実施形態の第１の変形例においては、第１の封止部材４は、接合部３１の外周３２において、ボンディングワイヤ３と表面電極２２の間に充填されている。
　第１の封止部材４は、接合部３１の外周３２の全周にわたってボンディングワイヤ３と表面電極２２の間に充填されていなくてもよい。図５は、第１の実施形態の第２の変形例に係る半導体モジュールの表面電極２２の上面図である。図６は、図５（Ａ）におけるＶＩ－ＶＩ断面の断面図である。図５及び図６に示すように、第１の実施形態の第２の変形例においては、第１の封止部材４は、接合部３１の外周３２の一部において、ボンディングワイヤ３と表面電極２２の間に充填されている。このように、第１の封止部材４は、接合部３１の外周３２の少なくとも一部において、ボンディングワイヤ３と表面電極２２の間に充填されていればよい。
　図７は、第１の実施形態の第３の変形例に係る半導体モジュールの表面電極の上面図である。図７に示すように、第１の実施形態の第３の変形例においては、複数の接合部３１が第１の封止部材４により一括して封止されている。この場合、第１の封止部材４により全ての接合部３１が一括して封止されてもよい。また、第１の封止部材４により、全ての接合部３１のうちの一部が一括して封止されてもよい。
　第１の封止部材４は、第２の封止部材５よりも弾性率が高い。第１の封止部材４は、ボンディングワイヤ３と同程度の弾性率を有していることが好ましい。より具体的には、第１の封止部材４の弾性率は、７０ＧＰａ以上であることが好ましい。
　第１の封止部材４として、例えば弾性率が高い樹脂を用いることができる。第１の封止部材４として用いられる樹脂は、ガラス転移温度が高いことが好ましい。具体的には、第１の封止部材４に用いられる樹脂は、半導体モジュールの最高使用温度よりも高いガラス転移温度を有していることが好ましい。具体的には、第１の封止部材４に用いられる樹脂は、１５０℃以上のガラス転移温度を有していることが好ましい。
　通常、半導体素子の封止部材としては、絶縁性を有する材料が用いられる。しかしながら、第１の実施形態に係る半導体モジュールにおいては、第１の封止部材４として、絶縁性材料のみならず、導電性材料を用いることもできる。すなわち、第１の封止部材４は、第２の封止部材５よりも電気伝導率が高くてもよい。第１の封止部材４は、第２の封止部材５によりさらに封止されることにより、半導体素子２と導体パターン等の間の絶縁が確保されるからである。そのため、第１の封止部材４は樹脂材料に限られない。
　より具体的には、第１の封止部材４として、フィラーを含有する樹脂を用いることができる。このフィラーとしては、例えば金属又はセラミックスである。さらに、第１の封止部材４として、例えば金属材料を用いることもできる。第１の封止部材４として用いられる金属材料としては、例えば錫（Ｓｎ）合金等のはんだである。
　図１に示すように、第２の封止部材５は、第１の実施形態に係る半導体モジュールの内部に充填されている。より具体的には、第２の封止部材５は、ベース板６とケース７により画される領域の内部に充填されている。これにより、絶縁基板１と、半導体素子２と、ボンディングワイヤ３とを封止されている。しかしながら、第２の封止部材５は、絶縁基板１、半導体素子２、ボンディングワイヤ３の全てを封止する必要はない。第２の封止部材５は、少なくとも第１の封止部材４を覆っていればよい。
　第２の封止部材５は、絶縁性を有している。第２の封止部材５は、好ましくは、第１の封止部材４より絶縁破壊強さが高い。より具体的には、第２の封止部材５は、１０ｋＶ（１ｍｍ）の絶縁破壊強さを有していることが好ましい。
　第２の封止部材５は、低い弾性率を有していることが好ましい。これにより、第２の封止部材５が半導体素子２の表面において、熱膨張率の違いに起因して剥がれることを防止することができる。より具体的には、第２の封止部材５の弾性率は、３０ＧＰａ以下であることが好ましい。第２の封止部材に用いられる材料としては、例えばシリコーンゲルである。
　ベース板６は、表面６ａと裏面６ｂとを有している。裏面６ｂは、表面６ａの反対側の面である。ベース板６は、熱伝導性の高い材料により構成されている。ベース板６には、例えばＣｕが用いられる。ベース板６の表面６ａは、絶縁基板１の裏面１１ｂ側に形成された導体パターン１２に接合されている。導体パターン１２とベース板６は、第２の接合部材（図示しない）により接合されている。第２の接合部材としては、例えば、はんだ、焼結性銀粒子が用いられる。
　ケース７は、側壁７１と底部７２とを有している。ケース７には、例えばポリフェニレンサルファイド（ＰＰＳ）、ポリブチレンテレフタレート（ＰＢＴ）等が用いられる。ケース７は、底部７２において、ベース板６の表面６ａに接合されている。ケース７及びベース板６は、第１の実施形態に係る半導体モジュールの筐体を構成している。
　ヒートシンク８は、表面８ａと裏面８ｂとを有している。裏面８ｂは、表面８ａの反対側の面である。ヒートシンク８は、熱伝導性の高い材料により構成されている。ヒートシンク８には、例えばＡｌが用いられる。ヒートシンク８の表面８ａは、ベース板６の裏面６ｂと接合されている。ヒートシンク８とベース板６は、第３の接合部材（図示しない）により接合されている。第３の接合部材は、例えば伝熱性グリースである。
　半導体素子２から発生した熱は、絶縁基板１及びベース板６を介して、ヒートシンク８に運ばれる。ヒートシンク８に運ばれた熱は、ヒートシンク８の裏面８ｂを介して、第１の実施形態に係る半導体モジュールの外部に放熱される。
　以下に、第１の実施形態に係る半導体モジュールの製造工程について説明する。
　第１の実施形態に係る半導体モジュールの製造工程は、接合工程Ｓ１と、第１封止工程Ｓ２と、第２封止工程Ｓ３とを有している。
　接合工程Ｓ１においては、絶縁基板１が、ベース板６に接合される。接合工程Ｓ１においては、半導体素子２が、絶縁基板１に接合される。接合工程Ｓ１においては、ボンディングワイヤ３が、半導体素子２の表面電極２２に、ワイヤボンディングされる。さらに、接合工程Ｓ１においては、ケース７がベース板６に接合される。これにより、封止を行う前の半導体モジュールの構造が形成される。
　図８は、第１の実施形態に係る半導体モジュールの第１封止工程Ｓ２における断面図である。第１封止工程Ｓ２においては、第１に、図８（Ａ）に示すように、液状の第１の封止部材４が、接合部３１に供給される。第１の封止部材４が樹脂である場合には、主剤と硬化剤の混合物が、接合部３１の近傍に滴下される。第１の封止部材４がはんだ合金である場合には、はんだごてによって融解させたはんだが、接合部３１に供給される。
　第１封止工程Ｓ２においては、第２に、供給された液状の第１の封止部材４が、硬化する。第１の封止部材４が樹脂である場合には、例えば供給された液状の第１の封止部材４を常温下において保持することにより、第１の封止部材４が硬化する。第１の封止部材４がはんだ合金である場合には、供給された液状の第１の封止部材４を冷却することで、第１の封止部材４が硬化する。これにより、図８（Ｂ）に示すように、接合部３１が、第１の封止部材４により封止される。
　第２封止工程Ｓ３においては、ケース７とベース板６とにより画される第１の実施形態に係る半導体モジュールの内部に、液状の第２の封止部材５が供給される。この液状の第２の封止部材５を硬化することにより、図１に示すように、第１の封止部材４と、絶縁基板１と、半導体素子２と、ボンディングワイヤ３とが封止される。
　以下に、第１の実施形態に係る半導体モジュールの効果について説明する。
　表面電極２２とボンディングワイヤ３との接合部３１には、ボンディングワイヤ３と半導体素子２の熱膨張係数の差により、繰り返し熱応力が発生する。接合部３１の外周３２においては、ボンディングワイヤ３と表面電極２２により、切欠き形状が形成される場合がある。このような切欠き形状は、応力が集中する箇所となりやすい。そのため、この熱応力は、接合部３１の外周３２に集中しやすい。
　しかしながら、第１の実施形態に係る半導体モジュールは、少なくとも表面電極２２とボンディングワイヤ３との接合部３１の外周３２が、第１の封止部材４により封止されている。また、第１の封止部材４は、第２の封止部材５よりも弾性率が高い。
　そのため、第１の実施形態に係る半導体モジュールにおいては、接合部３１の外周３２における応力の集中を緩和することができる。すなわち、第１の実施形態に係る半導体モジュールによると、接合部３１の外周３２におけるクラックの発生、進展を抑制することができる。これにより、接合部３１の長寿命化を図ることが可能となる。
　第１の実施形態に係る半導体モジュールにおいて、例えば半導体素子２がＳｉＣ、ＧａＮ等のワイドバンドギャップを有する半導体材料を用いて形成されている場合、高温下において使用される可能性がある。このような高温下においては、通常の封止樹脂が用いられた場合、軟化、劣化によって、封止樹脂が弾性を失う。
　そのため、第１の実施形態に係る半導体モジュールにおいて、第１の封止部材４が金属材料、又はフィラーを含有する樹脂が用いられた場合、このような高温下においても第１の封止部材４の弾性を維持することにより、接合部３１の長寿命化を図ることが可能となる。金属材料又はフィラーは、高温下においても劣化が少ないからである。
　（第２の実施形態）
　以下に、第２の実施形態に係る半導体モジュールの構造について説明する。なお、ここでは、第１の実施形態と異なる点について主に説明する。
　第２の実施形態に係る半導体モジュールは、第１の実施形態に係る半導体モジュールと同様に、主として、絶縁基板１と、半導体素子２と、ボンディングワイヤ３と、第１の封止部材４と、第２の封止部材５とを有している。第２の実施形態に係る半導体モジュールは、第１の実施形態に係る半導体モジュールと同様に、ベース板６と、ケース７と、ヒートシンク８とをさらに有していてもよい。
　しかしながら、第２の実施形態に係る半導体モジュールは、第１の実施形態に係る半導体モジュールと、表面電極２２が異なっている。
　図９は、第２の実施形態に係る半導体モジュールの断面図である。図９に示すように、第２の実施形態に係る半導体モジュールの表面電極２２は、くぼみ２３を有している。くぼみ２３は、表面電極２２の表面上に形成されている。第１の封止部材４は、少なくとも接合部３１の外周３２の一部に充填され、かつ、くぼみ２３にも充填されている。
　くぼみ２３は、表面電極２２上において、接合部３１の周囲に形成されている。図１０は、第２の実施形態に係る半導体モジュールの表面電極２２の上面図である。図１０に示すように、くぼみ２３は、例えば、表面電極２２上において、接合部３１を取り囲むように連続的に形成してもよい。
　図１１は、第２の実施形態の第１の変形例に係る半導体モジュールの表面電極２２の上面図である。図１１に示すように、くぼみ２３は、複数の部分に分割して形成されていてもよい。なお、接合部３１の周囲に、くぼみ２３に取り囲まれていない領域があってもよい。すなわち、くぼみ２３は、接合部３１の周囲の四方全てに形成される必要はなく、特定の方向のみに形成されていてもよい。
　図１２は、第２の実施形態の第２の変形例に係る半導体モジュールの表面電極２２の上面図である。図１２に示すように、くぼみ２３は、第１のくぼみ２３ａと第２のくぼみ２３ｂとを有している。第１のくぼみ２３ａは、接合部３１の周囲に形成されている。第２のくぼみ２３ｂは、第１のくぼみ２３ａの外側に形成されている。すなわち、第２のくぼみ２３ｂは、第１のくぼみ２３ａよりも、接合部３１の外周３２との距離が遠い位置に形成されている。このように、くぼみ２３は、接合部３１の周囲に多重に取り囲むように形成されていてもよい。
　図１３は、第２の実施形態の第３の変形例に係る半導体モジュールの表面電極２２の上面図である。図１３に示すように、くぼみ２３は、表面電極２２上において、複数の接合部３１の周囲に跨るように形成されていてもよい。このように、くぼみ２３は、個々の接合部３１毎に形成する必要はない。
　以下に、第２の実施形態に係る半導体モジュールの製造方法について説明する。
　第２の実施形態に係る半導体モジュールの製造方法は、第1の実施形態に係る半導体モジュールの製造方法と同様に、接合工程Ｓ１と、第１封止工程Ｓ２と、第２封止工程Ｓ３とを有している。これらに加え、第２の実施形態に係る半導体モジュールの製造方法は、くぼみ形成工程Ｓ４をさらに有している。
　図１４は、第２の実施形態に係る半導体モジュールの製造工程における断面図である。第２の実施形態に係る半導体モジュールの製造工程においては、まず、くぼみ形成工程Ｓ４が行われる。図１４（Ａ）に示すように、くぼみ形成工程Ｓ４においては、くぼみ２３の形成が行われる。くぼみ２３の形成は、例えば、レーザ光照射源２４から表面電極２２に向けてレーザ光Ｌを照射することにより行われる。レーザ光Ｌは、ボンディングワイヤ３が接合されて接合部３１となる部分の周囲に対して照射される。レーザ光照射源２４は、例えば炭酸ガスレーザ加工機である。
　くぼみ形成工程Ｓ４が行われた後、図１４（Ｂ）ないし図１４（Ｃ）に示すように、接合工程Ｓ１と、第１封止工程Ｓ２とが行われる。第１封止工程Ｓ２においては、接合部３１の外周３２のみならず、くぼみ２３にも第１の封止部材４が充填されることにより、接合部３１の封止が行われる。第１封止工程Ｓ２が行われた後、第２封止工程Ｓ３が行われる。
　くぼみ形成工程Ｓ４が行われる順序は、上記に限られるものではない。くぼみ形成工程Ｓ４は、例えば接合工程Ｓ１が行われた後に行われてもよい。図１５は、第２の実施形態に係る半導体モジュールの製造工程の変形例における断面図である。第２の実施形態に係る半導体モジュールの製造工程の変形例においては、まず、接合工程Ｓ１が行われる。接合工程Ｓ１が行われた後、図１５（Ａ）に示すように、くぼみ形成工程Ｓ４が行われることにより、接合部３１の外周３２の周囲にくぼみ２３が形成される。くぼみ形成工程Ｓ４が行われた後、図１５（Ｂ）及び（Ｃ）に示すように、第１封止工程Ｓ２が行われる。第１封止工程Ｓ２が行われた後、第２封止工程Ｓ３が行われる。
　以下に、第２の実施形態に係る半導体モジュールの効果について説明する。
　上記のとおり、表面電極２２とボンディングワイヤ３との接合部３１には、ボンディングワイヤ３と半導体素子２の熱膨張係数の差により、繰り返し熱応力が発生する。この熱応力は、接合部３１の外周３２に応力集中しやすい。そのため、このような繰り返し熱応力により、第１の封止部材４の端部から接合部３１の外周３２に向かって、第１の封止部材４と表面電極２２の界面に沿って、剥がれが進展する場合がある。
　第２の実施形態に係る半導体モジュールにおいては、表面電極２２上に、くぼみ２３が設けられている。上記の剥がれの進展方向は、くぼみ２３において大きく変わる。そのため、第２の実施形態に係る半導体モジュールにおいては、表面電極２２がくぼみ２３を有することにより、剥がれの進展が抑制される。その結果、第２の実施形態に係る半導体モジュールにおいては、接合部３１の長寿命化をさらに図ることが可能となる。
　第２の実施形態に係る半導体モジュールにおいて、くぼみ２３が接合部３１の周囲に多重に形成された場合には、複数の箇所において、剥がれの進展方向が大きく変わる。そのため、このような場合、剥がれの進展がさらに抑制される。その結果、接合部３１の長寿命化をさらに図ることが可能となる。
　（第３の実施形態）
　以下に、第３の実施形態に係る半導体モジュールの構造について説明する。なお、ここでは、第２の実施形態と異なる点について主に説明する。
　第３の実施形態に係る半導体モジュールは、第２の実施形態に係る半導体モジュールと同様に、主として、絶縁基板１と、半導体素子２と、ボンディングワイヤ３と、第１の封止部材４と、第２の封止部材５とを有している。第４の実施形態に係る半導体モジュールは、第２の実施形態に係る半導体モジュールと同様に、ベース板６と、ケース７と、ヒートシンク８とをさらに有していてもよい。
　第３の実施形態に係る半導体モジュールにおいて、表面電極２２は、くぼみ２３を有している。しかしながら、第３の実施形態に係る半導体モジュールにおいては、くぼみ２３の形状が、第２の実施形態に係る半導体モジュールと異なっている。
　図１６は、第３の実施形態に係る半導体モジュールの表面電極周辺の断面図である。図１６に示すように、表面電極２２は、くぼみ２３を有している。くぼみ２３は、表面電極２２上において、接合部３１の外周３２の周囲に形成されている。第１の封止部材４は、少なくとも接合部３１の外周３２の一部に充填され、かつ、くぼみ２３にも充填されている。
　くぼみ２３は、開口２３ｃと底２３ｄとを有している。くぼみ２３は、表面電極２２の表面に垂直な方向に対して傾斜している。すなわち、底２３ｄから開口２３ｃに向かう方向は、表面電極の表面に垂直な方向と異なっている。より具体的には、くぼみ２３は、底２３ｄは、開口２３ｃよりも、平面視において接合部３１との距離が遠くなるように傾斜していることが好ましい。なお、くぼみ２３の傾斜が設けられる箇所は、一部であってもよい。また、くぼみは、側面を有している。平面視において、底２３ｄまたは側面の少なくとも一部は、開口２３ｃよりも接合部３１から離れた位置にある。
　以下に、第３の実施形態に係る半導体モジュールの製造方法について説明する。
　第３の実施形態に係る半導体モジュールの製造工程は、第２の実施形態に係る半導体モジュールの製造工程と同様に、接合工程Ｓ１と、第１封止工程Ｓ２と、第２封止工程Ｓ３と、くぼみ形成工程Ｓ４とを有している。しかし、第４の実施形態に係る半導体モジュールの製造工程は、くぼみ形成工程Ｓ４が第３の実施形態に係る半導体モジュールの製造工程と異なっているため、以下この点について説明する。
　図１７は、第３の実施形態のくぼみ形成工程Ｓ４における断面図である。図１７に示すように、くぼみ形成工程Ｓ４においては、傾斜したくぼみ２３が形成される。傾斜したくぼみ２３は、表面電極２２の表面に垂直な方向に対して傾斜したレーザ光Ｌを接合部３１となる部分の周囲に照射することで形成される。表面電極２２の表面に垂直な方向に対して傾斜したレーザ光Ｌを照射するためには、例えばレーザ光照射源２４を傾けて配置すればよい。
　以下に、第３の実施形態に係る半導体モジュールの効果について説明する。
　上記のとおり、表面電極２２とボンディングワイヤ３との接合部３１に発生した繰り返し熱応力により、第１の封止部材４の端部から接合部３１の外周３２に向かって、第１の封止部材４と表面電極２２の界面に沿って、剥がれが進展する場合がある。
　第３の実施形態に係る半導体モジュールにおいては、表面電極２２上に、傾斜したくぼみ２３が形成されている。傾斜したくぼみ２３において、剥がれの進展方向はより大きく変えられる。そのため、第３の実施形態に係る半導体モジュールにおいては、表面電極２２が傾斜したくぼみ２３を有することにより、剥がれの進展がさらに抑制される。その結果、第２の実施形態に係る半導体モジュールにおいては、接合部３１の長寿命化をさらに図ることが可能となる。
　今回開示された実施形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した実施の形態ではなく請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１　絶縁基板、１１　絶縁層、１１ａ　表面、１１ｂ　裏面、１２　導体パターン、２　半導体素子、２ａ　表面、２ｂ　裏面、２１　裏面電極、２２　表面電極、２３ｃ　開口、２３ｄ　底、２４　レーザ光照射源、３　ボンディングワイヤ、３１　接合部、３２　外周、４　第１の封止部材、５　第２の封止部材、６　ベース板、６ａ　表面、６ｂ　裏面、７　ケース、８　ヒートシンク、８ａ　表面、８ｂ　裏面、７１　側壁、７２　底部、Ｌ　レーザ光、Ｓ１　接合工程、Ｓ２　第１封止工程、Ｓ３　第２封止工程、Ｓ４　くぼみ形成工程。

Claims (12)

  1. 　表面電極を有する半導体素子と、
    　前記表面電極に接合されている接合部を有するボンディングワイヤと、
    　前記接合部を封止しており、第１の弾性率を有する第１の封止部材と、
    　前記第１の封止部材を覆っており、第２の弾性率を有する第２の封止部材とを備え、
    　前記第１の弾性率は、前記第２の弾性率よりも高く、
    　前記表面電極は、前記接合部の周囲にくぼみを有しており、
    　前記くぼみには、前記第１の封止部材が充填されている、半導体モジュール。
  2. 　前記くぼみは、平面視において前記接合部を取り囲むように形成されている、請求項１記載の半導体モジュール。
  3. 　前記くぼみは、連続的に形成されている、請求項２記載の半導体モジュール。
  4. 　前記くぼみは、開口と側面と底とを有しており、平面視において、前記底または前記側面の少なくとも一部は、前記開口よりも前記接合部から離れた位置にある、請求項１記載の半導体モジュール。
  5. 　前記第１の封止部材の電気伝導率は前記第２の封止部材の電気伝導率よりも高い、請求項１記載の半導体モジュール。
  6. 　前記第１の封止部材の絶縁破壊強さは前記第２の封止部材の絶縁破壊強さよりも低い、請求項１記載の半導体モジュール。
  7. 　前記第１の弾性率は、７０ＧＰａ以上である、請求項１記載の半導体モジュール。
  8. 　前記第２の弾性率は、３０ＧＰａ以下である、請求項１記載の半導体モジュール。
  9. 　半導体素子の表面電極にボンディングワイヤを接合し、接合部を形成する工程と、
    　前記接合部を、第１の弾性率を有する第１の封止部材により封止する工程と、
    　前記第１の封止部材を、第２の弾性率を有する第２の封止部材により封止する工程とを備え、
    　前記第１の弾性率は、前記第２の弾性率よりも高い、半導体モジュールの製造方法。
  10. 　前記接合部の周囲にくぼみを形成する工程を備える、請求項９記載の半導体モジュールの製造方法。
  11. 　前記くぼみは、前記表面電極に対してレーザ光を照射することにより形成されている、請求項１０記載の半導体モジュールの製造方法。
  12. 　前記くぼみは、開口部と底部を有しており、
    　前記底部は、平面視において、前記開口部よりも前記接合部から離れた位置にあり、
    　前記レーザ光は、前記表面電極に対して傾けて照射される、請求項１０記載の半導体モジュールの製造方法。
PCT/JP2017/003400 2016-02-24 2017-01-31 半導体モジュールおよびその製造方法 WO2017145667A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US16/073,842 US10643969B2 (en) 2016-02-24 2017-01-31 Semiconductor module and method for manufacturing the same
CN201780011281.2A CN108701621B (zh) 2016-02-24 2017-01-31 半导体模块以及半导体模块的制造方法
JP2017533978A JP6316508B2 (ja) 2016-02-24 2017-01-31 半導体モジュールおよびその製造方法
DE112017000977.4T DE112017000977B4 (de) 2016-02-24 2017-01-31 Halbleitermodul und verfahren zum herstellen desselben

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016033111 2016-02-24
JP2016-033111 2016-02-24

Publications (1)

Publication Number Publication Date
WO2017145667A1 true WO2017145667A1 (ja) 2017-08-31

Family

ID=59685489

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/003400 WO2017145667A1 (ja) 2016-02-24 2017-01-31 半導体モジュールおよびその製造方法

Country Status (5)

Country Link
US (1) US10643969B2 (ja)
JP (1) JP6316508B2 (ja)
CN (1) CN108701621B (ja)
DE (1) DE112017000977B4 (ja)
WO (1) WO2017145667A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020240790A1 (ja) * 2019-05-30 2020-12-03 三菱電機株式会社 パワー半導体モジュール及び電力変換装置
JP2021052068A (ja) * 2019-09-24 2021-04-01 株式会社東芝 パワーモジュール
JP2021057447A (ja) * 2019-09-30 2021-04-08 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2021111563A1 (ja) * 2019-12-04 2021-06-10 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP2021125477A (ja) * 2020-01-31 2021-08-30 株式会社東芝 半導体装置
WO2022162825A1 (ja) * 2021-01-28 2022-08-04 三菱電機株式会社 半導体モジュールおよび電力変換装置
WO2022220009A1 (ja) * 2021-04-12 2022-10-20 ローム株式会社 半導体装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10199923A (ja) * 1997-01-13 1998-07-31 Hitachi Ltd パワー半導体モジュール
JP2000223623A (ja) * 1999-01-27 2000-08-11 Denso Corp 回路基板の実装構造

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5613739A (en) * 1979-07-13 1981-02-10 Hitachi Ltd Semiconductor device
JP2698065B2 (ja) 1996-03-21 1998-01-19 株式会社日立製作所 半導体装置の製造方法
JP2000269246A (ja) * 1999-03-15 2000-09-29 Texas Instr Japan Ltd 半導体装置
JP4569473B2 (ja) 2006-01-04 2010-10-27 株式会社日立製作所 樹脂封止型パワー半導体モジュール
KR20090121021A (ko) * 2008-05-21 2009-11-25 호서대학교 산학협력단 마이카 커패시터 및 그 제조 방법
JP2009302261A (ja) 2008-06-12 2009-12-24 Toyota Central R&D Labs Inc 半導体装置
CN102576764A (zh) * 2009-10-15 2012-07-11 Lg伊诺特有限公司 太阳能电池设备及其制造方法
US8779569B2 (en) * 2010-01-18 2014-07-15 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013098456A (ja) 2011-11-04 2013-05-20 Mitsubishi Electric Corp 電力用半導体装置
DE102012109995A1 (de) 2012-10-19 2014-04-24 Osram Opto Semiconductors Gmbh Halbleiterbauelement mit Kontakt, Halbleitervorrichtung und Verfahren zur Herstellung einer externen elektrischen Kontaktierung eines Halbleiterbauelements
JP5975911B2 (ja) * 2013-03-15 2016-08-23 ルネサスエレクトロニクス株式会社 半導体装置
JP6279339B2 (ja) * 2014-02-07 2018-02-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2016016970A1 (ja) * 2014-07-30 2016-02-04 株式会社日立製作所 半導体装置、半導体装置の製造方法および電力変換装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10199923A (ja) * 1997-01-13 1998-07-31 Hitachi Ltd パワー半導体モジュール
JP2000223623A (ja) * 1999-01-27 2000-08-11 Denso Corp 回路基板の実装構造

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2020240790A1 (ja) * 2019-05-30 2020-12-03
WO2020240790A1 (ja) * 2019-05-30 2020-12-03 三菱電機株式会社 パワー半導体モジュール及び電力変換装置
CN113841237A (zh) * 2019-05-30 2021-12-24 三菱电机株式会社 功率半导体模块以及电力变换装置
JP7101885B2 (ja) 2019-05-30 2022-07-15 三菱電機株式会社 パワー半導体モジュール及び電力変換装置
JP2021052068A (ja) * 2019-09-24 2021-04-01 株式会社東芝 パワーモジュール
JP7280789B2 (ja) 2019-09-24 2023-05-24 株式会社東芝 パワーモジュール
JP7200899B2 (ja) 2019-09-30 2023-01-10 三菱電機株式会社 半導体装置および半導体装置の製造方法
JP2021057447A (ja) * 2019-09-30 2021-04-08 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2021111563A1 (ja) * 2019-12-04 2021-06-10 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JPWO2021111563A1 (ja) * 2019-12-04 2021-06-10
JP7270772B2 (ja) 2019-12-04 2023-05-10 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP2021125477A (ja) * 2020-01-31 2021-08-30 株式会社東芝 半導体装置
US11616024B2 (en) 2020-01-31 2023-03-28 Kabushiki Kaisha Toshiba Storage device including semiconductor chips sealed with resin on metal plate
WO2022162825A1 (ja) * 2021-01-28 2022-08-04 三菱電機株式会社 半導体モジュールおよび電力変換装置
WO2022220009A1 (ja) * 2021-04-12 2022-10-20 ローム株式会社 半導体装置

Also Published As

Publication number Publication date
JP6316508B2 (ja) 2018-04-25
JPWO2017145667A1 (ja) 2018-03-01
CN108701621B (zh) 2021-07-09
US20190043827A1 (en) 2019-02-07
US10643969B2 (en) 2020-05-05
CN108701621A (zh) 2018-10-23
DE112017000977B4 (de) 2022-05-05
DE112017000977T5 (de) 2018-12-13

Similar Documents

Publication Publication Date Title
JP6316508B2 (ja) 半導体モジュールおよびその製造方法
US8569890B2 (en) Power semiconductor device module
US10262953B2 (en) Semiconductor device
US9275921B2 (en) Semiconductor device
US20120306086A1 (en) Semiconductor device and wiring substrate
JP2016018866A (ja) パワーモジュール
US10818630B2 (en) Semiconductor device
US8801238B2 (en) Light-emitting device
JPWO2020121680A1 (ja) 半導体装置
JP2012015222A (ja) 半導体装置
US11081412B2 (en) Semiconductor device
JP5840102B2 (ja) 電力用半導体装置
JP6316221B2 (ja) 半導体装置
JP5826443B1 (ja) 半導体装置及びその製造方法
JP2017135144A (ja) 半導体モジュール
CN109564918B (zh) 半导体装置
US20220173009A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP4861200B2 (ja) パワーモジュール
JP7459395B1 (ja) 半導体装置
CN112530915B (zh) 半导体装置
WO2021240944A1 (ja) 半導体装置
US20230011694A1 (en) Semiconductor package having package housing in engraved surface form and method of manufacturing the same
US11004807B2 (en) Method of producing laminated substrate, method of producing semiconductor module, laminated substrate, and semiconductor module
US20230028808A1 (en) Semiconductor device
JP2022006839A (ja) 半導体装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2017533978

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17756109

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17756109

Country of ref document: EP

Kind code of ref document: A1