JP2000269246A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP2000269246A
JP2000269246A JP11067963A JP6796399A JP2000269246A JP 2000269246 A JP2000269246 A JP 2000269246A JP 11067963 A JP11067963 A JP 11067963A JP 6796399 A JP6796399 A JP 6796399A JP 2000269246 A JP2000269246 A JP 2000269246A
Authority
JP
Japan
Prior art keywords
filler
insulating film
semiconductor chip
main surface
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP11067963A
Other languages
English (en)
Inventor
Toru Bando
徹 板東
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Japan Ltd
Original Assignee
Texas Instruments Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Japan Ltd filed Critical Texas Instruments Japan Ltd
Priority to JP11067963A priority Critical patent/JP2000269246A/ja
Publication of JP2000269246A publication Critical patent/JP2000269246A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 オーバーラップ型TCP半導体装置におい
て、ポッティング樹脂のキュアの段階で発生する半導体
チップ主面への応力を低減し、これによってパッシベー
ション膜や酸化膜が破壊されることによるチップの不良
を防止する。 【解決手段】オーバーラップ型TCP半導体装置におい
て使用されるポッティング樹脂6に、酸化けい素からな
る第1のフィラーと弾性率が100kg/mm2以下の第2の
フィラーを含有したものを用いる。ポッティング樹脂6
は、半導体チップ1と絶縁性フィルム2との間隙Sに流
れ込むが、これによって間隙Sにはポッティング樹脂に
混入した第1のフィラーと共に、低弾性の第2のフィラ
ーが定位する。ポッティング樹脂のキュアの工程で、ポ
ッティング樹脂の体積は縮小し、これによって間隙Sも
縮小されるが、上記低弾性の第2のフィラーが間隙に存
在するので、第1のフィラーによって与えられる半導体
チップ主面への応力が低減される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、TCP(Tape Carr
ier Package)半導体装置に関し、特に、半導体チップの
主面上に絶縁フィルムをオーバーラップさせた形式のT
CP半導体装置に関する。
【0002】
【従来の技術】TCP半導体装置は、QFP(Quad Flat
Package)よりも薄型化及び多ピン化が容易であるとい
う利点から、液晶ディスプレイ装置の駆動用LSIとし
て広く採用されている。近年、この分野においては、同
じフレームサイズ内に、より大型の液晶パネルを搭載し
たいという要求があり、このため更に小さい平面的サイ
ズのTCP半導体装置が求められている。
【0003】オーバーラップ型TCP半導体装置は、こ
のような要求に答えるものとして生まれたもので、半導
体チップの主面上に絶縁フィルムの一部をオーバーラッ
プさせた構造を有する。絶縁フィルムの一部をオーバー
ラップさせることによって、導体パターン形成のための
フィルムの平面積を小さくすることなく、その外形寸法
を小さくできる。すなわち、図1に示すように、オーバ
ーラップ型TCP半導体装置では、半導体チップ1より
も小さいサイズの開口2aを有する絶縁フィルム2を用
いる。半導体チップ1の回路素子を形成した面、すなわ
ち主面上には、リード3のインナーリード3aを接続す
るための導体バンプ4と共に、開口2aの周縁に沿う位
置に、複数の支持バンプ5が形成される。該支持バンプ
5によって、絶縁フィルム2は、半導体チップ1の主面
上に所定の間隔を空けて支持される。上記絶縁フィルム
の開口2aには、樹脂6がポッティングにより供給さ
れ、これによって半導体チップ1の主面がコーティング
される。この際、ポッティングにより供給された樹脂
は、支持バンプ5によって形成された半導体チップ1と
絶縁フィルム2との間隙Sに流れ込む。これによって半
導体チップ1と絶縁フィルム2の間の接合がより強固な
ものとなる。
【0004】
【発明が解決しようとする課題】上記半導体チップをコ
ーティングするポッティング樹脂として、従来からエポ
キシ樹脂に、全重量の20%重量程度の有機系溶剤及び
70重量%程度の酸化けい素からなるフィラーを含有し
たものが広く用いられている。有機系溶剤を含有するこ
とにより、エポキシ樹脂の溶解と粘度調整が可能とな
り、また酸化けい素のフィラーを含有することにより、
樹脂の線膨張係数を著しく抑えることが可能となる。
【0005】一方で、ポッティング樹脂のキュアの段階
で、上記半導体チップ1と絶縁フィルム2との間に存在
する樹脂内の上記フィラーが、半導体チップ1の主面に
形成されたパッシベーション膜や酸化膜を破壊し、チッ
プ内の異なる金属層間でのショートを引き起こすことが
ある。すなわち、図3に模式的に示すように、キュアに
よって樹脂に混入した溶剤は気化し、その体積はポッテ
ィング時より約30%縮小され、この縮小に伴って、半
導体チップ1と絶縁フィルム2との間隙Sが狭くなる。
このため、上記間隙Sに存在する樹脂に含有された比較
的大きいサイズのフィラーがこの間に挟まれ、半導体チ
ップの主面に応力を与える。該応力によって、パッシベ
ーション膜や酸化膜が破壊され、チップ内の金属層間で
ショートが起こる。
【0006】従って本発明の目的は、ポッティング樹脂
のキュアの段階で発生する半導体チップ主面への応力を
低減し、これによってパッシベーション膜や酸化膜が破
壊されることによるチップの不良を防止することにあ
る。
【0007】本発明の別の目的は、オーバーラップ形式
のTCP半導体装置の基本的な構造をほとんど変えるこ
となく、上記半導体チップ主面への応力を低減すること
にある。
【0008】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、いわゆるオーバーラップ形式の
TCP半導体装置において使用されるポッティング樹脂
に、酸化けい素からなるフィラーと弾性率が100kg/m
m2以下のフィラーを含有したものを用いた点を特徴とし
ている。すなわち、本発明の半導体装置は、主面に複数
の電極パッドを備えた半導体チップと、上記半導体チッ
プの主面よりも小さいサイズの開口を有し、該開口が上
記主面上に位置するように配置される絶縁性フィルム
と、上記絶縁性フィルム上に形成された複数のリードか
らなる導体パターンであって、上記各リードが、上記絶
縁性フィルムの開口内に延びてチップの電極に接続され
るインナーリード部と、該インナーリード部から外側に
延びるアウターリード部とを有するものと、上記半導体
チップの主面と、上記絶縁性フィルムとの間に位置し
て、該主面と絶縁性フィルムの上記主面に対する対向面
との間に間隙を形成する複数の支持バンプと、上記絶縁
性フィルムの開口を覆うよう供給されるポッティング樹
脂であって、酸化けい素からなる第1のフィラー及び弾
性率が100kg/mm2以下の第2のフィラーを含有したも
のとを備えて構成される。上記第2のフィラーとして
は、例えばシリコーン樹脂を採用することができる。
【0009】供給されるポッティング樹脂は、支持バン
プによって形成される半導体チップと絶縁性フィルムと
の間隙に流れ込むが、これによって該間隙にはポッティ
ング樹脂に混入した上記第1のフィラーと共に、上記低
弾性の第2のフィラーが定位する。ポッティング樹脂の
キュアの工程で、ポッティング樹脂の体積は縮小し、こ
れによって上記間隙も縮小されるが、上記低弾性の第2
のフィラーが該間隙に存在するので、上記第1のフィラ
ーによって与えられる半導体チップ主面への応力が低減
される。
【0010】この場合に、上記ポッティング樹脂は、上
記第1のフィラーの含有量を全重量の65重量%以下と
し、上記第2のフィラーの含有量を全重量の5重量%以
上とすることが好ましい。
【0011】また、上記第2のフィラーの平均的直径
は、上記第1のフィラーの平均的直径よりも大きいもの
であることが好ましく、更に、上記第1のフィラーの直
径が1〜10μmの範囲にあり、上記第2のフィラーの
直径が1〜50μmの範囲にあることが好ましい。
【0012】低弾性の第2のフィラーを第1のフィラー
よりも比較的大きいサイズのものとすることによって、
上記半導体チップの主面に与えられる応力がより第2の
フィラーによって吸収され、更に該応力による主面の破
損の危険性が低減される。
【0013】
【発明の実施の形態】以下、本発明の一実施形態を説明
する。最初に、本発明の要部の説明に先立って、オーバ
ーラップ型TCP半導体装置の基本的構成を図1に沿っ
て説明する。図に示すように、オーバーラップ型TCP
半導体装置10は、TAB(Tape Automated Bonding)テ
ープの基材としての絶縁フィルム2を有する。本発明に
おいて絶縁フィルム2は、従来の一般的なTCP半導体
装置と同様に、ポリイミド系その他の樹脂で形成するこ
とができる。絶縁フィルム2は、半導体チップ1の平面
サイズよりも一回り大きいサイズを有する。液晶ディス
プレイ用の駆動LSIに用いられる半導体チップは、一
般的には長方形状を有しており、従って絶縁フィルム2
の平面形状は長方形であることが一般的である。しかし
ながら、本発明において用いられる絶縁フィルムの形状
がこのようなものに限定されないことは明らかである。
【0014】絶縁フィルム2は、その中央に半導体チッ
プ1の主面よりも一回り小さいサイズの開口2aを有す
る。半導体装置の組立てに際して、半導体チップ1の主
面の中央と、絶縁フィルムの上記開口2aの中央とが位
置合わせされる。その結果、後述する半導体チップ1の
電極パッド上に形成された金その他の金属からなる導体
バンプ4の列が、開口2a上に露出される。一方で、上
記開口2aは、半導体チップ1の主面よりも一回り小さ
いので、該開口2aの周縁と、半導体チップ1の主面の
周縁とが上下方向で重なり合う位置に配置される。一つ
の実施例で、この重なり合う幅、すなわち図における寸
法Wは、0.2mm程度である。
【0015】絶縁フィルム2上には、銅その他の金属の
リード3で構成される導体パターンが形成される。絶縁
フィルム2上に導体パターンを形成するために、従来か
らの一般的な方法を用いることができる。すなわち、絶
縁フィルム2上に接着剤を用いて銅箔を貼り合わせ、フ
ォトリソグラフィの技術を用いて不要部分を除去する方
法、又は薄い金属をスパッタリング等で直接絶縁フィル
ム2上に形成し、フォトリソグラフィの技術を用いて必
要なパターンを形成した後、電解めっきにより銅箔を成
長させる方法等を用いることができる。上記方法により
形成された各リード3の内側の一端、すなわち絶縁フィ
ルム2の開口2a内に延びるインナーリード3aは、ぞ
れぞれ半導体チップ1上の導体バンプ4に接続される。
【0016】半導体チップ1の主面の周縁部、すなわち
絶縁フィルム2と重なり合う領域には、所定の間隔で複
数の支持バンプ5が形成されている。支持バンプ5によ
って、半導体チップの主面と絶縁フィルム2の底面との
間に、その高さに応じた間隙Sが形成され、これによっ
て間隙Sへの、後に説明するポッティング樹脂6の流れ
込みが促進される。上記絶縁フィルムの開口2aには、
樹脂6がポッティングにより供給され、これによって半
導体チップ1の主面がコーティングされる。この際、ポ
ッティングにより供給された樹脂は、支持バンプ5によ
って形成された半導体チップ1と絶縁フィルム2との間
隙に流れ込む。支持バンプ5の高さ、すなわち間隙Sの
高さHは、ポッティング樹脂6の流れ込み量をコントロ
ールするために任意に設定できるが、一つの実施例にお
いてこの高さは、15μm程度である。
【0017】本発明において、上記ポッティング樹脂
は、エポキシ系樹脂に、有機溶剤、酸化けい素からなる
フィラー(以下、シリカフィラーという)及び弾性率が
100kg/mm2以下のフィラー(以下、低弾性フィラー)
を含有したものを用いる。有機溶剤として、アルコール
系やケトン系などを組合わせたものを樹脂内に15重量
%程度含有させる。有機溶剤は、基本的には樹脂の溶解
と粘度調整の目的のために用いられ、該目的に合わせて
含有量を調整することができる。シリカフィラーは、樹
脂内に65重量%以下を含有させる。シリカフィラー
は、前述の如く、半導体チップ1の主面に損傷を与える
原因となるのので、できるだけその量を少なくすること
が好ましいが、一方で、樹脂の線膨張係数を抑えると共
に、その機械的強度を上げるために所定量が必要とな
る。また、低弾性フィラーは、樹脂内に5重量%以上を
含有させる。弾性率が100kg/mm2以下のものを上記低
弾性フィラーの素材として用いることができ、具体的に
は、シリコーン樹脂(弾性率5〜50kg/mm2)、フッ素
樹脂(弾性率60kg/mm2)、シリコーンゴム(弾性率5
kg/mm2)等を用いることができる。
【0018】ここで、低弾性フィラーの平均的直径は、
シリカフィラーの平均的直径よりも大きいものであるこ
とが好ましい。樹脂に含有されるフィラーの大きさには
ばらつきがあるが、その最小及び最大の大きさのフィラ
ーを規定することによって、フィラーの平均的直径を調
整することができる。具体的には、シリカフィラーの直
径を1〜10μmの範囲とし、低弾性フィラーの直径を
1〜50μmの範囲とすることが好ましい。低弾性フィ
ラーの平均的直径を、シリカフィラーのそれよりも大き
いものとすることにより、ポッティング樹脂をキュアし
た際に、シリカフィラーよりも多くの低弾性フィラー
が、半導体チップ1の主面と絶縁フィルム2の底面との
間に挟まれることになる。そのため、キュアによる樹脂
の収縮のエネルギーは各低弾性フィラーによって分散さ
れ、シリカフィラーが半導体チップ1の主面に与える応
力は極めて小さいものとなる。
【0019】なお、本発明においてポッティング樹脂6
は、フェノール・ノボラックその他の硬化剤、アミンそ
の他の硬化促進剤、カーボンブラックや色素等の着色剤
等を更に含有して構成することができる。
【0020】次に、上記TCP半導体装置10の製造方
法について、図2に従い概略説明する。半導体チップ1
の電極パッド上に導体バンプ4及び支持バンプ5を形成
する(図2(A))。導体バンプ4は、リード側に形成
しても良い。絶縁フィルム2上に導体パターン3を形成
したもの、すなわちTABテープを用意し、そのインナ
ーリード3aと、半導体チップ1の導体バンプ4との位
置決めを行った後、ボンディングツール20をインナー
リード3aの上から押し当てて、加熱及び加圧する(同
(B))。これによって導体バンプ4とインナーリード
3aとを一度に接続する。もっとも、個々のバンプとリ
ードとの接続を一つずつ行うシングルポイントボンディ
ングを用いても良い。上方から絶縁フィルムの開口2a
に向けて樹脂6をポッティングする(同(C))。この
際、ポッティングされた樹脂の一部は、半導体チップ1
と絶縁フィルム2の間隙Sに流れ込み、その間の表面張
力によってそこに保持される。その後、150℃で1時
間程度のキュアを行い、ポッティング樹脂6を硬化させ
る(同(D))。キュアによりポッティング樹脂6から
溶剤が気化し、その体積が30%程度収縮する。これに
よって、半導体チップ1と絶縁フィルム2の間隙Sの距
離も縮小され、その間に樹脂に含まれる低弾性フィラー
が挟まれる。低弾性フィラーは、上記収縮による半導体
チップ主面への応力を緩和し、フィラーによる主面の破
壊の危険性を大幅に低減する。
【0021】
【実施例】従来の組成からなるポッティング樹脂(従来
例)と本発明の組成からなるポッティング樹脂(実施例
1及び2)を用いて、図1の構成のTCP半導体装置を
作成し、温度サイクル試験におけるその不良率を評価し
た。評価に用いたポッティング樹脂の組成及び物性を表
1に示す。実施例では、上記低弾性フィラーとしてシリ
コーン樹脂(弾性率5〜50kg/mm2)を用いた。
【0022】
【表1】
【0023】また評価諸条件を表2に示す。
【0024】
【表2】
【0025】上記条件の下、温度サイクル試験における
半導体チップ主面の金属間ショートに基く不良率とし
て、表3の結果が得られた。
【0026】
【表3】
【0027】結果から分かるように、金属間ショートに
基く不良率が、大幅に低減された。
【0028】以上、本発明の実施形態及び実施例を図面
に沿って説明した。本発明の適用範囲が、上記実施形態
及び実施例において示した事項に限定されないことは明
らかである。実施形態においては、絶縁フィルム2の上
面側、すなわち半導体チップとの対向面と反対側に導体
パターン3を形成したものを示したが、半導体チップの
対向面側に導体パターン3を形成した半導体装置におい
ても本発明は有効に機能する。
【0029】
【発明の効果】以上の如く本発明によれば、ポッティン
グ樹脂のキュアの際に、フィラーが半導体チップ主面に
与える応力を著しく低減することができる。その結果、
半導体チップ上のパッシベーション膜や酸化膜の破損が
防止され、半導体装置の歩留まりが向上する。
【0030】本発明においては、上記効果を達成するた
めに、オーバーラップ形式のTCP半導体装置の基本的
な構造をほとんど変える必要がないので、既存の製造設
備を使用することができ、新たな設備投資が不要であ
る。
【図面の簡単な説明】
【0031】
【図1】本発明が適用されるオーバーラップ型のTCP
半導体装置の断面図である。
【図2】図1の半導体装置の製造工程を示す図である。
【図3】従来のTCP半導体装置における問題点を説明
するためのキュアの前後における半導体装置の模式図で
ある。
【符号の説明】
1 半導体チップ 2 絶縁フィルム 2a 開口 3 リード 3a インナーリード 4 導体バンプ 5 支持バンプ 6 ポッティング樹脂 10 半導体装置

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 主面に複数の電極パッドを備えた半導体
    チップと、 上記半導体チップの主面よりも小さいサイズの開口を有
    し、該開口が上記主面上に位置するように配置される絶
    縁性フィルムと、 上記絶縁性フィルム上に形成された複数のリードからな
    る導体パターンであって、上記各リードが、上記絶縁性
    フィルムの開口内に延びてチップの電極に接続されるイ
    ンナーリード部と、該インナーリード部から外側に延び
    るアウターリード部とを有するものと、 上記半導体チップの主面と、上記絶縁性フィルムとの間
    に位置して、該主面と絶縁性フィルムの上記主面に対す
    る対向面との間に間隙を形成する複数の支持バンプと、 上記絶縁性フィルムの開口を覆うよう供給されるポッテ
    ィング樹脂であって、酸化けい素からなる第1のフィラ
    ー及び弾性率が100kg/mm2以下の第2のフィラーを含
    有したものと、を備えた半導体装置。
  2. 【請求項2】 上記ポッティング樹脂は、上記第1のフ
    ィラーの含有量を全重量の65重量%以下とし、上記第
    2のフィラーの含有量を全重量の5重量%以上とした請
    求項1記載の半導体装置。
  3. 【請求項3】 上記第2のフィラーがシリコーン樹脂か
    らなる請求項1又は2記載の半導体装置。
  4. 【請求項4】 上記第2のフィラーの平均的直径が、上
    記第1のフィラーの平均的直径よりも大きいものである
    請求項1、2又は3記載の半導体装置。
  5. 【請求項5】 上記第1のフィラーの直径が1〜10μ
    mの範囲にあり、上記第2のフィラーの直径が1〜50
    μmの範囲にある請求項4記載の半導体装置。
JP11067963A 1999-03-15 1999-03-15 半導体装置 Withdrawn JP2000269246A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11067963A JP2000269246A (ja) 1999-03-15 1999-03-15 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11067963A JP2000269246A (ja) 1999-03-15 1999-03-15 半導体装置

Publications (1)

Publication Number Publication Date
JP2000269246A true JP2000269246A (ja) 2000-09-29

Family

ID=13360142

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11067963A Withdrawn JP2000269246A (ja) 1999-03-15 1999-03-15 半導体装置

Country Status (1)

Country Link
JP (1) JP2000269246A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108701621A (zh) * 2016-02-24 2018-10-23 三菱电机株式会社 半导体模块以及半导体模块的制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108701621A (zh) * 2016-02-24 2018-10-23 三菱电机株式会社 半导体模块以及半导体模块的制造方法

Similar Documents

Publication Publication Date Title
JP4403631B2 (ja) チップ状電子部品の製造方法、並びにその製造に用いる擬似ウエーハの製造方法
KR100239198B1 (ko) 반도체 장치
JP3233535B2 (ja) 半導体装置及びその製造方法
TW406382B (en) Semiconductor device package, manufacturing method thereof and circuit board therefor
JPH08236584A (ja) 半導体装置
JP2003152002A (ja) 電子デバイス及び電子デバイス封止方法及び電子デバイス接続方法
JP2000100851A (ja) 半導体部品及びその製造方法、半導体部品の実装構造及びその実装方法
US20100052163A1 (en) Semiconductor device, method of manufacturing same and method of repairing same
JP2002093830A (ja) チップ状電子部品の製造方法、及びその製造に用いる疑似ウェーハの製造方法
JPH11274241A (ja) 半導体装置の製造方法
JP2000323624A (ja) 半導体装置およびその製造方法
JP2001338932A (ja) 半導体装置及び半導体装置の製造方法
JP4127943B2 (ja) 半導体装置およびその製造方法
JPH08250551A (ja) フリップチップおよびその製造方法ならびに実装方法、バーンイン検査基板
JP2002110714A (ja) チップ集積ボード及びその製造方法、チップ状電子部品及びその製造方法、電子機器及びその製造方法
JPH05218137A (ja) 半導体装置の製造方法
JP2004128286A (ja) チップ状電子部品及びその製造方法、その製造に用いる疑似ウェーハ及びその製造方法、並びに実装構造
US20110068462A1 (en) Semiconductor chip packages having reduced stress
JP2755696B2 (ja) 半導体装置及びその製造方法
JP2000269246A (ja) 半導体装置
US6288439B1 (en) Tape carrier package for a semiconductor device
JP2000150716A (ja) パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法
US8168525B2 (en) Electronic part mounting board and method of mounting the same
JP2967080B1 (ja) 半導体装置の実装体の製造方法
JPH0547841A (ja) 半導体装置の実装方法およびその実装構造

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20060606