JP2000277689A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Abstract

(57)【要約】 【課題】 半導体デバイス部品の超薄型積層３次元実装
を高い信頼性と高機能で実現できる半導体装置及びその
製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
ＬＳＩが形成された半導体デバイスウェハを準備し、前
記半導体デバイスウェハを裏面から加工することによ
り、該半導体デバイスウェハの厚さを２００μｍ以下に
し、前記半導体デバイスウェハに貫通孔を形成し、前記
貫通孔の内に配線プラグ２３を形成し、前記半導体デバ
イスウェハをダイシングすることにより、配線プラグ２
３を備えた半導体チップ７に分割し、プリント配線基板
２５上に、配線プラグ２３と接続するバンプ１０を介し
て複数の半導体チップ７を実装するものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、電子機器の製造に
適用される半導体装置及びその製造方法に関する。特に
は、電子機器の超薄型軽量化を実現するための半導体デ
バイスウェハ及びそれを３次元に実装した構造を有する
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】電子機器の小型化をより一層進展させる
ためには、半導体デバイス部品の実装密度を如何に向上
させるかが重要なポイントとなる。半導体ＩＣに関して
も、従来のパッケージ実装の代替として、フリップチッ
プ実装等プリント配線基板にＬＳＩチップを直接マウン
トする様な高密度実装技術の開発が世の中で盛んに行わ
れている。
【０００３】フリップチップによる接続法の一つとし
て、半導体ＩＣのＡｌ電極パッド上にはんだボールバン
プを形成して実装する方法がある。このはんだバンプを
所定の電極上に形成する方法としては、電解メッキを用
いる方法がある。この方法には、下地材料層の表面状態
や電気抵抗のわずかなばらつきによって成膜されるはん
だの厚みに影響を受けるため、ＩＣチップ内で均一に高
さの揃ったはんだボールバンプの形成を行うことが基本
的に難しいという問題がある。
【０００４】このようなはんだの高さバラツキを抑制で
きる製法としては、真空蒸着による成膜とフォトレジス
ト膜のリフトオフとを用いたパターン形成方法がある。
この方法によるはんだボールバンプの製造工程の一例を
図９に示している。
【０００５】図９（ａ）〜（ｅ）は、Ａｌ電極パッド上
にはんだボールバンプを形成する方法を示す断面図であ
る。
【０００６】まず、図９（ａ）に示すように、シリコン
等の半導体基体１上にスパッタリングによりＡｌ−Ｃｕ
合金等の膜を堆積し、この膜をエッチングすることによ
り前記半導体基体１上にはＡｌ電極パッド２が形成され
る。次に、Ａｌ電極パッド２を含む全面上にシリコン窒
化膜又はポリイミド等からなる表面保護膜３を被覆した
後、この表面保護膜３に電極パッド２上に位置する開口
部３ａをエッチングにより形成する。次に、この開口部
３ａ内及び表面保護膜３上にＢＬＭ(Ball Limiting Met
al)膜４をスパッタリングにより成膜する。このように
してフリップチップＩＣの接合部が形成される。なお、
このＢＬＭ膜４はＣｒ、Ｃｕ、Ａｕ等からなる金属多層
膜である。
【０００７】この後、図９（ｂ）に示すように、表面保
護膜３の上に、ＢＬＭ膜４上に位置する開口部５を有す
るレジストパターン６を設ける。次に、図９（ｃ）に示
すように、開口部５内を含む全面上にはんだ蒸着膜１３
を成膜する。
【０００８】この後、図９（ｄ）に示すように、レジス
トパターンのリフトオフによって不要なはんだ蒸着膜を
レジストパターンと共に除去することにより、ＢＬＭ膜
４上には所望のはんだ蒸着膜のパターンが形成される。
次に、図９（ｅ）に示すように、熱処理によりはんだを
溶融させることによって、最終的にＢＬＭ膜４上には高
融点はんだボールバンプ１４が形成される。
【０００９】上述したような本発明者らが提案してきた
製造技術を用いてバンプが形成されたデバイスチップを
プリント配線基板にフリップチップ実装することで、従
来のモールド樹脂でパッケージングされたデバイスを実
装した場合に比べて、マザー基板を小型化できる。この
ため、本発明者らは様々な電子機器の小型軽量化の実現
に貢献している。
【００１０】
【発明が解決しようとする課題】しかしながら、ＩＣカ
ード、携帯電話、ＰＤＡ(Personal Digital Assistant)
等を初めとする携帯電子機器については、デバイスの実
装スペースをできる限り少なくしたいところであり、こ
れまで主として目指してきた２次元的な小型省スペース
化に加えて、高さ方向にも更なる薄型化ができるような
半導体デバイスの高密度な積層３次元実装技術を確立す
ることが切望されている。
【００１１】本発明は上記のような事情を考慮してなさ
れたものであり、その目的は、半導体デバイス部品の超
薄型積層３次元実装を高い信頼性と高機能で実現できる
半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明の第１態様に係る半導体装置の製造方法は、
ＬＳＩが形成された半導体デバイスウェハを準備する工
程と、前記半導体デバイスウェハを裏面から加工するこ
とにより、該半導体デバイスウェハの厚さを２００μｍ
以下にする工程と、前記半導体デバイスウェハに貫通孔
を形成する工程と、前記貫通孔の内に配線プラグを形成
する工程と、を具備することを特徴とする。
【００１３】本発明の第２態様に係る半導体装置は、表
面にＬＳＩが形成された半導体デバイスウェハであっ
て、裏面から加工されることにより厚さが２００μｍ以
下とされた半導体デバイスウェハと、前記半導体デバイ
スウェハに形成された貫通孔と、前記貫通孔の内に形成
された配線プラグと、を具備することを特徴とする。
【００１４】本発明の第３態様に係る半導体装置の製造
方法は、ＬＳＩ及びその周辺に位置する電極パッドが形
成された半導体デバイスウェハを準備する工程と、前記
半導体デバイスウェハを裏面から加工することにより、
該半導体デバイスウェハの厚さを２００μｍ以下にする
工程と、前記半導体デバイスウェハの両面に絶縁材料を
塗付する工程と、前記絶縁材料、電極パッド及び前記半
導体デバイスウェハを貫通する穴をレーザー加工により
形成する工程と、前記穴の内部に、前記半導体デバイス
ウェハの表面と裏面とをつなぐ配線プラグを形成する工
程と、を具備することを特徴とする。また、前記半導体
デバイスウェハを裏面から加工する際の加工方法は、ウ
ェハを薄型化する加工方法であれば、どのような加工方
法を用いることも可能であるが、例えば、機械研削（グ
ラインド）、化学的機械研磨又はエッチング等を用いる
ことが好ましい。
【００１５】第３態様に係る半導体装置の製造方法で
は、レーザー加工前のウェハの両面に予め絶縁材料を塗
布しておくことにより、厚さの薄いウェハに対して微細
な貫通孔をレーザー加工により形成する際、レーザーの
入射する加工面の開口端で貫通孔のテーパー角が大きく
なることを抑制できる。その結果、より垂直に近い断面
形状を有する貫通孔を安定して形成することができ、ウ
ェハの表面と裏面とを繋ぐ貫通孔を高精度で加工するこ
とができる。従って、半導体デバイスをダイレクトで積
層実装するための配線プラグの形成が可能となる。よっ
て、電子機器の超小型化、超薄型化を実現するための半
導体デバイス部品の薄型高密度実装が可能となる。
【００１６】第３態様に係る半導体装置の製造方法にお
いては、前記穴を形成する工程の後に、再度絶縁材料を
前記半導体デバイスウェハの両面に塗付することによ
り、前記穴の内部を該絶縁材料で埋め込み、この穴の内
部の絶縁材料に前記穴より小さい開口径を有する貫通孔
を形成する工程をさらに含むことが好ましい。
【００１７】上記半導体装置の製造方法では、半導体デ
バイスウェハに貫通した穴を形成した後、再び絶縁材料
をウェハ両面に塗付することにより、前記穴が絶縁材料
で埋め込まれるので、次に、その穴内部の絶縁材料に対
して、その穴の径より小さい開口径を有する貫通孔を形
成することができる。これにより、前記穴の側壁内部に
絶縁材料を均等な厚さで残すことができる。なお、再び
絶縁材料を塗布した後に、必要に応じて研磨等でウェハ
両面の絶縁材料の厚さを調整することにより、より精度
の高い貫通孔の加工を安定して実現できる。
【００１８】また、前記穴の側壁内部に絶縁材料を均等
な厚さで残す理由は、後工程で半導体デバイスウェハの
表面と裏面とをつなぐ配線プラグを形成する際、この配
線プラグと半導体デバイスウェハとの絶縁を確実に実現
するためであり、また後に半導体デバイスチップを積層
して実装した際に、積層デバイス間を接続する配線プラ
グでの電流リークを確実に防止するためである。
【００１９】本発明の第４態様に係る半導体装置の製造
方法は、ＬＳＩ及びその周辺に位置する電極パッドが形
成された半導体デバイスウェハを準備する工程と、前記
半導体デバイスウェハを裏面から加工することにより、
該半導体デバイスウェハの厚さを２００μｍ以下にする
工程と、前記半導体デバイスウェハの両面に絶縁材料を
塗付する工程と、前記絶縁材料、電極パッド及び前記半
導体デバイスウェハを貫通する穴を形成する工程と、前
記半導体デバイスウェハの両面に再度絶縁材料を塗付す
ることにより、前記穴の内部を該絶縁材料で埋め込む工
程と、前記穴の内部の絶縁材料に前記穴より小さい開口
径を有する貫通孔を形成すると共に、前記穴の内壁上に
前記絶縁材料を残す工程と、前記貫通孔の内部、前記半
導体デバイスウェハの表面と裏面とをつなぐ配線層を形
成する工程と、前記配線層をパターニングすることによ
り、前記半導体デバイスウェハの表面及び裏面に電極パ
ッドを備えると共に前記半導体デバイスウェハの表面と
裏面とをつなぐ配線プラグを形成する工程と、を具備す
ることを特徴とする。
【００２０】第４態様に係る半導体装置の製造方法にお
いては、前記配線プラグは、無電解メッキ処理及び電解
メッキ処理を順次加えることにより形成されることが好
ましい。
【００２１】上記半導体装置の製造方法では、薄型化さ
れた半導体デバイスウェハに対して、まず無電解メッキ
処理により貫通孔の内壁を含めたウェハ表面にメタル
（例えばＣｕ）のシード層を薄く形成し、その後、その
シード層を電極として電解メッキを施すことにより、貫
通孔を埋め込みながら、ウェハ全面にメタル配線層を形
成する。そして、メタル配線層上にリソグラフィー法に
よってレジストパターンを形成した後、薬液によるエッ
チング処理をウェハ両面に加えることにより、半導体デ
バイスウェハの両面をつなぐ配線プラグが形成され、こ
の配線プラグの両端には積層実装用の電極パッドが形成
される。
【００２２】本発明の第３態様又は第４態様に係る半導
体装置の製造方法においては、前記絶縁材料が液状樹脂
又は有機レジスト材料であることが好ましい。この液状
樹脂としては、エポキシ系樹脂、シリコン系樹脂又はフ
ェノール系樹脂等を用いることが好ましい。
【００２３】本発明の第５態様に係る半導体装置の製造
方法は、ＬＳＩが形成された半導体デバイスウェハを準
備する工程と、前記半導体デバイスウェハを裏面から加
工することにより、該半導体デバイスウェハの厚さを２
００μｍ以下にする工程と、前記半導体デバイスウェハ
に貫通孔を形成する工程と、前記貫通孔の内に配線プラ
グを形成する工程と、前記半導体デバイスウェハをダイ
シングすることにより、前記配線プラグを備えた半導体
チップに分割する工程と、プリント配線基板上に、前記
配線プラグと接続する接続手段を介して複数の半導体チ
ップを積層して実装する工程と、を具備することを特徴
とする。
【００２４】第５態様に係る半導体装置の製造方法で
は、薄型化した半導体デバイスウェハをチップに切り出
し、プリント配線基板上に複数の半導体チップを積層し
て実装することができる。そして、原理上は、何枚でも
半導体チップを多段に積層実装することが可能であり、
また、予めチップに薄型化加工を施しているため、多段
に積層してもデバイス実装高さを低く抑えることがで
き、高い機能を有する半導体デバイスモジュールを提供
できる。
【００２５】第５態様に係る半導体装置の製造方法にお
いて、前記接続手段は、はんだボールバンプ、ワイヤバ
ンプ、異方性導電膜及び導電性ペーストのうち少なくと
も一つを用いたものであることが好ましい。
【００２６】本発明の第６態様に係る半導体装置は、表
面にランドを備えたプリント配線基板と、前記プリント
配線基板上に、接続手段を介して積層して実装された厚
さ２００μｍ以下の複数の半導体チップと、を具備し、
前記半導体チップは、それを貫通する貫通孔と、この貫
通孔内に形成された配線プラグと、を備えており、前記
ランドと前記配線プラグとは前記接続手段により電気的
に接続されていることを特徴とする。
【００２７】尚、本発明は、高性能、高信頼性、小型、
軽量が要求される今後の半導体装置の製造に極めて有効
である。
【００２８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図１〜図６は、本発明の第
１の実施の形態による半導体装置の製造方法を示す図で
ある。
【００２９】第１の実施の形態は、半導体デバイス部品
の実装工程に本発明を適用したものである。具体的に
は、機械研削（グラインド）と化学的機械研磨（ケミカ
ルメカニカルポリッシュ）を用いてシリコンウェハの裏
面薄型化加工を行った後、ＬＳＩの周辺に配置された電
極パッドに対して、シリコンウェハを貫通するメタルビ
ア配線を形成し、はんだボールを接合手段として複数の
薄型半導体チップを互いに接合し、この薄型半導体チッ
プをマザー基板に積層３次元実装した例である。
【００３０】図１に示すように、まず、予めＬＳＩを作
り込んだシリコンデバイスウェハ２２を準備し、このウ
ェハ２２のＬＳＩが作り込まれた面（表面）に表面保護
テープ１５を貼り付ける。この後、機械研削装置３１の
定盤３２上にウェハ２２をセットする。この際、表面保
護テープ１５が定盤３２に接触するようにウェハ２２を
セットする。また、この時（研削加工前）のシリコンウ
ェハ２２の裏面は、図３（ａ）に示すように、多くのキ
ズ１６が形成された状態にある。この裏面キズ１６は、
ＬＳＩを作り込むためのウェハ前工程で数多くのプロセ
スを経ているため不可避的に形成されるものである。
【００３１】次に、ウェハ２２を回転させながらウェハ
２２の裏面を回転する砥石１８により以下の条件で研削
（バックグラインド）加工する。これにより、図３
（ｂ）に示すように、ウェハ２２が厚さ１１０μｍまで
薄型化加工され、ウェハ２２の裏面キズ１６が研削除去
される。
【００３２】 砥石送り速度 ： １５０μｍ／ｍｉｎ 砥石回転数 ： ２５００ｒｐｍ 研削後のウェハ厚 ： １１０μｍ（削り代：約５１０
μｍ）
【００３３】この後、図２に示すように、この薄型化加
工されたウェハ２２を化学的機械研磨装置３４のウェハ
キャリア２１にセットする。この際、表面保護テープ１
５がウェハキャリア２１に接触するようにウェハ２２を
セットする。
【００３４】次に、ウェハ２２を回転させながらウェハ
２２の裏面を回転する定盤３５により以下の条件でポリ
ッシュ研磨し、仕上げ処理を行う。この際、定盤３５上
には研磨布（クロス）２０が貼り付けられており、この
研磨布２０上には研磨溶剤（スラリー）１９が吐出され
ており、ウェハ２２には定盤３５側に圧力が加えられて
いる。これにより、ウェハ２２の裏面に新たに形成され
ていた研削ダメージが除去され、厚さ１００μｍまで薄
型化加工されたウェハ２２の機械的強度を向上させるこ
とができる。
【００３５】 ウェハ回転速度 ： ８０ｒｐｍ 定盤の回転速度 ： ８０ｒｐｍ 研磨圧力 ： ４００ｇ／ｃｍ2 揺動速度 ： ２ｍｍ／ｓｅｃ スラリー供給速度 ： ４０ｍｌ／ｍｉｎ 削り代 ： １０μｍ
【００３６】この後、図４（ａ）に示すように、薄型化
加工の終了したシリコンデバイスウェハ２２から表面保
護テープ１５を剥離する。この時のウェハ２２は、ＬＳ
Ｉが形成され、薄型化加工された状態である。そして、
図４及び図５に示す貫通ビア配線を形成する工程に進
む。但し、図中では、シリコン基板１に作り込んだＬＳ
Ｉの図示を省略し、デバイスチップ単位の図及びチップ
周辺に配置されたＡｌ電極パッド２のみを表記してい
る。なお、図４及び図５は、薄型化加工をした半導体デ
バイスに貫通ビア配線を形成するプロセスの概略をその
工程順に示す断面図である。
【００３７】次に、図４（ｂ）に示すように、シリコン
基板１の両面にエポキシ系の液状樹脂８を厚さ約２０μ
ｍ程度塗布し、熱硬化させる。これにより、ウェハ全面
にエポキシ系樹脂８がコーティングされ、キュアされた
状態となる。
【００３８】この後、図４（ｃ）に示すように、チップ
周辺に配置されたＡｌ電極パッド２の中心を狙い、レー
ザー加工によりエポキシ系樹脂８、Ａｌ電極パッド２及
び薄型シリコン基板１を貫通する直径約９０μｍのビア
ホール（貫通穴）８ａを形成する。この際、高調波変調
をかけたＵＶ−ＹＡＧレーザー加工装置（図示せず）を
用いる。このＵＶ−ＹＡＧレーザーの波長は０．３５５
μｍであり、ＵＶ−ＹＡＧレーザー加工装置としては例
えばＥＳＩ社Ｍodel]5100を用いることが望ましい。
【００３９】レーザー加工前にシリコン基板１の両面に
液状樹脂を予めコーティングしておく理由は、レーザー
が入射する加工面の開口端で肩落ちが生じてホールのテ
ーパー角が大きくなることを抑制し、より垂直に近い断
面形状を有すビアホール８ａを高い精度で形成するため
である。
【００４０】次に、図４（ｄ）に示すように、シリコン
基板１の両面に再度エポキシ系の液状樹脂２８を２０μ
ｍより厚く塗布し、熱硬化させることにより、前記ビア
ホール８ａの内部には樹脂２８が埋め込まれる。つま
り、貫通穴８ａを樹脂２８で充填した状態である。
【００４１】この後、シリコン基板１を例えば前述した
図２に示す化学的機械研磨装置にセットし、図５（ｅ）
に示すように、シリコン基板１の両面のエポキシ系樹脂
２８を研磨除去し、このエポキシ系樹脂２８を薄く平坦
化する。この際、シリコン基板１の両面に厚さ約４０μ
ｍ程度のエポキシ系樹脂８，２８を残す。
【００４２】次に、図５（ｆ）に示すように、エポキシ
系樹脂２８が埋め込まれたビアホール８ａの中心を狙
い、前記ＵＶ−ＹＡＧレーザー加工装置を用いてビーム
径を絞ったレーザーによる穴加工を行う。これにより、
ビアホール８ａ内のエポキシ系樹脂２８を貫通する直径
約５０μｍのビアホール２８ａが形成されると共に、ビ
アホール８ａの内壁に厚さ約２０μｍのエポキシ系樹脂
２８からなる絶縁層が均一に形成される。
【００４３】この後、例えば、Ｃｕの無電解メッキ処理
を施して、表面にシード層を形成してから、これを電極
としてＣｕの電解メッキ処理を行う。これにより、貫通
ビアホール内にＣｕプラグを形成する。このとき、前述
の液状樹脂の塗布量、研磨量、レーザー加工径を予め最
適化しておくことにより、貫通ビアホール内のＣｕプラ
グがボイドを生じることなく充填することができる。
【００４４】そして、最後にリソグラフィー工法による
マスク形成とエッチング処理をウェハ両面に行なうこと
で、図５（ｇ）に示すように、ビアホール２８ａ内に
は、半導体デバイスを貫通するビアメタルプラグ２３及
びその両端に外部接続用の電極パッドが形成される。
【００４５】以上のようにして貫通ビア配線プラグ２３
を形成した薄型デバイスウェハをダイシングしてチップ
毎に分割することにより、図６に示す積層３次元実装用
の薄型半導体デバイスチップ７が完成する。
【００４６】この後、図６に示すように、メタル配線プ
ラグ２３の電極パッド上に接続手段として例えばはんだ
ボールバンプ１０を形成する。そして、Ｃｕランド１１
を備えたプリント配線基板（マザー基板）２５を準備
し、このマザー基板２５上に半導体デバイスチップ７を
位置合わせし、マザー基板２５上に１層目のチップ７を
実装する。これにより、１層目のチップ７のはんだボー
ルバンプ１０とＣｕランド１１とが電気的に接続され
る。
【００４７】次に、１層目のチップ７上に２層目の半導
体デバイスチップ７を実装し、このチップ７上に３層目
の半導体デバイスチップ７を実装し、このチップ７上に
４層目の半導体デバイスチップ７を実装する。これによ
り、１層目のチップ７乃至４層目のチップ７それぞれの
メタル配線プラグ２３が、電極パッド及びはんだボール
バンプ１０により互いに電気的に接続される。このよう
にしてマザー基板２５上に実装高さが極めて低い半導体
デバイスが積層３次元実装される。
【００４８】上記第１の実施の形態によれば、半導体デ
バイス部品の超薄型積層３次元実装を高い信頼性と高機
能で実現できるようになり、電子機器の製品セットの更
なる超小型軽薄化に貢献することができる。
【００４９】また、本実施の形態では、デバイスチップ
間の配線の引き回し長さを従来の平面実装基板やワイヤ
接続の積層実装基板等に比べて極端に短くできる。即
ち、ＬＳＩの電極パッドからＡｕワイヤを引き回した
り、パッケージのリードフレームを介在させない実装が
可能となるため、デバイスチップを基板実装した際の基
板上でのチップ間配線長を大幅に短縮できる。このた
め、配線部のインダクタンスを低減できることによる信
号遅延を抑えた高速信号処理を可能とし、将来の高速高
周波デバイスへの適用が大いに有効な実装技術となり、
高機能な半導体デバイス部品を製造することができる。
したがって、本実施の形態によるデバイスを用いて組み
立てられる最終的な電子機器の製品セットに関しても、
ＩＣカード、携帯電話、ＰＤＡ、ノートパソコン等を初
めとする携帯電子機器の更なる超小型化軽薄化・高機能
化の実現に大いに貢献することができる。
【００５０】図１、図３〜図５、図７及び図８は、本発
明の第２の実施の形態による半導体装置の製造方法を示
す図である。なお、第２の実施の形態の製造プロセスで
第１の実施の形態と重複する部分は説明を省略する。
【００５１】第２の実施の形態は、第１の実施の形態と
同様に、半導体デバイス部品の実装工程に本発明を適用
したものである。具体的には、機械研削（グラインド）
とスピンエッチングを用いてシリコンウェハの裏面薄型
化加工を行った後、ＬＳＩの周辺に配置された電極パッ
ドに対して、シリコンウェハを貫通するメタルビア配線
を形成し、ＡＣＦ（異方性導電膜）を接合手段として複
数の薄型半導体チップを互いに接合し、この薄型半導体
チップをマザー基板に積層３次元実装した例である。
【００５２】図１に示すように、ウェハ２２を回転させ
ながらウェハ２２の裏面を回転する砥石１８により以下
の条件で研削加工する。これにより、図３（ｂ）に示す
ように、ウェハ２２が厚さ１５０μｍまで薄型化加工さ
れ、ウェハ２２の裏面キズ１６が研削除去される。
【００５３】 砥石送り速度 ： １５０μｍ／ｍｉｎ 砥石回転数 ： ２５００ｒｐｍ 研削後のウェハ厚 ： １５０μｍ（削り代：約４７５
μｍ）
【００５４】この後、この薄型化加工されたウェハ２２
を図８に示すスピンエッチング装置におけるプロセスチ
ャンバー４０内のウェハチャック４１にセットし、ウェ
ハ２２を回転させながらウェハ２２の裏面に例えばフッ
酸と硝酸の混合液（薬液）２４を供給し、以下の条件で
エッチングすることにより、ウェハ裏面の仕上げ処理を
行なう。これにより、ウェハ２２の裏面に形成されてい
た研削ダメージが除去され、厚さ１００μｍまで薄型化
加工されたウェハ２２の機械的強度を向上させることが
できる。
【００５５】 ウェハ回転速度 ： ２０００ｒｐｍ 薬液組成 ： ＨＦ／ＨＮＯ3／Ｈ2Ｏ＝１／１／
８ 薬液供給量 ： ４０ｌ／ｍｉｎ ウェハ削り代 ： ５０μｍ
【００５６】次に、第１の実施の形態と同様に、図４及
び図５に示すプロセス工程を経て、貫通ビア配線プラグ
２３を有する積層３次元実装用の薄型デバイスウェハを
作製する。この後、メタル配線プラグ２３上の電極パッ
ドに接続手段として例えばＡｕワイヤバンプが形成され
る。
【００５７】以上のようにして貫通ビア配線プラグ２３
を形成した薄型デバイスウェハをダイシングしてチップ
毎に分割することにより、図７に示す積層３次元実装用
の薄型半導体デバイスチップ７が完成する。
【００５８】この後、図７に示すように、Ｃｕランド１
１を備えたプリント配線基板（マザー基板）２５を準備
し、このマザー基板２５上に半導体デバイスチップ７を
位置合わせする。次に、マザー基板２５上に１層目のチ
ップ７を実装する。この際のチップ７のＡｕワイヤバン
プ１２とＣｕランド１１との接合手段として例えばＡＣ
Ｆ（異方性導電膜）１２が用いられる。つまり、１層目
のチップ７のバンプ１２とＣｕランド１１とがＡＣＦ９
により電気的に接続される。
【００５９】この後、１層目のチップ７上にＡＣＦ９を
介して２層目のチップ７を実装し、このチップ７上にＡ
ＣＦ９を介して３層目のチップを実装し、このチップ７
上にＡＣＦ９を介して４層目のチップを実装する。これ
により、１層目のチップ７乃至４層目のチップ７それぞ
れのメタル配線プラグ２３が、Ａｕワイヤバンプ１２及
びＡＣＦ９により互いに電気的に接続される。このよう
にしてマザー基板２５上に実装高さが極めて低い半導体
デバイスが積層３次元実装される。
【００６０】上記第２の実施の形態においても第１の実
施の形態と同様の効果を得ることができる。
【００６１】尚、本発明は上記実施の形態に限定され
ず、種々変更して実施することが可能である。例えば、
半導体装置の構造やそれに使用する材料、プロセス処理
装置、プロセス処理条件等は、発明の主旨を逸脱しない
範囲で適宜選択可能である。
【００６２】また、上記第１の実施の形態では、シリコ
ン基板１の両面にエポキシ系の液状樹脂８，２８を塗布
しているが、シリコン基板１の両面に有機レジスト材料
等を塗布することも可能である。
【００６３】また、上記第１、第２の実施の形態では、
貫通ビアメタル配線の形成までを全てウェハ状態で製造
することを前提に説明しているが、必要に応じて、途中
の工程でチップにダイシングしておくことも可能であ
る。
【００６４】また、上記第２の実施の形態では、薄型化
ウェハの仕上げ処理として行なうエッチングに、薬液を
用いたウエットエッチングの例を示しているが、プラズ
マ処理装置を用いたハロゲン系ガスによるドライエッチ
ングを用いることも可能である。
【００６５】
【発明の効果】以上説明したように本発明によれば、半
導体デバイスウェハを裏面から加工することにより、該
半導体デバイスウェハの厚さを２００μｍ以下にし、前
記半導体デバイスウェハに貫通孔を形成し、前記貫通孔
の内に配線プラグを形成する。したがって、半導体デバ
イス部品の超薄型積層３次元実装を高い信頼性と高機能
で実現できる半導体装置及びその製造方法を提供するこ
とができる。
【図面の簡単な説明】
【図１】本発明の第１又は第２の実施の形態による半導
体装置の製造方法においてシリコンウェハの裏面薄型化
加工に用いる機械研削装置（バックグラインダー）の概
略を示す斜視図である。
【図２】本発明の第１の実施の形態による半導体装置の
製造方法において薄型化加工したウェハの仕上げ加工に
用いる化学的機械研磨装置（ポリッシュ研磨装置）の概
略を示す断面図である。
【図３】図１に示す機械研削装置によるウェハの裏面加
工の様子を示すものであり、（ａ）は、機械研削装置で
加工する前のウェハの表面に保護テープを貼り付けた状
態を示す断面図であり、（ｂ）は、機械研削装置でウェ
ハの裏面キズを研削除去した後の状態を示す断面図であ
る。
【図４】本発明の第１又は第２の実施の形態による半導
体装置の製造方法において薄型化加工をした半導体デバ
イスに貫通ビア配線を形成する工程を示す断面図であ
る。
【図５】本発明の第１又は第２の実施の形態による半導
体装置の製造方法において薄型化加工をした半導体デバ
イスに貫通ビア配線を形成する工程を示すものであり、
図４（ｄ）の次の工程を示す断面図である。
【図６】本発明の第１の実施の形態による半導体装置を
示すものであり、マザー基板に薄型半導体デバイスチッ
プを積層３次元実装した状態を示す断面図である。
【図７】本発明の第２の実施の形態による半導体装置を
示すものであり、マザー基板に薄型半導体デバイスチッ
プを積層３次元実装した状態を示す断面図である。
【図８】本発明の第２の実施の形態による半導体装置の
製造方法において薄型化加工したウェハの仕上げ加工に
用いるスピンエッチング装置の概略を示す断面図であ
る。
【図９】図９（ａ）〜（ｅ）は、Ａｌ電極パッド上には
んだボールバンプを形成する方法を示す断面図である。
【符号の説明】
１…半導体基体（シリコン基板）、２…Ａｌ電極パッ
ド、３…表面保護膜（ポリイミド）、３ａ…開口部、４
…ＢＬＭ膜、５…開口部、６…フォトレジスト膜（レジ
ストパターン）、７…薄型半導体デバイスチップ、８…
エポキシ系樹脂、８ａ…ビアホール（スルーホール）、
９…ＡＣＦ（異方性導電膜）、１０…はんだボールバン
プ、１１…Ｃｕランド、１２…Ａｕワイヤバンプ（スタ
ッドバンプ）、１３…はんだ蒸着膜、１４…高融点はん
だボールバンプ、１５…表面保護テープ、１６…裏面キ
ズ、１８…砥石、１９…研磨溶剤（スラリー）、２０…
研磨布（クロス）、２１…ウェハキャリア、２２…シリ
コンデバイスウェハ、２３…貫通ビア配線プラグ、２４
…薬液、２５…プリント配線基板（マザー基板）、２８
…エポキシ系樹脂、２８ａ…ビアホール（スルーホー
ル）、３１…機械研削装置、３２…定盤、３４…化学的
機械研磨装置、３５…定盤、４０…プロセスチャンバ
ー、４１…ウェハチャック。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 25/18

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 ＬＳＩが形成された半導体デバイスウェ
    ハを準備する工程と、 前記半導体デバイスウェハを裏面から加工することによ
    り、該半導体デバイスウェハの厚さを２００μｍ以下に
    する工程と、 前記半導体デバイスウェハに貫通孔を形成する工程と、 前記貫通孔の内に配線プラグを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 表面にＬＳＩが形成された半導体デバイ
    スウェハであって、裏面から加工されることにより厚さ
    が２００μｍ以下とされた半導体デバイスウェハと、 前記半導体デバイスウェハに形成された貫通孔と、 前記貫通孔の内に形成された配線プラグと、 を具備することを特徴とする半導体装置。
  3. 【請求項３】 ＬＳＩ及びその周辺に位置する電極パッ
    ドが形成された半導体デバイスウェハを準備する工程
    と、 前記半導体デバイスウェハを裏面から加工することによ
    り、該半導体デバイスウェハの厚さを２００μｍ以下に
    する工程と、 前記半導体デバイスウェハの両面に絶縁材料を塗付する
    工程と、 前記絶縁材料、電極パッド及び前記半導体デバイスウェ
    ハを貫通する穴を形成する工程と、 前記穴の内部に、前記半導体デバイスウェハの表面と裏
    面とをつなぐ配線プラグを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
  4. 【請求項４】 前記穴を形成する工程の後に、再度絶縁
    材料を前記半導体デバイスウェハの両面に塗付すること
    により、前記穴の内部を該絶縁材料で埋め込み、この穴
    の内部の絶縁材料に前記穴より小さい開口径を有する貫
    通孔を形成する工程をさらに含むことを特徴とする請求
    項３記載の半導体装置の製造方法。
  5. 【請求項５】 ＬＳＩ及びその周辺に位置する電極パッ
    ドが形成された半導体デバイスウェハを準備する工程
    と、 前記半導体デバイスウェハを裏面から加工することによ
    り、該半導体デバイスウェハの厚さを２００μｍ以下に
    する工程と、 前記半導体デバイスウェハの両面に絶縁材料を塗付する
    工程と、 前記絶縁材料、電極パッド及び前記半導体デバイスウェ
    ハを貫通する穴を形成する工程と、 前記半導体デバイスウェハの両面に再度絶縁材料を塗付
    することにより、前記穴の内部を該絶縁材料で埋め込む
    工程と、 前記穴の内部の絶縁材料に前記穴より小さい開口径を有
    する貫通孔を形成すると共に、前記穴の内壁上に前記絶
    縁材料を残す工程と、 前記貫通孔の内部、前記半導体デバイスウェハの表面と
    裏面とをつなぐ配線層を形成する工程と、 前記配線層をパターニングすることにより、前記半導体
    デバイスウェハの表面及び裏面に電極パッドを備えると
    共に前記半導体デバイスウェハの表面と裏面とをつなぐ
    配線プラグを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記配線プラグは、無電解メッキ処理及
    び電解メッキ処理を順次加えることにより形成されるこ
    とを特徴とする請求項５記載の半導体装置の製造方法。
  7. 【請求項７】 前記絶縁材料が液状樹脂又は有機レジス
    ト材料であることを特徴とする請求項３又は５記載の半
    導体装置の製造方法。
  8. 【請求項８】 ＬＳＩが形成された半導体デバイスウェ
    ハを準備する工程と、 前記半導体デバイスウェハを裏面から加工することによ
    り、該半導体デバイスウェハの厚さを２００μｍ以下に
    する工程と、 前記半導体デバイスウェハに貫通孔を形成する工程と、 前記貫通孔の内に配線プラグを形成する工程と、 前記半導体デバイスウェハをダイシングすることによ
    り、前記配線プラグを備えた半導体チップに分割する工
    程と、 プリント配線基板上に、前記配線プラグと接続する接続
    手段を介して複数の半導体チップを積層して実装する工
    程と、 を具備することを特徴とする半導体装置の製造方法。
  9. 【請求項９】 前記半導体デバイスウェハを裏面から加
    工する際の加工方法は、機械研削加工、化学的機械研磨
    加工又はエッチング加工のいずれかであることを特徴と
    する請求項1、３、５及び８のうちいずれか１項記載の
    半導体装置の製造方法。
  10. 【請求項１０】 前記接続手段は、はんだボールバン
    プ、ワイヤバンプ、異方性導電膜及び導電性ペーストの
    うち少なくとも一つを用いたものであることを特徴とす
    る請求項８記載の半導体装置の製造方法。
  11. 【請求項１１】 表面にランドを備えたプリント配線基
    板と、 前記プリント配線基板上に、接続手段を介して積層して
    実装された厚さ２００μｍ以下の複数の半導体チップ
    と、 を具備し、 前記半導体チップは、それを貫通する貫通孔と、この貫
    通孔内に形成された配線プラグと、を備えており、 前記ランドと前記配線プラグとは前記接続手段により電
    気的に接続されていることを特徴とする半導体装置。
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