JP3974930B2 - 半導体構造およびその処理方法 - Google Patents
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Description
本発明は、一般的には、半導体構造およびその製造方法に関し、具体的には、ロジック・プロセス・ラッキング（ｌａｃｋｉｎｇ）ボーダレス・コンタクトにおいて、埋込みＤＲＡＭのような埋込みメモリの集積に関する。この発明によれば、デュアル・ワーク・ファンクション・ロジック・プロセスに影響することなく、ゲート電極上にコンタクトを設けることができ、これにより改善されたアレイ密度を可能にするために、ある種のボーダレス・コンタクトがアレイセル内に作製される半導体構造および製造方法が提供される。
１つの半導体構造内の、ロジック・アレイと、ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）のようなメモリ・アレイとの集積度は、毎年、増大し続けている。高密度高性能の埋込みランダムアクセス・メモリ（ＥＤＲＡＭ）を実現するための、ロジックおよびＤＲＡＭのこの集積度は、２つの基本的なトレードオフを与える。すなわち、低速ロジックを有する高密度メモリセル・アレイを実現することができる、または、高速ロジックを有する非効率な大型メモリセル・アレイが可能である。
工業分野で組合わせＤＲＡＭロジック（ＭＤＬ）と呼ばれる低速ロジック構造を有する高密度メモリアレイにおいて、高速デュアル・ワーク・ファンクション（ＤＷＦ）ロジック支援構造は、従来のＤＲＡＭ（ＣＤＲＡＭ）に基づいたシングル・ワーク・ファンクション（ＳＷＦ）構造に対し、トレードされる。ＳＷＦ構造は、ボーダレス・ピッチ・アレイを採用する超高密度メモリアレイ構造に、すなわちゲート（ワードライン）とビットライン・コンタクトとの間がボーダレスであるアレイにつながるキャップド・ゲート電極を有する比較的“低速”のロジックを備えている。ＭＤＬ構造は、典型的に、大型メモリセル・アレイよりも２０〜３０％低速であるロジック・コア性能と、高速ロジック手法とを有している。
工業分野で組合わせロジックＤＲＡＭ（ＭＬＤ）と呼ばれる、大型セルメモリ・アレイおよび高速ロジック手法において、高密度にパックされたメモリアレイ・セルは、高速デュアル・ワーク・ファンクション（ＤＷＦ）構造に対し、トレードされる。ボーダレス・アレイ・ビットライン・コンタクトは、見放され、アレイセル効率は、上述の高密度アレイおよび低速ロジック構造（すなわち、ＭＤＬ構造）と比べて、少なくとも３０％低下する。
上記トレードオフの観点から、ＭＬＤ性能およびＭＤＬアレイ効率を実現するために、デュアル・ワーク・ファンクション・ロジック技術をボーダレス・コンタクトと一体化し、およびコスト効果のある高性能組合わせＤＲＡＭ構造およびプロセスを与える構造の必要性が技術上存在する。
要約すると、本発明は、一態様では、実質的に無キャップのゲートと、無キャップのゲートに隣接する拡散部への導電コンタクトとを備え、導電コンタクトは、ゲートに対しボーダレスである半導体構造である。実質的に無キャップのゲートは、ＭＬＤ技術の特徴であり、他方、ボーダレス・コンタクトは、ＭＤＬ構造の特徴である。アレイでは、このボーダレス・コンタクトは、典型的に、メモリ・ビットラインへの接続のために用いられる。ボーダレス・コンタクトは、また、ロジック・コアにも用いることができることに留意すべきである。
他の態様では、第１の材料と第２の材料とを有する半導体構造が提供される。第１の材料は、第１のコンタクト・ホールを有し、第１の材料の水平面は、第１のコンタクト・ホールに隣接している。第２の材料は、第１の材料上に延び、第２の材料は、第２のコンタクト・ホールを有し、第２のコンタクト・ホールは、第１のコンタクト・ホール上に延びて、第１の材料の水平面の一部を露出させる。導体が、第１のコンタクト・ホール内に設けられ、スペーサが、第２のコンタクト・ホールに接し、導体上に延びている。スペーサは、第１の材料の水平面が露出されないように十分な寸法を有している。
さらに他の態様では、基板を設ける工程と、基板上に、上面を有する膜を形成する工程と、膜にホールを形成する工程と、ホールにアライメントされ、膜の上面の一部が露出されるように、ホールよりも大きい開口を有する絶縁層を設ける工程と、ホール内に材料を設ける工程と、開口を小さくし、膜の前記上面の露出された部分を覆うために、開口の側壁に沿ってスペーサを設ける工程とを含み、スペーサは、ホール内の材料にまで延びる、半導体の処理方法を提供する。
好適には、本発明は、デュアル・ワーク・ファンクション・ロジック・プロセス内に、ボーダレス・コンタクトが与えられる、半導体構造および製造方法を提供する。本質的には、本発明は、シングル・ワーク・ファンクション・ロジックおよびデュアル・ワーク・ファンクション・ロジックの最良の要素を用いて、ＭＬＤ（すなわちＤＷＦ）およびＭＤＬ（すなわちボーダレス・コンタクト）の典型的特徴を有するＭＬＤ技術を開発する。本発明によれば、プロセス製造装置については、集積されたＤＲＡＭおよびロジック構造のための２つのツール・セットを用いる必要がない（従来は、必要とされた）。提供されたプロセス実施例では、シリサイド構造またはノン・シリサイド構造のために、オプションが与えられている。シリサイド・プロセスは、コア・ロジック・プロセスと容易に一体化される。本発明によれば、各トランジスタ・ゲートは、隣接する拡散コンタクトから、電気的に分離される。
さらに他の特徴および利点は、本発明の技術によって実現される。本発明の実施例および態様は、ここに詳細に説明されるが、特許請求の範囲に記載の発明の一部とみなされる。
以下の定義は、本発明に関係している。
デュアル・ワーク・ファンクション（Ｄｕａｌ Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ：ＤＷＦ）
デュアル・ワーク・ファンクション構造の特徴は、Ｐ+ ポリシリコンゲートＰＦＥＴまたはＮ+ ポリシリコンゲートＮＦＥＴを含み、この構造は、表面チャネル導通ＰＦＥＴデバイスおよび表面チャネルＮＦＥＴデバイスを形成する。この構造の利点は、短チャネル特性の故に、ＰＦＥＴゲート制御が、ＮＦＥＴゲート制御に等しいことである。両方のデバイスは、低いサブ・スレショルド漏洩でターンオフすることができ、ＰＦＥＴゲート長は、ＮＦＥＴゲート長に同じであり、このことは高性能ロジックに通じる。従来の欠点は、拡散コンタクトを、ゲート電極上に設けることが許されず、したがって各デバイス拡散相互接続に対して、（追加の最小イメージ＋重ね合わせ公差）が用いられる。ＤＲＡＭセルについて、このことは、ビットライン方向におけるセル寸法を、少なくとも１Ｆ（すなわち、１最小フィーチャ）だけ増大させる。このプロセスは、また、“高価”であると考えられる。拡散コンタクトのための追加のスペースは、アレイ効率を低減させ、および拡散コンタクトとソース・ドレイン・ゲート境界との間のスペースが、低抵抗路で“充てん”されなければならない（速度、すなわち離間された外方拡散の“Ｒ”を不変に保つために）。このことは、ソース・ドレイン抵抗を低下させるためのシリサイド化プロセス（ゲート電極上にも延びる）を付加することを含んでいる。代表的なプラクティスでは、Ｎ+
（ＮＦＥＴ）およびＰ+ （ＰＦＥＴ）ゲート電極は、各デバイスのＮ+ およびＰ+ 拡散電極と共に、同時に注入される。これらのデバイスは、ゲート電極上にキャップを有さず、したがって浅いソース・ドレイン注入がゲート電極に入らず、典型的に真性に付着される（すなわち、プレ・ドープされない）。
デュアル・ワーク・ファンクション構造の特徴は、Ｐ+ ポリシリコンゲートＰＦＥＴまたはＮ+ ポリシリコンゲートＮＦＥＴを含み、この構造は、表面チャネル導通ＰＦＥＴデバイスおよび表面チャネルＮＦＥＴデバイスを形成する。この構造の利点は、短チャネル特性の故に、ＰＦＥＴゲート制御が、ＮＦＥＴゲート制御に等しいことである。両方のデバイスは、低いサブ・スレショルド漏洩でターンオフすることができ、ＰＦＥＴゲート長は、ＮＦＥＴゲート長に同じであり、このことは高性能ロジックに通じる。従来の欠点は、拡散コンタクトを、ゲート電極上に設けることが許されず、したがって各デバイス拡散相互接続に対して、（追加の最小イメージ＋重ね合わせ公差）が用いられる。ＤＲＡＭセルについて、このことは、ビットライン方向におけるセル寸法を、少なくとも１Ｆ（すなわち、１最小フィーチャ）だけ増大させる。このプロセスは、また、“高価”であると考えられる。拡散コンタクトのための追加のスペースは、アレイ効率を低減させ、および拡散コンタクトとソース・ドレイン・ゲート境界との間のスペースが、低抵抗路で“充てん”されなければならない（速度、すなわち離間された外方拡散の“Ｒ”を不変に保つために）。このことは、ソース・ドレイン抵抗を低下させるためのシリサイド化プロセス（ゲート電極上にも延びる）を付加することを含んでいる。代表的なプラクティスでは、Ｎ+
（ＮＦＥＴ）およびＰ+ （ＰＦＥＴ）ゲート電極は、各デバイスのＮ+ およびＰ+ 拡散電極と共に、同時に注入される。これらのデバイスは、ゲート電極上にキャップを有さず、したがって浅いソース・ドレイン注入がゲート電極に入らず、典型的に真性に付着される（すなわち、プレ・ドープされない）。
シングル・ワーク・ファンクション（Ｓｉｎｇｌｅ Ｗｏｒｋ Ｆｕｎｃｉｔｏｎ：ＳＷＦ）
シングル・ワーク・ファンクション構造の特徴は、Ｎ+ ポリシリコンゲートＰＦＥＴとＮ+ ポリシリコンゲートＮＦＥＴとを有している。この構造は、表面チャネル導通ＮＦＥＴおよび埋込みチャネル導通ＰＦＥＴデバイスを形成する。すなわち、Ｎ+
ゲートを有するＰＦＥＴデバイスＶＴは、約−１．０ボルトである。これは、ＣＭＯＳの動作には小さすぎる。チャネルは、Ｐ- 注入（通常のチャネルは、Ｎ形である）で補償されて、埋込みＰ／Ｎ層を形成する。次に、ゲート導体チャネルを、シリコン／二酸化シリコン表面から除去し、および上述したＤＷＦ方式に対しては、ゲートへの結合がかなり減少する。この構造の利点は、ゲート・エッチングの前に、ＳＷＦゲート電極を前注入でき、絶縁キャップ（標準ＤＲＡＭプラクティスは、拡散コンタクトに対しボーダレス・ゲートを用いている）を、形成できることである。さらに、ＷＳｉ2
またはＷ／ＷＮ（タングステン／窒化タングステン）のような材料を、キャップ層が形成される前に、ゲート・スタックへ付加して、ゲート・シート抵抗をかなり減少させることができる。拡散コンタクトがゲート電極に隣接しているので、シリサイドは必要とされず、ゲート・スタックを、キャップと共に、適切にエッチングすることができる。このことは、ボーダレス・コンタクト・アレイ・フィーチャを用いる低コストＤＲＡＭプロセスにつながる。Ｎ+
ゲート導体は、Ｎ+ ドーピングがゲート電極に残らず、基板につき抜けるので、後に続くすべての高熱処理に耐えることができる。Ｐ+ ゲート導体は、後に続く高熱処理に耐えることができない。すなわち、Ｐ+
ドーピングは、基板につき抜け、ＰＦＥＴデバイスを損傷する。こういう訳で、ＤＷＦ処理においては、電極が前注入されているならば、高熱処理を避けるためには、最後の可能な処理工程で電極が同時に注入される。この問題は、通常、ＰＦＥＴにおける“ホウ素つき抜け（ｂｏｒｏｎ ｐｅｎｅｔｒａｔｉｏｎ）”と呼ばれている。ＳＷＦ構造の１つの利点は、拡散コンタクトを電極の上部に設ける（電極にショートすることなく）ことを可能にするキャップド・ゲートを、ＳＷＦが形成することである。したがって、ＤＲＡＭプロセスでは、ビットラインを、フィーチャを付加することなしに作製して、ビットラインをゲート電極から離間させることができる。ＳＷＦ構造の欠点は、埋込みチャネルＰＦＥＴデバイスを、典型的に、ＮＦＥＴデバイスに比べて、物理的に大きくしなければならないことである。これは、ゲート制御が良くない（すなわち、ＤＷＦ ＰＦＥＴに比べて、ＳＷＦ ＰＦＥＴにおいては、オフ電流がかなり大きい）ことによる。オフ電流は、ＮＦＥＴデバイスについてゲートが０ボルトのときに、ドレインからソースへの漏洩として定義される。
シングル・ワーク・ファンクション構造の特徴は、Ｎ+ ポリシリコンゲートＰＦＥＴとＮ+ ポリシリコンゲートＮＦＥＴとを有している。この構造は、表面チャネル導通ＮＦＥＴおよび埋込みチャネル導通ＰＦＥＴデバイスを形成する。すなわち、Ｎ+
ゲートを有するＰＦＥＴデバイスＶＴは、約−１．０ボルトである。これは、ＣＭＯＳの動作には小さすぎる。チャネルは、Ｐ- 注入（通常のチャネルは、Ｎ形である）で補償されて、埋込みＰ／Ｎ層を形成する。次に、ゲート導体チャネルを、シリコン／二酸化シリコン表面から除去し、および上述したＤＷＦ方式に対しては、ゲートへの結合がかなり減少する。この構造の利点は、ゲート・エッチングの前に、ＳＷＦゲート電極を前注入でき、絶縁キャップ（標準ＤＲＡＭプラクティスは、拡散コンタクトに対しボーダレス・ゲートを用いている）を、形成できることである。さらに、ＷＳｉ2
またはＷ／ＷＮ（タングステン／窒化タングステン）のような材料を、キャップ層が形成される前に、ゲート・スタックへ付加して、ゲート・シート抵抗をかなり減少させることができる。拡散コンタクトがゲート電極に隣接しているので、シリサイドは必要とされず、ゲート・スタックを、キャップと共に、適切にエッチングすることができる。このことは、ボーダレス・コンタクト・アレイ・フィーチャを用いる低コストＤＲＡＭプロセスにつながる。Ｎ+
ゲート導体は、Ｎ+ ドーピングがゲート電極に残らず、基板につき抜けるので、後に続くすべての高熱処理に耐えることができる。Ｐ+ ゲート導体は、後に続く高熱処理に耐えることができない。すなわち、Ｐ+
ドーピングは、基板につき抜け、ＰＦＥＴデバイスを損傷する。こういう訳で、ＤＷＦ処理においては、電極が前注入されているならば、高熱処理を避けるためには、最後の可能な処理工程で電極が同時に注入される。この問題は、通常、ＰＦＥＴにおける“ホウ素つき抜け（ｂｏｒｏｎ ｐｅｎｅｔｒａｔｉｏｎ）”と呼ばれている。ＳＷＦ構造の１つの利点は、拡散コンタクトを電極の上部に設ける（電極にショートすることなく）ことを可能にするキャップド・ゲートを、ＳＷＦが形成することである。したがって、ＤＲＡＭプロセスでは、ビットラインを、フィーチャを付加することなしに作製して、ビットラインをゲート電極から離間させることができる。ＳＷＦ構造の欠点は、埋込みチャネルＰＦＥＴデバイスを、典型的に、ＮＦＥＴデバイスに比べて、物理的に大きくしなければならないことである。これは、ゲート制御が良くない（すなわち、ＤＷＦ ＰＦＥＴに比べて、ＳＷＦ ＰＦＥＴにおいては、オフ電流がかなり大きい）ことによる。オフ電流は、ＮＦＥＴデバイスについてゲートが０ボルトのときに、ドレインからソースへの漏洩として定義される。
ＰＷＦ構造およびＳＷＦ構造に関するさらなる情報は、B. El-Kareh, W. W. Abadeer, W. R. Tonti,“Design of Sub-Micron
PMOSFETs for DRAM Array Applications”, IEDM Technical Design（1991）によって与えられる。この文献の内容は、本明細書の内容に含まれるものとする。
PMOSFETs for DRAM Array Applications”, IEDM Technical Design（1991）によって与えられる。この文献の内容は、本明細書の内容に含まれるものとする。
ボーダレス・コンタクト（Ｂｏｒｄｅｒｌｅｓｓ Ｃｏｎｔａｃｔ）
ボーダレス・コンタクト構造においては、隣接する拡散電極への導電コンタクトを、ゲート電極上に設ける（ゲート電極にショートすることなしに）ことができる。したがって、拡散開口をエッチングによって明確に形成できる限り、拡散コンタクトを、ゲートに隣接し、かつ、ゲート上に形成することができる。
ボーダレス・コンタクト構造においては、隣接する拡散電極への導電コンタクトを、ゲート電極上に設ける（ゲート電極にショートすることなしに）ことができる。したがって、拡散開口をエッチングによって明確に形成できる限り、拡散コンタクトを、ゲートに隣接し、かつ、ゲート上に形成することができる。
ボーダード・コンタクト（Ｂｏｒｄｅｒｅｄ Ｃｏｎｔａｃｔ）
ボーダード・コンタクト構造においては、隣接拡散電極への導電コンタクトを、ゲート電極上に、それとショートすることなく、設けることができない。導電コンタクトを、ゲートに隣接して、または、ゲート上に形成することができない。典型的には、このことは、（２個の最小イメージ＋重なり公差）が、コンタクトをゲートから“離れて（ｏｆｆ）”設けるためには、必要とされることを示している。
ボーダード・コンタクト構造においては、隣接拡散電極への導電コンタクトを、ゲート電極上に、それとショートすることなく、設けることができない。導電コンタクトを、ゲートに隣接して、または、ゲート上に形成することができない。典型的には、このことは、（２個の最小イメージ＋重なり公差）が、コンタクトをゲートから“離れて（ｏｆｆ）”設けるためには、必要とされることを示している。
ＭＬＤ
ＭＬＤは、組合わせロジックＤＲＡＭ構造を意味する。この構造では、ボーダード・ビットライン・コンタクトを用いるスパースＤＲＡＭセルと共に、ロジックＤＷＦコアが採用されている。
ＭＬＤは、組合わせロジックＤＲＡＭ構造を意味する。この構造では、ボーダード・ビットライン・コンタクトを用いるスパースＤＲＡＭセルと共に、ロジックＤＷＦコアが採用されている。
ＭＤＬ
ＭＤＬ構造は、高密度ＤＲＡＭアレイがボーダレス・コンタクトと共に用いられている組合わせＤＲＡＭロジック構造である。ロジック・リソグラフィ（典型的に、ＤＲＡＭリソグラフィの前の世代である）を、ロジックＮＦＥＴデバイスと共に用い、およびラインのロジック・バックエンド（典型的に、３レベル金属標準ＤＲＡＭプロセスよりも大きい）を、低速ＤＲＡＭ埋込みチャネルＰＦＥＴ（ＳＷＦ）技術と共に用いる。
ＭＤＬ構造は、高密度ＤＲＡＭアレイがボーダレス・コンタクトと共に用いられている組合わせＤＲＡＭロジック構造である。ロジック・リソグラフィ（典型的に、ＤＲＡＭリソグラフィの前の世代である）を、ロジックＮＦＥＴデバイスと共に用い、およびラインのロジック・バックエンド（典型的に、３レベル金属標準ＤＲＡＭプロセスよりも大きい）を、低速ＤＲＡＭ埋込みチャネルＰＦＥＴ（ＳＷＦ）技術と共に用いる。
本発明の目的は、ＤＷＦおよびＳＷＦ構造の最良の要素を統合し、ＭＬＤ（ＤＷＦ）およびＭＤＬ（ボーダレス・コンタクト）の最良のフィーチャを用いてＭＬＤ技術を発展させることにある。
以下に、本発明を図面に基づいて詳細に説明する。
図１は、ロジック・プロセスにおいて集積される従来の高密度ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）の一例を示す。この例では、半導体構造１０は、基板１１を有しており、この基板内には分離領域１３が形成されている。分離領域間の基板上に、２個のゲート・スタックが形成されている。各スタックは、例えば、プレドープト・ポリシリコン・ゲート１２を有し、その側壁を酸化物スペーサ１４が取り囲んでいる。シリサイド材料１６を、前堆積してゲート抵抗を低下させることができ、窒化シリコン・キャップ１７が、シリサイド化された各ゲート上に設けられて、ボーダレス・コンタクトを保護する。スタックは、最小イメージ離れて配置されており、スタックの間にビットライン・ポリシリコン・コンタクト１８が設けられている。最終的なビットライン・コンタクト１９は、各スタック上に重なり、ビットライン・コンタクト１８に電気的に接続される。窒化シリコン・キャップ１７は、最終ビットライン・コンタクトがゲート構造から電気的に分離されることを保証する。ソース／ドレイン拡散部２０は、また、基板１１内に示されている。メモリセルがトレンチ・キャパシタを有するならば、トレンチ・プロセス（図示せず）は、すでに完了している。メモリセルが積層セル（図示せず）ならば、プロセス・シーケンスは、上述した構造の作製を一体化する。いずれの方法でも、ストレージ・デバイスは、以下に説明するコンセプトとは無関係である。図１からわかるコンセプトは、実行される処理工程が、ポリシリコン・ゲートのパターニングを含むことである。アレイ・ビットライン・スペースは、ゲート・スタック間の最小イメージであり、また、側壁ゲート・スペーサの領域は、このときに好適に定められる。しかし、図１の構造は、一定の制限を有している。例えば、イメージ制御は、真性ポリシリコン・ゲート（本発明による図２に示される）よりも２倍以上悪い。さらに、デュアル・ワーク・ファンクションの実現は、ほとんど不可能である。埋込みＤＲＡＭの高コストは、集積できないＤＲＡＭ／ロジック・フィーチャ（例えば、ゲート・スタックおよびボーダレス・コンタクト）に起因している。ロジック性能コストが増大し、およびプレ・スペーサの使用は、ソース／ドレインの最適化を制限する。
図２は、本発明による半導体処理方法における中間構造を示す。この構造（１００で示す）は、基板１０２を有している。このような基板は、分離領域１０４を有するシリコン基板であり、分離領域間に、ゲート・スタックの領域が定められる。図示していないが、デバイスＮＦＥＴ／ＰＦＥＴ／アレイのウェル注入が行われるものとする。ゲート酸化物１０６が形成され、パターニングされて、その上に、ブランケット無キャップ真性ポリシリコン１０８が形成され、フォトレジスト・マスク１１０を用いてパターニングされている。メモリセルがトレンチ・キャパシタを有するならば、トレンチ・プロセスは完了している。メモリセルが積層されるならば、プロセス・シーケンスは、ラインのバックエンド（ＢＥＯＬ）処理と統合する。いずれの方法でも、ストレージ・デバイスは、与えられるコンセプトとは無関係である。図２で実行される処理工程は、ポリシリコン・ゲートをパターニングすることである。再び、ゲート・スタック間のアレイ・ビットライン・スペースは、最小イメージであることに留意すべきである。
図３において、図２の構造のフォトレジスト・マスク１１０を除去して、側壁スペーサ、例えば酸化物スペーサ１１２を形成し、フォトレジスト・マスク１１４を付着し、パターニングして、ＰＦＥＴ／ＮＦＥＴ領域を定める。これら領域内では、ゲート電極１０８およびソース／ドレイン電極１１６が、イオン注入されている様子が示されている。いくつかの利点は、このプロセスから生じる。まず第１に、高電圧／低漏洩接合が望まれるならば、アレイゲート／接合の複合体の縮退ドーピングを阻止するマスクを付加することができる。さらに、マスクを用いて、交互アレイ・スペーサ・プロセスを定め、必要とされるならば、異なるアレイ接合を展開することができる。例えば、プレ・スペーサを用いて、ソース／ドレイン（ｓ／ｄ）ロジック・エクステンション注入を阻止することができる。
図４は、フォトレジスト・マスク１１４を除去し、注入を完了し、ゲートキャップ・ボーダレス・ラッパ（ｗｒａｐｐｅｒ）を形成した後の図３の構造１００を示す。なお、ゲートキャップ・ボーダレス・ラッパは、コンフォーマル酸化物層１２０と、この上に付着されたコンフォーマル窒化物層１２２とを有している。一例では、コンフォーマル酸化物層は、２０〜５０Å厚さとすることができ、コンフォーマル窒化物層１２２は、３００〜５００Å厚さとすることができる。
図５〜図１５は、図４の構造１００の拡大図であり、明瞭にするため、１つのトランジスタに注目している。
図５は、構造１００の１つの電界効果トランジスタを示し、ハードマスク１３０（例えば、ＴＥＯＳ酸化物）が付着されパターニングされて、ソース／ドレイン注入部１１６を露出させる開口１３２の領域が定められている。イオン注入部１１６上には、ビットライン・コンタクトが形成される。フォトレジスト・マスク１３０は、ゲート１０８上のどこかに設けられるものとし、およびマスクおよび酸化物層／窒化物層のエッチングは、ポリシリコン・ゲート１０８の一部が露出されるまで、行われる。
図６において、ビットライン・ポリシリコン・コンタクト１３４が、開口１３２内に形成されている。ビットライン・コンタクト１３４は、要求に応じて、ＮまたはＰドープすることができる。この中間構造は、ゲート１０８とビットライン・コンタクト１３４との間に、電気的および物理的な接続部を有しており、この接続部は除去されなければならないことに留意すべきである。図７において、従来の化学機械研磨（ＣＭＰ）プロセスを用いて、ビットライン・ポリシリコン・コンタクトを、ハード研磨停止層として働く酸化物／窒化物ラッパ１２０／１２２の上面までエッチングする。
次に、図８において、酸化物／窒化物ラッパ膜１２０，１２２を、時限エッチングのためのマスクとして用いて、ビットライン・コンタクト１３４およびポリシリコン・ゲート１０８を、ゲートとビットライン・コンタクトとがもはや電気的に接触しない最小のリセス深さまで、エッチングする。これは、時限エッチング・プロセスであり、ポリシリコン・ゲート１０８の元の表面より下のあるレベルまでポリシリコンが除去されるように、エッチングを行うことができる。
図９において、ビットライン・コンタクト１３４および露出されたゲート１０８上に、酸化物層１５０が形成されている。酸化物層１５０は、図８に示されるポリシリコン構造をさらにエッチングして、酸化物を付着させる、あるいは露出したポリシリコンを単に酸化させることによって、形成することができる。酸化が用いられるならば、図８において説明したエッチングは、任意であることに留意すべきである。当業者は、最終的な構造は、ゲート電極に対してボーダレスであるビットライン・コンタクト１３４を形成し、およびゲート電極とビットライン・コンタクトとは、側壁スペーサ１１２および酸化物１５０によって、電気的および物理的に分離されていることを理解するであろう。したがって、図２〜図９の処理に従って、他の最小ピッチが、ビットライン・コンタクトの領域を定めることを要求することなく、ボーダレス半導体構造が実現される。ビットライン・コンタクト１３４がタングステン・スタッドよりなるならば、図９に示すようなレベルまで、タングステン（Ｗ）に対して選択的に、ポリシリコンをエッチングすることによって、コンタクトはゲートから簡単に分離されることに留意すべきである。
図１０および図１１は、最終的なビットライン形成のために、ボーダレス・コンタクトを作製する一実施例を示し、他方、図１２〜図１５は、ゲートをシリサイド化し、ビットライン形成のためのビットライン・コンタクトを作製するプロセスを示す。
図１０および図１１において、図９の構造は図１０に示されており、側壁スペーサ１６０、例えば窒化シリコン・スペーサの領域は、ゲート１０８の露出領域を完全に覆い、ビットライン・コンタクト１３４上にわずかに延びるように、酸化物１５０上に定められている。スペーサ１６０は、ゲート１０８上の酸化物１５０を完全に覆って保護するような寸法に設定されている。マスクの領域を定め、スペーサが設けられる領域を開口し、その領域内に窒化シリコンを付着させ、再びエッチングして窒化物スペーサを残しながらマスクを除去することによって、スペーサ１６０を形成することができる。スペーサ１６０は、ビットライン・コンタクト１３４に少なくともわずかに重ならなければならないが、その最小ルールは、スペーサ１１２の外縁が覆われるように定められるであろう。
図１１において、ビットライン・コンタクト１３４上の酸化物１５０は、エッチングされて、ビットライン・コンタクトが露出され、最終的なビットライン配線１７０が、ビットライン・コンタクトに電気的に接触するように、形成されている。窒化シリコン・スペーサ１６０は、ゲート１０８上の領域内にある酸化物１５０を保護し、ビットライン・コンタクト１３４とゲート１０８との間に、ボーダレス構造を確保することに留意すべきである。
任意の方法において、拡散およびゲート電極の抵抗を減少させることが望まれる。図９の構造において、シリサイド化されたコンタクトが形成されるものとすると、窒化物／酸化物ラッパは、最初に基板から除去され、シリサイドが付着され、サポートと反応される。サポートは、メモリ・トランジスタではないすべてのトランジスタである。ゲート１０８上のシリサイド１８０は、ワードライン・シリサイドを構成し、シリサイドは、ゲートの抵抗率を、例えば１００Ω／□から約２〜５Ω／□へ低下させる。例えば、ケイ化コバルトまたはケイ化チタンを、用いることができる。また、メモリセル構造に基づいて形成することのできるノード・シリサイド１８２が示されている。トレンチセル構造が用いられるならば、ノード１１６は典型的にシールされ、シリサイド１８２は形成されない。しかし、高キャパシタンス・セルが用いられるならば、シリサイド１８２は任意である。また、このシリサイドがサポートに付着され、シリサイドは拡散およびポリシリコン・ゲートのレベルで用いられることに留意すべきである。
図１３は、コンフォーマル酸化物層１２０および窒化物層１２２が再付着され、図５に示されるようなフォトレジスト・マスクを用いて除去された後の、図１２の構造を示す。図１３において、酸化物／窒化物重なりマスクが、ビットライン・コンタクト１３４上でミスアライメントされて示されていることに留意すべきである。あるいはまた、ラッパ１２０／１２２は、ワードライン・コンタクト１８０上でミスアライメントし得るが、ビットライン・コンタクト上のミスアライメントは、相互接続ビットライン配線に対しては、最悪のケースである。これは、コンタクトがショートに対して最悪のケースで示されている図１０と対照的である。
図１４において、窒化シリコン・スペース１６０が、再び形成されて、ゲート１０８上の酸化物１５０の保護を、必要ならば、保証する。
次に、露出された酸化物１５０をエッチングして、最終的なビットライン・コンタクト１７０の付着を可能にする。ビットライン・コンタクト１７０は、スタッド１３４に電気的に接触し、および、コンタクトがゲート・スタック上に延びるにもかかわらず、ゲート１０８から分離される。したがって、本発明の結果は、最終的なビットラインがゲート上に延びることを制限することがなく、および従来用いられているようなキャップド・ゲート構造を用いることがない、ゲートに対するボーダレスビットライン・コンタクトである。
好適な実施例を詳細に説明したが、当業者には、本発明の趣旨から逸脱することなく、種々の変形，付加，置換などを、行うことができ、したがってこれらは本発明の範囲内であるとみなされることは明らかである。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）実質的に無キャップのゲートと、前記無キャップのゲートに隣接する拡散部への導電コンタクトとを備え、前記導電コンタクトは、前記ゲートに対しボーダレスである、半導体構造。
（２）前記ゲートは、ほぼすべてのソース／ドレイン注入が前記ゲートをつき抜けるのに十分に薄い絶縁膜を有する、上記（１）に記載の半導体構造。
（３）前記実質的に無キャップのゲートは、前記半導体構造の導電層間に、電気的絶縁を与えるのに十分に厚い絶縁膜を有さない、上記（１）に記載の半導体構造。
（４）注入されたソース／ドレインをさらに有し、前記注入は前記拡散部内のドーズを有し、前記実質的に無キャップのゲートは、前記ドーズの半分以上を阻止することのできる絶縁膜を有さない、上記（１）に記載の半導体構造。
（５）前記導電コンタクトは、前記ゲートにショートすることなしに、前記無キャップのゲート上に、少なくとも部分的に延びる、上記（１）に記載の半導体構造。
（６）前記無キャップのゲートは、メモリ・ワードラインを構成し、前記ボーダレス導電コンタクトは、ビットライン・コンタクトを構成する、上記（１）に記載の半導体構造。
（７）第１のコンタクト・ホールを有する第１の材料を備え、この第１の材料の水平面は、前記第１のコンタクト・ホールに隣接し、
前記第１の材料上に延びる第２の材料を備え、この第２の材料は、第２のコンタクト・ホールを有し、この第２のコンタクト・ホールは、前記第１のコンタクト・ホール上に延びて、前記第１の材料の前記水平面の一部を露出させ、
前記第１のコンタクト・ホール内の導体を備え、
前記第２のコンタクト・ホールに接し、前記導体にまで延びるスペーサを備え、このスペーサは、前記第１の材料の前記水平面が露出されないように十分な寸法を有する、半導体構造。
（８）前記第１のコンタクト・ホールの側壁に沿ったスペーサを備えて、前記導体を、前記側壁に沿った前記第１の材料から分離する、上記（７）に記載の半導体構造。
（９）前記導体は、前記水平面の下にリセスされている、上記（７）に記載の半導体構造。
（１０）前記第１の材料は、導電材料よりなる、上記（７）に記載の半導体構造。
（１１）前記第１のコンタクト・ホール内の前記導体は、前記第１の材料に対してボーダレスである、上記（１０）に記載の半導体構造。
（１２）前記第２のコンタクト・ホールの領域は、ハードマスクにより定められる、上記（７）に記載の半導体構造。
（１３）前記スペーサは、前記第２のコンタクト・ホールの側壁に沿って配置される、上記（７）に記載の半導体構造。
（１４）前記第２のコンタクト・ホール内に少なくとも部分的に配置され、前記第１のコンタクト・ホール内の前記導体に電気的に接続し、前記第１の材料上に少なくとも部分的に延びるビットライン・コンタクトをさらに備える、上記（７）に記載の半導体構造。
（１５）前記第１の材料は、電界効果トランジスタ（ＦＥＴ）の実質的に無キャップのゲートを構成する、上記（１４）に記載の半導体構造。
（１６）前記第２の材料は、ハードマスクよりなる、上記（１５）に記載の半導体構造。
（１７）前記無キャップのゲートは、メモリ・ワードラインを構成し、前記導体および前記ビットライン・コンタクトに対してボーダレスである、上記（１５）に記載の半導体構造。
（１８）ａ）基板を設ける工程と、
ｂ）前記基板上に、上面を有する膜を形成する工程と、
ｃ）前記膜にホールを形成する工程と、
ｄ）前記ホールにアライメントされ、前記膜の前記上面の一部が露出されるように、前記ホールよりも大きい開口を有する絶縁層を設ける工程と、
ｅ）前記ホール内に材料を設ける工程と、
ｆ）前記開口を小さくし、前記膜の前記上面の露出された部分を覆うために、前記開口の側壁に沿ってスペーサを設ける工程とを含み、前記スペーサは、前記ホール内の前記材料にまで延びる、
半導体の処理方法。
（１９）前記膜は導電性であり、前記膜は前記ホール内の前記材料に対してボーダレスである、上記（１８）に記載の半導体の処理方法。
（２０）前記導電膜の前記側壁を絶縁して、前記ボーダレスを可能にするために、前記ホールの側壁に沿って、絶縁スペーサを設ける工程をさらに含む、上記（１９）に記載の半導体の処理方法。
（２１）前記ホール内の前記材料は、導電性である、上記（１８）に記載の半導体の処理方法。
（２２）前記導電材料は、金属または導電性ポリシリコンよりなる、上記（１８）に記載の半導体の処理方法。
（２３）前記導電材料は、前記膜の前記上面の下にリセスされている、上記（１８）に記載の半導体の処理方法。
（２４）前記膜は、電界効果トランジスタの実質的に無キャップのゲート導体を構成する、上記（１８）に記載の半導体の処理方法。
（２５）前記導電材料は、拡散部への導電コンタクトである、上記（１８）に記載の半導体の処理方法。
（２６）絶縁層を設ける前記工程は、ハードマスク内に開口を形成する工程を含む、上記（１８）に記載の半導体の処理方法。
（２７）
電界効果トランジスタ（ＦＥＴ）を含む半導体装置であって、前記半導体装置は、
キャップフリーのゲート・スタックと、
前記キャップフリーの前記ゲート・スタックに隣接する拡散領域への導電コンタクトとを含み、
前記キャップフリーの前記ゲート・スタックは、前記ゲート・スタックの部分を構成するゲート電極に整合した絶縁性キャップを有しておらず、かつ前記キャップフリーの前記ゲート・スタックの前記ゲート電極は、上面の一部が除去されてノッチ付きゲートとされ、
前記導電コンタクトは、前記ノッチ付きゲート上の絶縁構造により前記ノッチ付きゲートから分離され、
前記絶縁構造は、前記ゲート電極の除去部分に堆積された絶縁層と、前記キャップフリーの前記ゲート・スタックの高さ以下で前記ゲート電極に対する絶縁性側壁とを備える、半導体装置。
（２８）前記ゲート電極は、前記ＦＥＴのソース／ドレイン注入が前記ゲート電極に達するだけ薄い絶縁膜を備える、（２７）に記載の半導体装置。
（２９）
さらに注入されたソース／ドレイン電極を備え、前記キャップフリーの前記ゲート・スタックは、前記拡散領域において前記注入によるドーズ量の半分を超えて注入を阻止する絶縁膜を含まない、（２７）に記載の半導体装置。
（３０）
前記導電コンタクトは、前記ゲート電極と短絡しないようにして前記キャップフリーの前記ゲート・スタックの少なくとも一部の上まで延びる、（２７）〜（２９）のいずれかに記載の半導体装置。
（３１）
前記電界効果トランジスタは、デュアル動作ＦＥＴを含む、（２７）〜（３０）のいずれかに記載の半導体装置。
（３２）
前記絶縁構造は、さらに、前記ゲート電極の除去部分に形成された前記絶縁層の上側に配置された絶縁スペーサを含む、（２７）〜（３１）のいずれかに記載の半導体装置。
（１）実質的に無キャップのゲートと、前記無キャップのゲートに隣接する拡散部への導電コンタクトとを備え、前記導電コンタクトは、前記ゲートに対しボーダレスである、半導体構造。
（２）前記ゲートは、ほぼすべてのソース／ドレイン注入が前記ゲートをつき抜けるのに十分に薄い絶縁膜を有する、上記（１）に記載の半導体構造。
（３）前記実質的に無キャップのゲートは、前記半導体構造の導電層間に、電気的絶縁を与えるのに十分に厚い絶縁膜を有さない、上記（１）に記載の半導体構造。
（４）注入されたソース／ドレインをさらに有し、前記注入は前記拡散部内のドーズを有し、前記実質的に無キャップのゲートは、前記ドーズの半分以上を阻止することのできる絶縁膜を有さない、上記（１）に記載の半導体構造。
（５）前記導電コンタクトは、前記ゲートにショートすることなしに、前記無キャップのゲート上に、少なくとも部分的に延びる、上記（１）に記載の半導体構造。
（６）前記無キャップのゲートは、メモリ・ワードラインを構成し、前記ボーダレス導電コンタクトは、ビットライン・コンタクトを構成する、上記（１）に記載の半導体構造。
（７）第１のコンタクト・ホールを有する第１の材料を備え、この第１の材料の水平面は、前記第１のコンタクト・ホールに隣接し、
前記第１の材料上に延びる第２の材料を備え、この第２の材料は、第２のコンタクト・ホールを有し、この第２のコンタクト・ホールは、前記第１のコンタクト・ホール上に延びて、前記第１の材料の前記水平面の一部を露出させ、
前記第１のコンタクト・ホール内の導体を備え、
前記第２のコンタクト・ホールに接し、前記導体にまで延びるスペーサを備え、このスペーサは、前記第１の材料の前記水平面が露出されないように十分な寸法を有する、半導体構造。
（８）前記第１のコンタクト・ホールの側壁に沿ったスペーサを備えて、前記導体を、前記側壁に沿った前記第１の材料から分離する、上記（７）に記載の半導体構造。
（９）前記導体は、前記水平面の下にリセスされている、上記（７）に記載の半導体構造。
（１０）前記第１の材料は、導電材料よりなる、上記（７）に記載の半導体構造。
（１１）前記第１のコンタクト・ホール内の前記導体は、前記第１の材料に対してボーダレスである、上記（１０）に記載の半導体構造。
（１２）前記第２のコンタクト・ホールの領域は、ハードマスクにより定められる、上記（７）に記載の半導体構造。
（１３）前記スペーサは、前記第２のコンタクト・ホールの側壁に沿って配置される、上記（７）に記載の半導体構造。
（１４）前記第２のコンタクト・ホール内に少なくとも部分的に配置され、前記第１のコンタクト・ホール内の前記導体に電気的に接続し、前記第１の材料上に少なくとも部分的に延びるビットライン・コンタクトをさらに備える、上記（７）に記載の半導体構造。
（１５）前記第１の材料は、電界効果トランジスタ（ＦＥＴ）の実質的に無キャップのゲートを構成する、上記（１４）に記載の半導体構造。
（１６）前記第２の材料は、ハードマスクよりなる、上記（１５）に記載の半導体構造。
（１７）前記無キャップのゲートは、メモリ・ワードラインを構成し、前記導体および前記ビットライン・コンタクトに対してボーダレスである、上記（１５）に記載の半導体構造。
（１８）ａ）基板を設ける工程と、
ｂ）前記基板上に、上面を有する膜を形成する工程と、
ｃ）前記膜にホールを形成する工程と、
ｄ）前記ホールにアライメントされ、前記膜の前記上面の一部が露出されるように、前記ホールよりも大きい開口を有する絶縁層を設ける工程と、
ｅ）前記ホール内に材料を設ける工程と、
ｆ）前記開口を小さくし、前記膜の前記上面の露出された部分を覆うために、前記開口の側壁に沿ってスペーサを設ける工程とを含み、前記スペーサは、前記ホール内の前記材料にまで延びる、
半導体の処理方法。
（１９）前記膜は導電性であり、前記膜は前記ホール内の前記材料に対してボーダレスである、上記（１８）に記載の半導体の処理方法。
（２０）前記導電膜の前記側壁を絶縁して、前記ボーダレスを可能にするために、前記ホールの側壁に沿って、絶縁スペーサを設ける工程をさらに含む、上記（１９）に記載の半導体の処理方法。
（２１）前記ホール内の前記材料は、導電性である、上記（１８）に記載の半導体の処理方法。
（２２）前記導電材料は、金属または導電性ポリシリコンよりなる、上記（１８）に記載の半導体の処理方法。
（２３）前記導電材料は、前記膜の前記上面の下にリセスされている、上記（１８）に記載の半導体の処理方法。
（２４）前記膜は、電界効果トランジスタの実質的に無キャップのゲート導体を構成する、上記（１８）に記載の半導体の処理方法。
（２５）前記導電材料は、拡散部への導電コンタクトである、上記（１８）に記載の半導体の処理方法。
（２６）絶縁層を設ける前記工程は、ハードマスク内に開口を形成する工程を含む、上記（１８）に記載の半導体の処理方法。
（２７）
電界効果トランジスタ（ＦＥＴ）を含む半導体装置であって、前記半導体装置は、
キャップフリーのゲート・スタックと、
前記キャップフリーの前記ゲート・スタックに隣接する拡散領域への導電コンタクトとを含み、
前記キャップフリーの前記ゲート・スタックは、前記ゲート・スタックの部分を構成するゲート電極に整合した絶縁性キャップを有しておらず、かつ前記キャップフリーの前記ゲート・スタックの前記ゲート電極は、上面の一部が除去されてノッチ付きゲートとされ、
前記導電コンタクトは、前記ノッチ付きゲート上の絶縁構造により前記ノッチ付きゲートから分離され、
前記絶縁構造は、前記ゲート電極の除去部分に堆積された絶縁層と、前記キャップフリーの前記ゲート・スタックの高さ以下で前記ゲート電極に対する絶縁性側壁とを備える、半導体装置。
（２８）前記ゲート電極は、前記ＦＥＴのソース／ドレイン注入が前記ゲート電極に達するだけ薄い絶縁膜を備える、（２７）に記載の半導体装置。
（２９）
さらに注入されたソース／ドレイン電極を備え、前記キャップフリーの前記ゲート・スタックは、前記拡散領域において前記注入によるドーズ量の半分を超えて注入を阻止する絶縁膜を含まない、（２７）に記載の半導体装置。
（３０）
前記導電コンタクトは、前記ゲート電極と短絡しないようにして前記キャップフリーの前記ゲート・スタックの少なくとも一部の上まで延びる、（２７）〜（２９）のいずれかに記載の半導体装置。
（３１）
前記電界効果トランジスタは、デュアル動作ＦＥＴを含む、（２７）〜（３０）のいずれかに記載の半導体装置。
（３２）
前記絶縁構造は、さらに、前記ゲート電極の除去部分に形成された前記絶縁層の上側に配置された絶縁スペーサを含む、（２７）〜（３１）のいずれかに記載の半導体装置。
１０２ 基板
１０４ 分離領域
１０６ ゲート酸化物
１０８ ゲート電極
１１０，１１４ フォトレジスト・マスク
１１２ 酸化物スペーサ
１１６ ソース／ドレイン電極
１２０ コンフォーマル酸化物層
１２２ コンフォーマル窒化物層
１３０ ハードマスク
１３２ 開口
１３４ ビットライン・ポリシリコン・コンタクト
１５０ 酸化物層
１６０ スペーサ
１８０ シリサイド
１０４ 分離領域
１０６ ゲート酸化物
１０８ ゲート電極
１１０，１１４ フォトレジスト・マスク
１１２ 酸化物スペーサ
１１６ ソース／ドレイン電極
１２０ コンフォーマル酸化物層
１２２ コンフォーマル窒化物層
１３０ ハードマスク
１３２ 開口
１３４ ビットライン・ポリシリコン・コンタクト
１５０ 酸化物層
１６０ スペーサ
１８０ シリサイド
Claims (5)
- 電界効果トランジスタ（ＦＥＴ）を含む半導体装置であって、前記半導体装置は、ゲート電極を含むキャップフリー・ゲート・スタックと、前記キャップフリー・ゲート・スタックに隣接する拡散領域への導電コンタクトと、前記キャップフリー・ゲート・スタックの前記ゲート電極と前記導電コンタクトとを分離する絶縁構造とを含み、
前記キャップフリー・ゲート・スタックは、その一部としてゲート電極に整合した絶縁性キャップを有しておらず、かつ前記キャップフリー・ゲート・スタックの前記ゲート電極は、その上面の一部が除去されてノッチ付きゲートとされ、
前記絶縁構造は、前記ノッチ付きゲートとされたゲート電極に接して形成され、前記ゲート電極の除去部分に堆積された絶縁層と、前記キャップフリー・ゲート・スタックの高さ以下で前記ゲート電極に対する絶縁性側壁とを備える、半導体装置。 - イオン注入されたソース電極およびドレイン電極をさらに備え、前記キャップフリー・ゲート・スタックは、前記拡散領域において前記イオン注入によるドーズ量の半分を超えて注入を阻止する絶縁膜を含まない、請求項１に記載の半導体装置。
- 前記導電コンタクトは、前記ゲート電極と短絡しないようにして前記キャップフリー・ゲート・スタックの少なくとも一部の上まで延びる、請求項１または２に記載の半導体装置。
- 前記電界効果トランジスタは、デュアル・ワーク・ファンクション構造をなす、請求項１〜３のいずれか１項に記載の半導体装置。
- 前記絶縁構造は、さらに、前記ゲート電極の除去部分に形成された前記絶縁層の上側に配置された絶縁スペーサを含む、請求項１〜４のいずれか１項に記載の半導体装置。
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