KR101624154B1 - 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자 - Google Patents
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Abstract
비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자들이 소개된다. 본 발명의 기술적 사상에 의한 반도체 소자는, 셀 영역 및 주변 영역을 포함하는 반도체 기판, 상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 셀 활성 영역을 정의하는 셀 절연성 분리 영역, 상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 상기 셀 활성 영역 및 상기 셀 절연성 분리 영역과 교차하는 워드 라인, 상기 셀 영역에 해당하는 반도체 기판 상에 형성된 비트 라인, 상기 셀 활성 영역과 상기 비트 라인을 전기적으로 연결하는 비트 라인 컨택 플러그, 상기 주변 영역에 해당하는 반도체 기판 내에 형성되고, 주변 활성 영역을 정의하는 주변 절연성 분리 영역, 및 상기 주변 활성 영역에 해당하는 반도체 기판 상에 형성되고, 주변 트랜지스터 하부 전극 및 주변 트랜지스터 상부 전극을 포함하는 주변 트랜지스터를 포함하고, 상기 비트 라인 컨택 플러그는 상기 주변 트랜지스터 하부 전극과 동일한 레벨에 형성되고, 및 상기 비트 라인은 상기 주변 트랜지스터 상부 전극과 동일한 레벨에 형성될 수 있다.
Description
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자, 그 반도체 소자를 포함하는 반도체 모듈, 전자회로 기판 및 전자 시스템에 관한 것이다.
반도체 소자가 고집적화되면서, 그 구조가 점차 정교해지고 있고, 그에 따라 반도체 소자를 제조하는 공정도 매우 복잡해지고 있다. 이에 따라 제안된 기술이 매립형 채널 어레이 트랜지스터 기술, 6F2 레이아웃 기술 등이다.
본 발명이 해결하고자 하는 과제는 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 가진 반도체 소자를 포함하는 반도체 모듈을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자 또는 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 가진 반도체 소자를 포함하는 반도체 모듈을 포함하는전자 회로 기판을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자 또는 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 가진 반도체 소자를 포함하는 반도체 모듈을 포함하는전자 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는, 셀 영역 및 주변 영역을 포함하는 반도체 기판, 상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 셀 활성 영역을 정의하는 셀 절연성 분리 영역, 상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 상기 셀 활성 영역 및 상기 셀 절연성 분리 영역과 교차하는 워드 라인, 상기 셀 영역에 해당하는 반도체 기판 상에 형성된 비트 라인, 상기 셀 활성 영역과 상기 비트 라인을 전기적으로 연결하는 비트 라인 컨택 플러그, 상기 주변 영역에 해당하는 반도체 기판 내에 형성되고, 주변 활성 영역을 정의하는 주변 절연성 분리 영역, 및 상기 주변 활성 영역에 해당하는 반도체 기판 상에 형성되고, 주변 트랜지스터 하부 전극 및 주변 트랜지스터 상부 전극을 포함하는 주변 트랜지스터를 포함하고, 상기 비트 라인 컨택 플러그는 상기 주변 트랜지스터 하부 전극과 동일한 레벨에 형성되고, 및 상기 비트 라인은 상기 주변 트랜지스터 상부 전극과 동일한 레벨에 형성될 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈은, 모듈 기판, 상기 모듈 기판 상에 배치된 반도체 소자들, 및 상기 모듈 기판의 모서리에 나란히 형성되고 상기 반도체 소자들과 전기적으로 연결되는 모듈 접촉 단자들을 포함하고, 상기 반도체 소자들 중 적어도 어느 하나는, 셀 영역 및 주변 영역을 포함하는 반도체 기판, 상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 셀 활성 영역을 정의하는 셀 절연성 분리 영역, 상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 상기 셀 활성 영역 및 상기 셀 절연성 분리 영역과 교차하는 워드 라인, 상기 셀 영역에 해당하는 반도체 기판 상에 형성된 비트 라인, 상기 셀 활성 영역과 상기 비트 라인을 전기적으로 연결하는 비트 라인 컨택 플러그, 상기 주변 영역에 해당하는 반도체 기판 내에 형성되고, 주변 활성 영역을 정의하는 주변 절연성 분리 영역, 및 상기 주변 활성 영역에 해당하는 반도체 기판 상에 형성되고, 주변 트랜지스터 하부 전극 및 주변 트랜지스터 상부 전극을 포함하는 주변 트랜지스터를 포함하고, 상기 비트 라인 컨택 플러그는 상기 주변 트랜지스터 하부 전극과 동일한 레벨에 형성되고, 및 상기 비트 라인은 상기 주변 트랜지스터 상부 전극과 동일한 레벨에 형성될 수 있다.
상기 해결하고자 하는 다른 과제를 달성하기 위한 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판은, 전자 회로 기판, 상기 전자 회로 기판 상에 배치된 마이크로 프로세서, 상기 마이크로프로세서와 통신하는 기억 회로, 상기 마이크로프로세서로 명령을 보내는 입력 신호 처리 회로, 상기 마이크로 프로세서로부터 명령을 받는 출력 신호 처리 회로, 및 다른 회로들과 전기 신호를 주고 받는 통신 신호 처리 회로를 포함하고, 상기 마이크로 프로세서, 상기 기억 회로, 상기 입력 신호 처리 회로, 상기 출력 신호 처리 회로 및 상기 통신 신호 처리 회로 중의 어느 하나는 적어도 하나의 반도체 소자를 포함하고, 상기 반도체 소자는, 셀 영역 및 주변 영역을 포함하는 반도체 기판, 상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 셀 활성 영역을 정의하는 셀 절연성 분리 영역, 상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 상기 셀 활성 영역 및 상기 셀 절연성 분리 영역과 교차하는 워드 라인, 상기 셀 영역에 해당하는 반도체 기판 상에 형성된 비트 라인, 상기 셀 활성 영역과 상기 비트 라인을 전기적으로 연결하는 비트 라인 컨택 플러그, 상기 주변 영역에 해당하는 반도체 기판 내에 형성되고, 주변 활성 영역을 정의하는 주변 절연성 분리 영역, 및 상기 주변 활성 영역에 해당하는 반도체 기판 상에 형성되고, 주변 트랜지스터 하부 전극 및 주변 트랜지스터 상부 전극을 포함하는 주변 트랜지스터를 포함하고, 상기 비트 라인 컨택 플러그는 상기 주변 트랜지스터 하부 전극과 동일한 레벨에 형성되고, 및 상기 비트 라인은 상기 주변 트랜지스터 상부 전극과 동일한 레벨에 형성될 수 있다.
상기 해결하고자 하는 또 다른 과제를 달성하기 위한 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템은, 제어부, 입력부, 출력부, 및 저장부를 포함하고, 상기 제어부, 입력부, 출력부, 및 저장부들 중 어느 하나는 적어도 하나의 반도체 소자를 포함하고, 상기 반도체 소자는, 셀 영역 및 주변 영역을 포함하는 반도체 기판, 상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 셀 활성 영역을 정의하는 셀 절연성 분리 영역, 상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 상기 셀 활성 영역 및 상기 셀 절연성 분리 영역과 교차하는 워드 라인, 상기 셀 영역에 해당하는 반도체 기판 상에 형성된 비트 라인, 상기 셀 활성 영역과 상기 비트 라인을 전기적으로 연결하는 비트 라인 컨택 플러그, 상기 주변 영역에 해당하는 반도체 기판 내에 형성되고, 주변 활성 영역을 정의하는 주변 절연성 분리 영역, 및 상기 주변 활성 영역에 해당하는 반도체 기판 상에 형성되고, 주변 트랜지스터 하부 전극 및 주변 트랜지스터 상부 전극을 포함하는 주변 트랜지스터를 포함하고, 상기 비트 라인 컨택 플러그는 상기 주변 트랜지스터 하부 전극과 동일한 레벨에 형성되고, 및 상기 비트 라인은 상기 주변 트랜지스터 상부 전극과 동일한 레벨에 형성될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 바와 같이 본 발명의 기술적 사상에 의하면, 비트 라인과 셀 활성 영역의 늘어나므로 상기 비트 라인에 의해 발생하는 커패시턴스가 줄어들게 된다. 따라서, 상기 비트 라인을 따라 흐르는 전기적 신호는 전력 소모가 적어지고 속도가 빨라지게 되어, 반도체 소자의 전기적 성능이 개선된다. 그러므로, 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템의 전기적 성능도 개선된다.
도 1a는 본 발명의 기술적 사상에 의한 반도체 소자의 개념적인 레이 아웃도이고,
도 1b는 본 발명의 기술적 사상에 의한 반도체 소자의 개념적인 종단면도이고,
도 2a 내지 2f 및 3a 내지 3c는 본 발명의 기술적 사상에 의한 다양한 반도체 소자들의 개념적인 종단면도들이고, 및
도 4a 내지 4c는 본 발명의 기술적 사상에 의한 다양한 반도체 소자들을포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템의 블록 다이어그램들이다.
도 1b는 본 발명의 기술적 사상에 의한 반도체 소자의 개념적인 종단면도이고,
도 2a 내지 2f 및 3a 내지 3c는 본 발명의 기술적 사상에 의한 다양한 반도체 소자들의 개념적인 종단면도들이고, 및
도 4a 내지 4c는 본 발명의 기술적 사상에 의한 다양한 반도체 소자들을포함하는 반도체 모듈, 전자 회로 기판 및 전자 시스템의 블록 다이어그램들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1a는 본 발명의 기술적 사상에 의한 반도체 소자가 평면에서 보이는 레이 아웃이고 도 1b는 도 1a의 C-C' 및 D-D' 방향으로 종단면을 간략하게 개략적으로 도시한 도면이다. 도 1a를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자는 셀 영역(CA, cell area)과 주변 영역(PA, peripheral area)을 포함한다. 상기 셀 영역(CA)은 반도체 기판(1) 내에 형성된 셀 절연성 분리 영역들(2c, cell insulating isolation regions), 셀 활성 영역들(3c, cell active regions), 워드 라인들(4, word lines)과, 상기 반도체 기판(1) 상(above)에 형성된 비트 라인들(7, bit lines) 및 비트 라인 컨택 플러그들(6, bit line contact plugs)을 포함하고, 상기 주변 영역(PA)은 상기 반도체 기판(1) 내에 형성된 주변 절연성 분리 영역(2p, peripheral insulating isolation region), 주변 활성 영역(3p, peripheral active region) 및 상기 반도체 기판(1) 상에 형성된 주변 트랜지스터(8, peripheral transistor)를 포함한다. 상기 셀 영역(CA)은 다수 개의 셀 트랜지스터들 및/또는 다수개의 셀 커패시터들(cell capacitors)이 규칙적으로 형성된 영역을 의미할 수 있고, 상기 주변 영역(PA)은 CMOS와 같은 논리 회로를 구성하는 트랜지스터들이 형성된 영역을 의미할 수 있다. 상기 셀 활성 영역들(3c)은 바(bar) 모양으로 형성될 수 있고, 상기 워드 라인들(4) 및/또는 상기 비트 라인들(7)과 사선(oblique) 형태로 교차하는 모양으로 형성될 수 있다. 상기 셀 활성 영역들(3c)은 반도체 기판(1)에 불순물 이온이 주입되어전도성을 가진 영역들을 포함할 수 있다. 예를 들어, 상기 워드 라인들(4)의 사이로 노출된 영역들이 소스 영역들(source regions) 또는 드레인 영역들(drain regions)일 수 있다. 상기 셀 활성 영역들(3c)의 사이는 STI(shallow trench isolation) 등의 셀 절연성 분리 영역들(2c)이 형성될 수 있다. 상기 워드 라인들(4)은 매립형(buried type)으로 형성될 수 있다. 상기 매립형이라는 의미는 상기 워드 라인들(4)이 상기 반도체 기판(1)의 내부에 매립된 형태로 형성된다는 것으로 이해될 수 있다. 따라서, 상기 워드 라인들(4)은 상기 셀 활성 영역들(3c) 및 상기 셀 절연성 분리 영역들(2c)을 가로지르도록 형성될 수 있고, 동시에 상기 셀 활성 영역들(3c) 및 상기 셀 절연성 분리 영역들(2c)의 일부 내에 형성될 수 있다. 상기 비트 라인들(7)은 상기 워드 라인들(4)과 직교하도록 형성될 수 있다. 또한, 상기 비트 라인들(7)은 반도체 기판(1)의 표면의 위(above)에 형성될 수 있다. 상기 비트 라인들(7)은 상기 비트 라인 컨택 플러그들(6)을 통해 상기 셀 활성 영역들(3c)과 각각 전기적 및/또는 물리적으로 연결될 수 있다. 예를 들어, 상기 비트 라인 컨택들(7)은 상기 셀 활성 영역들(3c)의 중앙부와 수직으로 정렬될 수 있다. 상기 주변 활성 영역(3p) 및 주변 트랜지스터(8)는 본 발명의 기술적 사상을 쉽게 설명하기 위하여 간략한 모양으로 도시되었다.
도 1b를 참조하면, 상기 비트 라인(7)은 하부의 전도층들(7a, 7b, 7c), 중간의 금속층(7d), 상부의 캡핑층(7e), 및 측벽 및 상부 랩핑층들(7f, 7g)을 포함하고, 상기 주변 트랜지스터(8)는 주변 트랜지스터 절연층(8a), 주변 트랜지스터 하부 전극(8b), 중간의 전도층들(8c, 8d, 8e), 주변 트랜지스터 상부 전극(8f), 및 측벽 및 상부 랩핑층들(8h, 8i)을 포함한다. 본 도면에는 도 1a에서는 생략된 층간 절연층들(9c, 9p), 스토리지 노드 컨택 플러그들(10c), 및 스토리지 노드들(10n)이 더 도시된다. 상기 비트 라인(7)의 하부의 전도층들(7a, 7b, 7c)은 상기 반도체 기판(1)의 표면으로부터 상기 비트 라인 컨택 플러그(6)의 높이만큼 이격될 수 있다. 상기 비트 라인(7)의 측벽 랩핑층(8h)은 상기 반도체 기판(1)의 표면과 인접한 부근에서 부분적으로 제거될 수 있다. 스토리지 노드 컨택 플러그들(10c)가 상기 반도체 기판(1)의 셀 활성 영역(3c)과 접촉하는 영역이 확장될 수 있다. 상기 구성 요소들에 대한 상세한 설명들은 후술된다.
도 2a 내지 2f의 (a), (b), 및 (c)는 도1의 상기 셀 영역(CA)에서 각각 A-A', B-B', 및 C-C' 방향의 종단면도들이고, (d)는 도 1의 상기 주변 영역(PA)에서 D-D' 방향의 종단면도를 개략적으로 도시한 도면들이다. 상기 (d)의 왼쪽 부분은 코어 영역(core region)으로 이해될 수 있다. 상기 코어 영역이란 상기 셀 영역(CA)의 주변을 지칭하는 용어로서, 상기 셀 영역(CA) 및 상기 주변 영역(PA)의 중간에 위치된다. 따라서, 상기 코어 영역과 상기 주변 영역(PA)은 충분한 거리로 떨어져 있지만, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여 마치 인접하고 있는 것처럼 도시되었다. 본 명세서에 첨부된 도면들에서, 코어 영역의 도면들은 본 발명의 기술적 사상에 따른 다양한 모양들을 설명하기 위한 것이고, 본 발명의 기술적 사상을 한정하는 것이 아니다.
도 2a를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자는 셀 영역(CA)에는 반도체 기판(11) 내에 형성된 셀 절연성 분리 영역들(12c), 셀 활성 영역들(13c), 워드 라인들(14)과, 상기 반도체 기판(11) 상(above)에 형성된 비트 라인(17), 비트 라인 컨택 플러그(16) 및 표면 절연층(15)을 포함하고, 주변 영역(PA)에는 상기 반도체 기판(11) 내에 형성된 주변 절연성 분리 영역들(12p), 주변 활성 영역(13p) 및 상기 반도체 기판(11) 상에 형성된 주변 트랜지스터(18)를 포함한다. 상기 셀 절연성 분리 영역들(12c) 및 상기 주변 절연성 분리 영역들(12p)은 STI로 형성될 수 있고, 그 크기는 각 반도체 소자의 특성에 따라 다양하게 설정될 수 있다. 상기 셀 활성 영역들(13c) 및 상기 주변 활성 영역(13p)은 상기 반도체 기판(11)의 일부로서, 불순물 이온 등이 주입된 웰 영역들을 포함할 수 있다. 상기 워드 라인들(14)은 각각 워드 라인 절연층(14a, word line insulating layer), 워드 라인 캡핑층(14b, word line capping layer), 및 워드 라인 전극(14c, word line electrode)을 포함한다. 상기 워드 라인 절연층(14a)은 실리콘 산화물, 하프늄 산화물과 같은 산화된 물질로 형성될 수 있다. 상기 워드 라인 캡핑층(14b)은 실리콘 산화물 또는 실리콘 질화물 등의 절연물로 형성될 수 있다. 상기 워드 라인 전극(14c)은 전도성을 가진 도핑된 실리콘(doped silicon), 금속(metals), 또는 금속 화합물 등으로 형성될 수 있다. 상기 워드 라인들(14)의 구성 요소들(14a, 14b, 14c)의 모양은 단지 기본적인 모양을 이해하기 쉽도록 예시된 것이며 다양하게 변형될 수 있다. 상기 비트 라인 컨택 플러그(16)는 기둥 또는 메사(mesa) 모양으로 형성될 수 있으며, 상기 셀 활성 영역(13c)과 상기 비트 라인(17)을 전기적/물리적으로 연결할 수 있다. 상기 비트 라인 컨택 플러그(16)는 도핑된 실리콘, 금속 또는 금속 화합물로 형성될 수 있다. 또, 상기 워드 라인이 연장되는 방향의 폭과 상기 비트 라인이 연장되는 방향의 폭이 서로 다르게 형성될 수 있다. 예를 들어, 상기 워드 라인이 연장되는 방향의 폭이 상기 비트 라인이 연장되는방향의 폭보다 작게 설정될 수 있다. 상기 비트 라인 컨택 플러그(16)는 평면도에서 타원 또는 직사각형 모양으로 형성될 수 있다. 상기 비트 라인 컨택 플러그(16)는 상기 표면 절연층(15, surface insulating layer)으로 측면의 일부 또는 전부가 감싸일 수 있다. 상기 표면 절연층(15)은 실리콘 산화물을 포함할 수 있다. 상기 표면 절연층(15)은 상기 반도체 기판(11)과 상기 비트 라인(17)의 사이에 형성될 수 있다. 즉, 상기 반도체 기판(11)과 상기 비트 라인(17)은 상기 표면 절연층(15)에 의해 이격될 수 있다. 상기 비트 라인(17)은 하부 비트 라인 금속 실리사이드 층(17a), 비트 라인 배리어 층(17b), 상부 비트 라인 금속 실리사이드 층(17c), 비트 라인 전극(17d), 및 비트 라인 캡핑층(17e)을 포함할 수 있다. 상기 하부 비트 라인 금속 실리사이드 층(17a)은 상기 비트 라인 컨택 플러그들(16)이 도핑된 실리콘으로 형성되고, 상기 비트 라인 전극(17d)이 금속으로 형성될 경우, 금속 실리사이드 물질층을 형성하기 위한 금속층 또는 금속 실리사이드화된 물질층으로 형성될 수 있다. 또한, 상기 하부 비트 라인 금속 실리사이드 층(17a)은 상기 비트 라인 컨택 플러그(16)와 접촉되지 않는 부분에서는 금속층으로 존재할 수 있다. 즉, 상기 하부 비트 라인 금속 실리사이드 층(17a)은 금속 실리사이드와 금속이 공존하는 물질층일수 있다. 상기 비트 라인 배리어 층(17b)은 티타늄 질화물(TiN)을 포함할 수 있다. 상기 상부 비트 라인 금속 실리사이드 층(17c)은 금속 실리사이드 또는 금속 질화물을 포함할 수 있다. 상기 비트 라인 전극(17d)은 상기 상부 비트 라인 금속 실리사이드 층(17c)과 동일한 금속을 포함할 수 있다. 예를 들어, 상기 상부 비트 라인 금속 실리사이드 층(17c)가 텅스텐(W)을 포함할 경우, 상기 비트 라인 전극(17d)도 텅스텐을 포함할 수 있다. 상기 비트 라인 캡핑층(17e)은 실리콘 질화물 등을 포함하는 절연물을 포함할 수 있다. 상기 비트 라인(17)은 비트 라인 랩핑층(19c, bit line wrapping layer)으로 감싸질 수 있다. 상기 비트 라인 랩핑층(19c)은 상부 비트 라인 랩핑층(19ca) 및 측벽(sidewalls) 비트 라인 랩핑층(19cb)을 포함할 수 있다. 상기 측벽 비트 라인 랩핑층(19cb)은 스페이서 모양으로 형성될 수 있다. 스페이서 모양이란 최하부의 폭이 최상부의 폭보다 넓게 형성된 모양이라는 의미이다. 상기 비트 라인 랩핑층(19c)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 비트 라인 랩핑층(19c)은 상기 표면 절연층(15)의 측벽 상에 형성될 수 있다. 상기 주변 트랜지스터(18)는 주변 트랜지스터 절연층(18a), 주변 트랜지스터 하부 전극(18b), 하부 주변 트랜지스터 금속 실리사이드 층(18c), 주변 트랜지스터 배리어 층(18d), 상부 주변 트랜지스터 금속 실리사이드 층(18e), 주변 트랜지스터 상부 전극(18f), 및 주변 트랜지스터 캡핑층(18g)을 포함할 수 있다. 상기 주변 트랜지스터 절연층(18a)은 상기 표면 절연층(15)과 동일한 물질을 포함할 수 있다. 상기 주변 트랜지스터 하부 전극(18b)은 도핑된 실리콘을 포함할 수 있고, 상기 비트 라인 컨택 플러그(16)와 비슷한 레벨에 형성될 수 있다. 상기 하부 주변 트랜지스터 금속 실리사이드 층(18c), 상기 주변 트랜지스터 배리어 층(18d), 상기 상부 주변 트랜지스터 금속 실리사이드 층(18e)은 상기 하부 비트 라인 금속 실리사이드 층(17a), 상기 비트 라인 배리어 층(17b), 및 상기 상부 비트 라인 금속 실리사이드 층(17c)과 각각 동일한 물질 및/또는 두께로 형성될 수 있다. 상기 주변 트랜지스터 상부 전극(18f)도 상기 비트 라인 전극(17d)과 동일한 물질 및/또는 두께로 형성될 수 있다. 상기 주변 트랜지스터 캡핑층(18g)도 상기 비트 라인 캡핑층(17e)과 동일한 물질 및/또는 두께로 형성될 수 있다. 상기 주변 트랜지스터(18)는 주변 트랜지스터 랩핑층(19p, peripheral transistor wrapping layer)으로 감싸질 수 있다. 상기 주변 트랜지스터 랩핑층(19p)은 상부 주변 트랜지스터 랩핑층(19pa) 및 측벽 주변 트랜지스터 랩핑층(19pb)을 포함할 수 있다. 상기 측벽 주변 트랜지스터 랩핑층(19pb)도 스페이서 모양으로 형성될 수 있다. 상기 주변 트랜지스터 랩핑층(19p)은 상기 비트 라인 랩핑층(19c)과 각각 동일한 물질 및/또는 구조로 형성될 수 있다. 상기 비슷한 구조들이라는 의미는 비슷한 두께로 형성되고, 두께 차이가 수 십 Å 이내라는 의미이다. 예를 들어, 본 실시예에서는 두께 차이가 최대로 100Å을 넘지 않도록 설명되었다. 각 실시예들을 응용하는 과정에서 부하 효과(loading effect) 등을 심화시키는 등의 공정 조건이 적용될 수 있으므로, 두께 차이는 100Å을 초과할 수도 있을 것이다. 따라서, 상기 수치적인 한정은 절대적인 것이 아니다. 상기 비슷한 구조들에 포함되는 구성 요소들은, 반도체 소자 제조 공정에서 같은 공정에서 동시에 형성되므로, 결과적으로 비슷한 구조들로 형성되는 것이다. 부가하여, 비슷한 두께라는 의미는 공정 변수를 감안한 오차 범위를 허용하면 동일한 두께라는 의미로 이해될 수 있다. 공정 변수를 감안한 오차 범위는, 적절한 공정에서 허용되는 공정 변동 및 부하 효과와 같은 위치적 특성이 고려된 수치적 범위로서, 통상 약 타겟 수치의 ±10%를 의미할 수 있다. 본 실시예에서, 상기 비트 라인 컨택 플러그(16)의 상부 표면은 상기 표면 절연층(15)의 상부 표면 보다 높게 형성될 수 있다. 다른 말로, 상기 비트 라인 컨택 플러그(16)는 상기 표면 절연층(15)의 상부 표면으로부터 돌출한 모양으로 형성될 수 있다.
도 2b를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자는 셀 영역(CA)에는 반도체 기판(21) 내에 형성된 셀 절연성 분리 영역들(22c), 셀 활성 영역들(23c), 워드 라인들(24)과, 상기 반도체 기판(21) 상에 형성된 비트 라인(27), 비트 라인 컨택 플러그(26) 및 표면 절연층(25)을 포함하고, 주변 영역(PA)에는 상기 반도체 기판(21) 내에 형성된 주변 절연성 분리 영역들(22p), 주변 활성 영역(23p) 및 상기 반도체 기판(21) 상에 형성된 주변 트랜지스터(28)를 포함한다. 도 2b에 도시된 구성 요소들은 비슷한 참조번호를 가진 도 2a의 구성 요소들을 참조하면 이해될 수 있을 것이다. 본 실시예에서, 상기 표면 절연층(25)이 다층으로 형성될 수 있다. 즉, 상기 표면 절연층(25)은 하부 표면 절연층(25l) 및 상부 표면 절연층(25u)을 포함할 수 있다. 상기 하부 표면 절연층(25l) 및 상부 표면 절연층(25u)은 서로 식각 선택비를갖는 절연물로 형성될 수 있으며, 각각 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 상기 하부 표면 절연층(25l) 및 상기 상부 표면 절연층(25u)이 모두 실리콘 산화막을 포함하는 실시예들은 보다 상세하게 후술될 것이다. 본 실시예에서, 상기 비트 라인 컨택 플러그(26)의 표면과 상기 표면 절연층(25)의 표면이 동일 또는 유사하게 형성될 수 있다. 이것은 상기 비트 라인 컨택 플러그(26)와 상기 표면 절연층(25)이 동시 식각 또는 CMP 공정을 통해 형성될 수 있다는 것을 의미할 수 있다.
도 2c를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자는 셀 영역(CA)에는 반도체 기판(31) 내에 형성된 셀 절연성 분리 영역들(32c), 셀 활성 영역들(33c), 워드 라인들(34)과, 상기 반도체 기판(31) 상에 형성된 비트 라인(37), 비트 라인 컨택 플러그(36) 및 표면 절연층(35) 포함하고, 주변 영역(PA)에는 상기 반도체 기판(31) 내에 형성된 주변 절연성 분리 영역들(32p), 주변 활성 영역(33p) 및 상기 반도체 기판(31) 상에 형성된 주변 트랜지스터(38)를 포함한다. 도 2c에 도시된 구성 요소들은 비슷한 참조번호를 가진 도 2a 및 2b의 구성 요소들을 참조하면 이해될 수 있을 것이다. 본 실시예에서도, 상기 표면 절연층(35)이 다층으로 형성될 수 있다. 즉, 상기 표면 절연층(35)은 하부 표면 절연층(35l) 및 상부 표면 절연층(35u)을 포함할 수 있다. 본 실시예에서, 상기 비트 라인 컨택 플러그(36)의 표면이 상기 표면 절연층(35)의 표면보다 낮게 형성될 수 있다. 이것은 상기 비트 라인 컨택 플러그(36)가 상기 표면 절연층(35)과 선택비를 갖는 개별적인 식각 공정 또는 CMP 공정을 통해 형성될 수 있다는 것을 의미할 수 있다.
도 2d를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자는 셀 영역(CA)에는 반도체 기판(41) 내에 형성된 셀 절연성 분리 영역들(42c), 셀 활성 영역들(43c), 워드 라인들(44)과, 상기 반도체 기판(41) 상에 형성된 비트 라인(47), 비트 라인 컨택 플러그(46) 및 셀 표면 절연층(45c)을 포함하고, 주변 영역(PA)에는 상기 반도체 기판(41) 내에 형성된 주변 절연성 분리 영역들(42p), 주변 활성 영역(43p) 및 상기 반도체 기판(41) 상에 형성된 주변 트랜지스터(48)를 포함한다. 도 2d에 도시된 구성 요소들은 비슷한 참조번호를 가진 도 2a 내지 2c의 구성 요소들을 참조하면 이해될 수 있을 것이다. 본 실시예에서도, 상기 셀 표면 절연층(45c)이 다층으로 형성될 수 있다. 즉, 상기 셀 표면 절연층(45c)은 하부 셀 표면 절연층(45cl) 및 상부 셀 표면 절연층(45cu)을 포함할 수 있다. 상기 하부 셀 표면 절연층(45cl)은 상기 반도체 기판(41)의 표면 및 상기 비트 라인 플러그(46)의 측벽 상에 형성될 수 있다. 본 실시예에서, 상기 비트 라인 컨택 플러그(46)의 표면과 상기 표면 절연층(45c)의 표면이 동일하거나 유사하게 형성될 수 있다. 비트 라인 랩핑층(49c)은 상기 셀 표면 절연층(45c) 상에 형성될 수 있다. 상기 셀 표면 절연층(45c)은 상기 주변 영역(PA)으로 연장되어 주변 표면 절연층(45p)으로 형성될 수 있다. 상기 주변 표면 절연층(45p)은 하부 주변 표면 절연층(45pl) 및 상부 주변 표면 절연층(45pu)을 포함할 수 있다. 주변 트랜지스터 랩핑층(49p)도 상기 주변 표면 절연층(45p) 상에 형성될 수 있다. 상기 하부 주변 표면 절연층(45pl)은 주변 트랜지스터 절연층(48a) 및/또는 주변 트랜지스터 하부 전극(48b)의 측벽 상에도 형성될 수 있다.
도 2e를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자는 셀 영역(CA)에는 반도체 기판(51) 내에 형성된 셀 절연성 분리 영역들(52c), 셀 활성 영역들(53c), 워드 라인들(54)과, 상기 반도체 기판(51) 상에 형성된 비트 라인(57) 및 비트 라인 컨택 플러그(56p)를 포함하고, 주변 영역(PA)에는 상기 반도체 기판(51) 내에 형성된 주변 절연성 분리 영역들(52p), 주변 활성 영역(53p) 및 상기 반도체 기판(51) 상에 형성된 주변 트랜지스터(58)를 포함한다. 도 2e에 도시된 구성 요소들은 비슷한 참조번호를 가진 도 2a 내지 2d의 구성 요소들을 참조하면 이해될 수 있을 것이다. 본 실시예에서, 상기 셀 영역(CA)에 셀 표면 절연층(55c)이 형성될 수 있고, 상기 주변 영역(PA)에 주변 표면 절연층(55p)이 더 형성될 수 있다. 두 표면 절연층들(55c, 55p)는 서로 다른 두께를 가질 수 있다. 본 실시예에서, 상기 비트 라인(57)과 비트 라인 컨택 플러그(56p) 사이에 라인형 컨택 패드(56l)가 형성될 수 있다. 상기 라인형 컨택 패드(56l)는 상기 비트 라인 컨택 플러그(56p)와 동일한 물질로 형성될 수 있다. 즉, 상기 라인형 컨택 패드(56l)는 실리콘 또는 실리사이드 물질로 형성될 수 있다. 상기 라인형 컨택 패드(56l)는 상기 비트 라인(57)과 평면도에서 동일한 모양으로 형성될 수 있다.
도 2f를 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자는 셀 영역(CA)에는 반도체 기판(61) 내에 형성된 셀 절연성 분리 영역들(62c), 셀 활성 영역들(63c), 워드 라인들(64)과, 상기 반도체 기판(61) 상에 형성된 비트 라인(67), 비트 라인 컨택 플러그(66p) 및 표면 절연층(65)을 포함하고, 주변 영역(PA)에는 상기 반도체 기판(61) 내에 형성된 주변 절연성 분리 영역들(62p), 주변 활성 영역(63p) 및 상기 반도체 기판(61) 상에 형성된 주변 트랜지스터(68)를 포함한다. 도 2f에 도시된 구성 요소들은 비슷한 참조번호를 가진 도 2a 내지 2e의 구성 요소들을 참조하면 이해될 수 있을 것이다. 본 실시예에서, 상기 비트 라인(67)과 비트 라인 컨택 플러그(66p) 사이에 라인형 컨택 패드(66l)가 형성될 수 있다. 상기 라인형 컨택 패드(66l)는 상기 비트 라인 컨택 플러그(66p)와 동일한 물질로 형성될 수 있다. 즉, 상기 라인형 컨택 패드(66l)는 실리콘 또는 실리사이드 물질로 형성될 수 있다. 상기 라인형 컨택 패드(66l)는 상기 비트 라인(67)과 평면도에서 동일한 모양으로 형성될 수 있다.
도 2a 내지 2f를 다시 참조하면, 상기 비트 라인 컨택 플러그들(19, 26, 36, 46, 56, 66)의 상부 표면은 상기 비트 라인들(17, 27, 37, 47, 57, 67)의 바닥면, 예를 들어 하부 비트 라인 금속 실리사이드 층들(17a, 27a, 37a, 47a, 57a, 67a) 바닥면으로부터 돌출되거나 리세스된 모양으로 형성되어있다. 이것은 각 실시예에의 고유한 특징이 아니라, 다른 실시예들에서 다양하게 응용될 수 있다는 의미로 이해되어야 한다.
도 3a 내지 3c는 본 발명의 기술적 사상에 의한 다양한 반도체 소자들을 복수개의비트 라인 컨택 플러그들이 보여지도록 도 1의 C-C' 방향의 종단면도를 도시한 도면들이다.
도 3a를 참조하면, 본 발명 기술적 사상에 의한 반도체 소자는 반도체 기판(71) 내에 절연성 분리 영역들(72) 및 활성 영역들(73)을 포함하고, 상기 반도체 기판(71) 상에 비트 라인 컨택 플러그들(76) 및 비트 라인들(77)을 포함한다. 도 3a에 도시된 구성 요소들은 비슷한 모양 또는 참조 번호를 가진 도2a 내지 2f의 구성 요소들을 참조하면 이해될 수 있을 것이다. 상기 비트 라인들(77)은 각각 하부 비트 라인 금속 실리사이드 층(77a), 비트 라인 배리어 층(77b) 및 상부 비트 라인 금속 실리사이드 층(77c), 및 비트 라인 전극(77d)을 포함할 수 있다. 비트 라인들(77)은 위치에 따라 적어도 두 종류의 폭들(W1, W2)을 포함할 수 있다. 상대적으로 넓은 제1 폭(W1)은 상기 비트 라인들(77)이 상기 비트 라인 컨택 플러그(76)와 정렬되는 부분의 폭일 수 있고, 상대적으로 얇은 제2 폭(W2)은 상기 비트 라인들(77)이 상기 비트 라인 컨택 플러그(76)와 정렬되지 않는 부분의 폭일 수 있다. 즉, 본 발명의 기술적 사상에 의한 상기 비트 라인들(77)은 상 기 비트 라인 컨택 플러그(76)와 정렬되는 위치가 확장된 모양을 갖는다. 도 3a는 특히 도 2a에 예시된 모양이 응용되었다. 그러나 도 2b 내지 2f에 예시된 모양들도 본 실시예의 기술적 사상에 응용될 수 있다.
도 3b를 참조하면, 본 발명 기술적 사상에 의한 반도체 소자는 반도체 기판(81) 내에 절연성 분리 영역들(82) 및 활성 영역들(83)을 포함하고, 상기 반도체 기판(81) 상에 비트 라인 컨택 플러그들(86) 및 비트 라인들(87)을 포함한다. 도 3b에 도시된 구성 요소들은 비슷한 모양 또는 참조 번호를 가진 도2a 내지 2f의 구성 요소들을 참조하면 이해될 수 있을 것이다. 본 실시예에서도 비트 라인들(87)은 위치에 따라 적어도 두 종류의 폭들(W3, W4)을 포함할 수 있다. 상대적으로 넓은 제3 폭(W3)은 상기 비트 라인들(87)이 상기 비트 라인 컨택 플러그(86)와 정렬되는 부분의 폭일 수 있고, 상대적으로 얇은 제4 폭(W4)은 상기 비트 라인(87)이 상기 비트 라인 컨택 플러그(86)와 정렬되지 않는 부분의 폭일 수 있다. 즉, 본 발명의 기술적 사상에 의한 비트 라인(87)은 상기 비트 라인 컨택 플러그(86)와 정렬되는 위치가 확장된 모양을 갖는다. 도 3b는 특히 도 2b에 예시된 모양이 응용되었다. 그러나 도 2a 및 도 2c 내지 2f에 예시된 모양들도 본 실시예의 기술적 사상에 응용될 수 있다.
도 3c를 참조하면, 본 발명 기술적 사상에 의한 반도체 소자는 반도체 기판(91) 내에 절연성 분리 영역들(92) 및 활성 영역들(93)을 포함하고, 상기 반도체 기판(91) 상에 비트 라인 컨택 플러그들(96) 및 비트 라인들(97)을 포함한다. 본 실시예에서도 비트 라인들(97)은 위치에 따라 적어도 두 종류의 폭들(W5, W6)을 포함할 수 있다. 상대적으로 넓은 제5 폭(W5)은 상기 비트 라인들(97)이 상기 비트 라인 컨택 플러그(96)와 정렬되는 부분의 폭일 수 있고, 상대적으로 얇은 제6 폭(W6)은 상기 비트 라인들(97)이 상기 비트 라인 컨택 플러그(96)와 정렬되지 않는 부분의 폭일 수 있다. 즉, 본 발명의 기술적 사상에 의한 상기 비트 라인들(97)은 상기 비트 라인 컨택 플러그(96)와 정렬되는 위치가 확장된 모양을 갖는다. 도 3c는 특히 도 2c에 예시된 모양이 응용되었다. 그러나 도 2a, 2b, 및 2d 내지 2f에 예시된 모양들도 본 실시예의 기술적 사상에 응용될 수 있다.
도 4a는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 반도체 모듈을 개략적으로 도시한 도면이다. 도 4a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자가 실장된 반도체 모듈(100)은 모듈 기판(110), 상기 모듈 기판(110) 상에 배치된 복수 개의 반도체 소자들(120), 상기 모듈 기판(110)의 한 모서리(edge)에 나란히 형성되고 상기 반도체 소자들(120)과 전기적으로 각각 연결되는 모듈 접촉 단자들(130)을 포함한다. 상기 모듈 기판(110)은 인쇄 회로 기판(PCB, printed circuit board)일 수 있다. 상기 모듈 기판(110)이 양면이 모두 사용될 수 있다. 즉, 상기 모듈 기판(110)의 앞면 및 뒷면에 모두 상기 반도체 소자들(120)이 배치될 수 있다. 도 4a에는 상기 모듈 기판(110)의 앞면에 8개의 상기 반도체 소자들(120)이 배치된 것으로 보여지나, 이것은 예시적인 것이다. 또, 반도체 소자들 또는 반도체 패키지들을 컨트롤하기 위한 별도의 반도체 소자를 더 포함할 수 있다. 따라서, 도 4a에 도시된 반도체 소자들(120)의 수가 반드시 하나의 반도체 모듈(100)을 구성하기 위한 필수적인 모양은 아니다. 상기 반도체 소자들(120) 중 적어도 하나는 본 발명의 기술적 사상의 반도체 소자 등 중의 하나이다. 상기 모듈 접촉 단자들(130)은 금속으로 형성될 수 있고, 내산화성을 가질 수 있다. 상기 모듈 접촉 단자들(130)은 상기 반도체 모듈(100)의 표준 규격에 따라 다양하게 설정될 수 있다. 그러므로, 도시된 모듈 접촉 단자들(130)의 개수는 특별한 의미를 갖지 않는다.
도 4b는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다. 도 4b를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 회로 기판(200, electronic circuit board)은 회로 기판(210, circuit board) 상에 배치된 마이크로프로세서(220, microprocessor), 상기 마이크로프로세서(220)와 통신하는 주 기억 회로(230, main storage circuit) 및 부 기억 회로(240, supplementary storage circuit), 상기 마이크로프로세서(220)로 명령을 보내는 입력 신호 처리 회로(250, input signal processing circuit), 상기 마이크로프로세서(220)로부터 명령을 받는 출력 신호 처리 회로(260, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(270, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다. 상기 마이크로프로세서(220)는 각종 전기 신호를 받아 처리하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(210)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(220)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 상기 주 기억 회로(230)는 상기 마이크로프로세서(220)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(230)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(230)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM(static random access memory), DRAM(dynamic random access memory), RRAM(resistive random access memory) 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM, Magnetic RAM, 기타 다른 반도체 메모리로 구성될 수 있다. 부가하여, 상기 주 기억 회로는 휘발성 또는 비휘발성 랜덤 억세스 메모리를 포함할 수 있다. 본 실시예에서, 상기 주 기억 회로(230)는 본 발명의 기술적 사상에 의한 반도체 소자들 중 적어도 하나이거나 그 반도체를 포함하는 반도체 모듈(100)을 적어도 하나 이상 포함할 수 있다. 상기 부 기억 회로(240)는 대용량 기억 소자이고, 플래시 메모리 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(240)는 상기 주 기억 회로(230)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다. 상기 부 기억 회로(240)는 랜덤 또는 비랜덤 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(240)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는반도체 모듈(100)을 적어도 하나 이상 포함할 수 있다. 상기 입력 신호 처리 회로(250)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(220)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(250)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다. 상기 입력 신호 처리 회로(250)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(100)을 적어도 하나 이상 포함할 수 있다. 상기 출력 신호 처리 회로(260)는 상기 마이크로 프로세서(220)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(260)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 출력 신호 처리 회로(260)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(100)을 적어도 하나 이상 포함할 수 있다. 상기 통신 회로(270)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(250) 또는 출력 신호 처리 회로(260)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(270)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다. 상기 통신 회로(270)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(100)을 적어도 하나 이상 포함할 수 있다.
도 4c는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈을 포함하는 전자 시스템을 개략적으로 도시한 블록 다이어그램이다. 도 4c를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 전자 시스템(300)은, 제어부(310, control unit), 입력부(320, input unit), 출력부(330, output unit), 및 저장부(340, storage unit)를 포함하고, 통신부(350, communication unit) 및/또는 기타 동작부(360, operation unit)를 더 포함할 수 있다. 상기 제어부(310)는 상기 전자 시스템(300) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(310)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 본 발명의 기술적 사상의 일 실시예에 의한 상기 전자 회로 기판(200)을 포함할 수 있다. 또, 상기 제어부(310)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(100)을 적어도 하나 이상 포함할 수 있다. 상기 입력부(320)는 상기 제어부(310)로 전기적 명령 신호를 보낼 수 있다. 상기 입력부(320)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다. 상기 입력부(320)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(100)을 적어도 하나 이상 포함할 수 있다. 상기 출력부(330)는 상기 제어부(310)로부터 전기적 명령 신호를 받아 상기 전자 시스템(300)이 처리한 결과를 출력할 수 있다. 상기 출력부(330)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다. 상기 출력부(330)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(100)을 적어도 하나 이상 포함할 수 있다. 상기 저장부(340)는 상기 제어부(310)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(340)는 상기 제어부(310)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(340)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 또, 상기 저장부(340)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(100)을 적어도 하나 이상 포함할 수 있다. 상기 통신부(350)는 상기 제어부(310)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(350)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다. 또, 상기 통신부(350)는 본 발명의 기술적 사상에 의한 반도체 소자 또는 그 반도체 소자를 포함하는 반도체 모듈(100)을 적어도 하나 이상 포함할 수 있다. 상기 동작부(360)는 상기 제어부(310)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(360)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.
이상, 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자의 구조들을 구현하는 방법을 전체적으로 설명하였다. 본 설명으로부터 본 명세서에 예시된 도면들 및 그 설명들에 설명된 다양한 실시예들 및 응용 실시예들이 구현될 수 있다는 것은 본 발명이 속하는 기술 분야에 종사하는 기술자에게 충분히 이해될 수 있을 것이다. 그 외, 도면에 참조 부호가 표시되지 않은 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
1: 반도체 기판 2c: 셀 절연성 분리 영역
2p: 주변 절연성 분리 영역 3c: 셀 활성 영역
3p: 주변 활성 영역 4: 워드 라인
6: 비트 라인 컨택 플러그 7: 비트 라인
7a, 7b, 7c: 전도층들 8: 주변 트랜지스터
1: 반도체 기판 2c: 셀 절연성 분리 영역
2p: 주변 절연성 분리 영역 3c: 셀 활성 영역
3p: 주변 활성 영역 4: 워드 라인
6: 비트 라인 컨택 플러그 7: 비트 라인
7a, 7b, 7c: 전도층들 8: 주변 트랜지스터
8a: 주변 트랜지스터 절연층 8b: 주변 트랜지스터 하부 전극
8c, 8d, 8e: 주변 트랜지스터의 중간의 전도층
8f: 주변 트랜지스터 상부 전극 8h: 측벽 랩핑층
8i: 상부 랩핑층 9c, 9p: 층간 절연층
10c: 스토리지 노드 컨택 플러그 10n: 스토리지 노드
CA: 셀 영역 PA: 주변 영역
11-61: 반도체 기판
12c-62c: 셀 절연성 분리 영역
12p-62p: 주변 절연성 분리 영역들
13c-63c: 셀 활성 영역
13p-63p: 주변 활성 영역
14-64: 워드 라인
15-65: 표면 절연층
16-66: 비트 라인 플러그
17-67: 비트 라인
17a-67a: 하부 비트 라인 금속 실리사이드 층
17b-67b: 비트 라인 배리어 층
17c-67c: 상부 비트 라인 금속 실리사이드 층
17d-67d: 비트 라인 전극
17e-67e: 비트 라인 캡핑층
18-68: 주변 트랜지스터
18a-68a: 주변 트랜지스터 절연층
18b-68b: 주변 트랜지스터 하부 전극
18c-68c: 하부 주면 트랜지스터 금속 실리사이드 층
18d-68d: 주변 트랜지스터 배리어 층
18e-68e: 상부 주변 트랜지스터 금속 실리사이드 층
18f-68f: 주변 트랜지스터 상부 전극
18g-68g: 주변 트랜지스터 캡핑층
19c-69c: 비트 라인 랩핑층
19ca-69ca: 상부 비트 라인 랩핑층
19cb-69cb: 측벽 비트 라인 랩핑층
19p-69p: 주변 트랜지스터 랩핑층
19pa-69pa: 상부 주변 트랜지스터 랩핑층
19pb-69pb: 측벽 주변 트랜지스터 랩핑층
71-91: 반도체 기판
72-92: 절연성 분리 영역
73-93: 활성 영역
76-96: 비트 라인 컨택 플러그
77-97: 비트 라인
77a-97a: 하부 금속 실리사이드 층
77b-97b: 비트 라인 배리어 층
77c-97c: 상부 비트 라인 금속 실리사이드 층
77d-97d: 비트 라인 전극
2p: 주변 절연성 분리 영역 3c: 셀 활성 영역
3p: 주변 활성 영역 4: 워드 라인
6: 비트 라인 컨택 플러그 7: 비트 라인
7a, 7b, 7c: 전도층들 8: 주변 트랜지스터
1: 반도체 기판 2c: 셀 절연성 분리 영역
2p: 주변 절연성 분리 영역 3c: 셀 활성 영역
3p: 주변 활성 영역 4: 워드 라인
6: 비트 라인 컨택 플러그 7: 비트 라인
7a, 7b, 7c: 전도층들 8: 주변 트랜지스터
8a: 주변 트랜지스터 절연층 8b: 주변 트랜지스터 하부 전극
8c, 8d, 8e: 주변 트랜지스터의 중간의 전도층
8f: 주변 트랜지스터 상부 전극 8h: 측벽 랩핑층
8i: 상부 랩핑층 9c, 9p: 층간 절연층
10c: 스토리지 노드 컨택 플러그 10n: 스토리지 노드
CA: 셀 영역 PA: 주변 영역
11-61: 반도체 기판
12c-62c: 셀 절연성 분리 영역
12p-62p: 주변 절연성 분리 영역들
13c-63c: 셀 활성 영역
13p-63p: 주변 활성 영역
14-64: 워드 라인
15-65: 표면 절연층
16-66: 비트 라인 플러그
17-67: 비트 라인
17a-67a: 하부 비트 라인 금속 실리사이드 층
17b-67b: 비트 라인 배리어 층
17c-67c: 상부 비트 라인 금속 실리사이드 층
17d-67d: 비트 라인 전극
17e-67e: 비트 라인 캡핑층
18-68: 주변 트랜지스터
18a-68a: 주변 트랜지스터 절연층
18b-68b: 주변 트랜지스터 하부 전극
18c-68c: 하부 주면 트랜지스터 금속 실리사이드 층
18d-68d: 주변 트랜지스터 배리어 층
18e-68e: 상부 주변 트랜지스터 금속 실리사이드 층
18f-68f: 주변 트랜지스터 상부 전극
18g-68g: 주변 트랜지스터 캡핑층
19c-69c: 비트 라인 랩핑층
19ca-69ca: 상부 비트 라인 랩핑층
19cb-69cb: 측벽 비트 라인 랩핑층
19p-69p: 주변 트랜지스터 랩핑층
19pa-69pa: 상부 주변 트랜지스터 랩핑층
19pb-69pb: 측벽 주변 트랜지스터 랩핑층
71-91: 반도체 기판
72-92: 절연성 분리 영역
73-93: 활성 영역
76-96: 비트 라인 컨택 플러그
77-97: 비트 라인
77a-97a: 하부 금속 실리사이드 층
77b-97b: 비트 라인 배리어 층
77c-97c: 상부 비트 라인 금속 실리사이드 층
77d-97d: 비트 라인 전극
Claims (10)
- 셀 영역 및 주변 영역을 포함하는 반도체 기판,
상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 셀 활성 영역을 정의하는 셀 절연성 분리 영역,
상기 셀 영역에 해당하는 반도체 기판 내에 형성되고, 상기 셀 활성 영역 및 상기 셀 절연성 분리 영역과 교차하는 워드 라인,
상기 셀 영역에 해당하는 반도체 기판 상에 형성된 비트 라인,
상기 셀 활성 영역과 상기 비트 라인을 전기적으로 연결하는 비트 라인 컨택 플러그,
상기 주변 영역에 해당하는 반도체 기판 내에 형성되고, 주변 활성 영역을 정의하는 주변 절연성 분리 영역, 및
상기 주변 활성 영역에 해당하는 반도체 기판 상에 형성되고, 주변 트랜지스터 하부 전극 및 주변 트랜지스터 상부 전극을 포함하는 주변 트랜지스터를 포함하고,
상기 비트 라인 컨택 플러그는 상기 주변 트랜지스터 하부 전극과 동일한 레벨에 형성되고, 및
상기 비트 라인은 상기 주변 트랜지스터 상부 전극과 동일한 레벨에 형성되는 반도체 소자. - 제1항에서,
상기 비트 라인은,
TiN 층을 포함하는 비트 라인 배리어 층,
상기 비트 라인 배리어 층 상에 형성되고, 금속을 포함하는 비트 라인 전극층,
상기 비트 라인 전극층 상에 형성되고, 실리콘 질화물층을 포함하는 비트 라인 캡핑층, 및
상기 비트 라인 배리어 층, 상기 비트 라인 전극 층, 및 상기 비트 라인 캡핑층의 상부 및 측벽 상에 형성된 비트 라인 랩핑층을 포함하는 반도체 소자. - 제2항에서,
상기 비트 라인은,
상기 비트 라인 배리어 층과 상기 비트 라인 전극층 사이에 형성된 상부 비트 라인 금속 실리사이드 층을 더 포함하는 반도체 소자. - 제1항에서,
상기 비트 라인 컨택 플러그는,
실리콘 층을 포함하고, 및
상기 비트 라인 컨택 플러그와 상기 비트 라인의 사이에 형성된 하부 비트 라인 금속 실리사이드 층을 포함하는 반도체 소자. - 제1항에서,
상기 반도체 기판의 표면과 상기 비트 라인 사이에 형성되고, 상기 비트 라인 컨택 플러그의 측면을 감싸는 표면 절연층을 더 포함하는 반도체 소자. - 제5항에서,
상기 표면 절연층은,
상부 표면 절연층 및 하부 표면 절연층을 포함하는 반도체 소자. - 제1항에서,
상기 비트 라인은,
상기 비트 라인 컨택 플러그와 중첩되는 제1 부분, 및
상기 비트 라인 컨택 플러그와 중첩되지 않는 제2 부분을 포함하고, 및
상기 제1 부분은 상기 제2 부분 보다 넓은 폭을 갖는 반도체 소자. - 제1항에서,
상기 비트 라인 플러그는,
상기 워드 라인이 연장되는 방향으로 제1 폭을 갖고,
상기 비트 라인 방향으로 연장되는 방향으로 제2 폭을 가지며, 및
상기 제1 폭은 상기 제2 폭 보다 큰 반도체 소자. - 제1항에서,
상기 주변 트랜지스터는,
상기 반도체 기판 상에 직접적으로 형성된 주변 트랜지스터 절연층,
상기 주변 트랜지스터 절연층 상에 형성된 주변 트랜지스터 전극층, 및
상기 주변 트랜지스터 전극층 상에 형성된 주변 트랜지스터 캡핑층을 포함하고,
상기 주변 트랜지스터 전극층은,
실리콘을 포함하는 상기 주변 트랜지스터 하부 전극,
상기 주변 트랜지스터 하부 전극 상에 형성된 하부 주변 트랜지스터 금속 실리사이드 층,
상기 하부 주변 트랜지스터 금속 실리사이드 층 상에 형성되고, TiN 층을 포함하는 주변 트랜지스터 전극 배리어 층, 및
상기 주변 트랜지스터 전극 배리어 층 상에 형성되고, 금속을 포함하는 상기 주변 트랜지스터 상부 전극을 포함하는 반도체 소자. - 제9항에서,
상기 주변 트랜지스터 전극 배리어 층과 상기 주변 트랜지스터 상부 전극 사이에 형성된 상부 주변 트랜지스터 금속 실리사이드 층을 더 포함하는 반도체 소자.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100031560A KR101624154B1 (ko) | 2010-04-06 | 2010-04-06 | 비트 라인 컨택 플러그와 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자 |
| US13/072,907 US8461687B2 (en) | 2010-04-06 | 2011-03-28 | Semiconductor devices including bit line contact plug and buried channel array transistor, and semiconductor modules, electronic circuit boards and electronic systems including the same |
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