KR20040096323A - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 230000009977 dual effect Effects 0.000 title claims abstract description 20
- 239000011229 interlayer Substances 0.000 claims abstract description 70
- 238000005530 etching Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 13
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 6
- 239000011368 organic material Substances 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 3
- 239000002184 metal Substances 0.000 abstract description 23
- 229910052751 metal Inorganic materials 0.000 abstract description 23
- 238000002955 isolation Methods 0.000 abstract 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 8
- 229910052802 copper Inorganic materials 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 230000004888 barrier function Effects 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 230000003667 anti-reflective effect Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 239000003082 abrasive agent Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 층간 절연막에 비아홀을 형성하는 과정에서 비아홀의 패턴 밀도가 균일해지도록 비아홀의 밀도가 낮은 영역 주변의 하부 층간 절연막 상부에 더미 비아홀을 형성하여 트렌치를 형성하기 전에 반사 방지막(Bottom Anti Reflection Coating; BARC)이 비아홀에 균일하게 채워지도록 함으로써, 트렌치를 형성하기 위한 식각 공정 시 반사 방지막이 적게 채워져 하부 금속 배선이 손상되거나, 반사 방지막이 많이 채워져 반사 방지막에 의해 층간 절연막이 트렌치 내에 측벽 펜스(Sidewall wall fence) 형태로 잔류하는 것을 방지하여 후속 공정에 대한 방해 요소를 제거하고 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법이 개시된다.
Description
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 비아홀을 균일한 밀도로 형성하는 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
반도체 제조 기술의 최대 목표는 반도체 소자의 고집적화와 고성능화에 있다. 최근에는, 이를 달성하기 위한 한 가지 방법으로 금속 배선을 구리로 형성하고 있다. 하지만, 구리는 일반적인 식각제나 연마제로는 식각이나 연마가 용이하지 않은 문제점이 있다. 이로 인하여, 구리로 금속 배선을 형성할 경우, 다마신(Damascene) 공정으로 층간 절연막에 트렌치와 비아홀로 이루어진 듀얼 다마신 패턴을 먼저 형성한 후 듀얼 다마신 패턴을 구리로 매립하는 방법으로 구리 금속 배선을 형성한다.
층간 절연막에 듀얼 다마신 패턴을 형성하는 방법은 여러 가지가 있다. 크게 두 가지로 분류하면, 트렌치를 먼저 형성한 후 비아홀을 형성하는 방법과, 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법이 있다.
이 중에서, 트렌치를 먼저 형성한 후 비아홀을 형성하는 방법은 집적도가 높아질수록 비아홀을 형성하는 과정에서 정렬 오차가 발생되는 문제점이 있다. 한편, 정렬 오차가 발생되는 것을 방지하기 위하여 자체 정렬(Self-Aligned) 방법으로 비아홀을 형성할 수도 있다. 도 1은 트렌치를 먼저 형성한 후 자기 정렬 방법으로 비아홀을 형성한 상태의 단면 셈사진이다. 이 경우에는, 도 1에 도시된 바와 같이, 트렌치(104)의 저면(104a)이 경사지는 문제점이 발생된다. 이로 인해, 듀얼 다마신 패턴은 주로 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법으로 형성한다. 미설명된 도면부호 101은 하부 층간 절연막이고, 102는 하부 금속 배선이고, 103은 상부 층간 절연막이고, 105는 비아홀이고, 106은 구리 금속 배선이다.
듀얼 다마신 패턴을 형성하는 과정에서 발생되는 또 다른 문제점은 비아홀의 밀도에 따라 비아홀에 채워지는 반사 방지막의 양이 달라진다는 것이다. 도 2a 및 도 2b는 비아홀의 밀도에 따라 비아홀에 채워지는 반사 방지막의 차이를 나타낸 단면 셈사진이다. 도 2a에서와 같이 비아홀(201)이 조밀한 지역에서는 반사 방지막(202)이 적게 채워지고, 도 2b에서와 같이 비아홀(201)이 조밀하지 않은 지역에서는 반사 방지막(202)이 많이 채워지는 것을 알 수 있다.
도 3은 비아홀이 조밀한 영역에서 하부 금속 배선에 발생된 식각 손상을 보여주는 단면 셈사진이고, 도 4는 비아홀이 조밀하지 않은 영역에서 반사 방지막의 측벽을 따라 비아홀의 상부 가장 자리에 펜스 형태로 잔류된 층간 절연막의 상태를 보여주는 단면 셈사진이다.
도 3을 참조하면, 비아홀이 조밀하여 반사 방지막이 적게 채워지면 트렌치를 형성하기 위한 후속의 식각 공정 시 반사 방지막이 빨리 제거되어 하부 금속 배선(301)이 일찍 노출되고, 이로 인해 하부 금속 배선의 표면에 식각 손상이 발생된다.
도 4를 참조하면, 비아홀이 조밀하지 않은 영역에서는 반사 방지막이 많이 채워지기 때문에 트렌치를 형성하기 위한 후속의 식각 공정을 진행한 후에도 반사 방지막의 측벽을 따라 층간 절연막이 펜스(401)의 형태로 잔류되는 문제점이 발생될 수 있다. 이러한 펜스(401)로 인하여, 후속 공정으로 트렌치와 비아홀의 내벽에 장벽(Barrier)층 및 시드(Seed)층을 형성하거나 구리 전기 도금(Electro Plating) 공정 시 접착 장애 및 이상 도금 현상이 발생될 수 있다.
이렇게, 비아홀의 밀도에 따라 반사 방지막이 채워지는 정도가 달라지면 공정의 신뢰성이 저하될 뿐만 아니라 소자의 전기적 특성에도 영향을 미치게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 층간 절연막에 비아홀을 형성하는 과정에서 비아홀의 패턴 밀도가 균일해지도록 비아홀의 밀도가 낮은 영역 주변의 하부 층간 절연막 상부에 더미 비아홀을 형성하여 트렌치를 형성하기전에 반사 방지막(Bottom Anti Reflection Coating; BARC)이 비아홀에 균일하게 채워지도록 함으로써, 트렌치를 형성하기 위한 식각 공정 시 반사 방지막이 적게 채워져 하부 금속 배선이 손상되거나, 반사 방지막이 많이 채워져 반사 방지막에 의해 층간 절연막이 트렌치 내에 측벽 펜스(Sidewall wall fence) 형태로 잔류하는 것을 방지하여 후속 공정에 대한 방해 요소를 제거하고 공정의 신뢰성을 향상시킬 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법을 제공하는데 그 목적이 있다.
도 1은 트렌치를 먼저 형성한 후 자기 정렬 방법으로 비아홀을 형성한 상태의 단면 셈사진이다.
도 2a 및 도 2b는 비아홀의 밀도에 따라 비아홀에 채워지는 반사 방지막의 차이를 나타낸 단면 셈사진이다.
도 3은 비아홀이 조밀한 영역에서 하부 금속 배선에 발생된 식각 손상을 보여주는 단면 셈사진이다.
도 4는 비아홀이 조밀하지 않은 영역에서 반사 방지막의 측벽을 따라 비아홀의 상부 가장 자리에 펜스 형태로 잔류된 층간 절연막의 상태를 보여주는 단면 셈사진이다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
501 : 반도체 기판 101, 502 : 하부 층간 절연막
102, 301, 503 : 하부 금속 배선 504 : 확산 방지막
103, 505 : 상부 층간 절연막 506 : 포토레지스트 패턴
104, 509 : 트렌치 104 : 경사면
105, 201, 507a : 비아홀 507b : 더미 비아홀
106 : 구리 금속 배선 202, 508 : 반사 방지막
401 : 펜스 형태의 층간 절연막 510 : 듀얼 다마신 패턴
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 도전 영역과 절연 영역으로 구분된 반도체 기판이 제공되는 단계와, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 도전 영역 상부의 층간 절연막에 비아홀을 형성하면서 비아홀의 밀도가 균일해지도록 절연 영역 상부의 층간 절연막에 더미 비아홀을 형성하는 단계와, 반사 방지막을 형성하는 단계 및 트렌치 마스크를 이용한 식각 공정으로 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계를 포함한다.
본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 도전 영역과 절연 영역으로 구분된 반도체 기판이 제공되는 단계와, 반도체 기판 상에 층간 절연막을 형성하는 단계와, 트렌치 마스크를 이용한 식각 공정으로 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계 및 도전 영역 상부의 트렌치가 형성된 층간 절연막에 비아홀을 형성하면서 비아홀의 밀도가 균일해지도록 절연 영역 상부의 층간 절연막에 더미 비아홀을 형성하는 단계를 포함한다.
상기에서, 층간 절연막은 유전 상수가 1.5 내지 4.5인 SiO2계열의 물질에 H, F, C 및 CH3이나 이들의 혼합물이 부분적으로 결합되어 있는 물질로 형성하거나, C-H를 기본 구조로 하는 유기 물질로 형성할 수 있다. 또한, 층간 절연막은 상기 물질들의 기공도를 증가시킨 물질로 형성할 수 있다.
층간 절연막의 상부에 SiO2, SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON로 이루어진 캡핑층을 추가로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 한편, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 5a 내지 도 5e는 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 5a를 참조하면, 트랜지스터나 플래시 메모리 셀과 같은 반도체 소자(도시되지 않음)가 형성된 반도체 기판(501) 상에 하부 층간 절연막(502)을 형성한다. 이어서, 층간 절연막(502)의 소정 영역을 식각하여 트렌치(또는 콘택홀)를 형성한후 전도성 물질을 매립하여 하부 금속 배선(503)과 콘택 플러그(도시되지 않음)를 형성한다. 이로써, 반도체 기판(501)은 하부 금속 배선(503) 같은 도전 영역과 하부 층간 절연막 같은 절연 영역으로 나누어진다. 계속해서, 전체 상부에 확산 방지막(504)을 형성한 후 상부 층간 절연막(505)을 순차적으로 형성한다.
상기에서, 확산 방지막(504)은 SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON와 같이 절연막과의 식각 선택비를 조절할 수 있는 물질로 형성할 수 있다.
한편, 층간 절연막은 유전 상수가 1.5 내지 4.5인 SiO2계열의 물질에 H, F, C 및 CH3이나 이들의 혼합물이 부분적으로 결합되어 있는 물질로 형성하거나, C-H를 기본 구조로 하는 유기 물질(Organic Material)로 형성할 수 있으며, 상기 물질들의 기공도(Porosity)를 증가시킨 물질로 형성하는 것도 가능하다. 한편, 하부 층간 절연막이나 상부 층간 절연막은 제1 절연막, 식각 방지막 및 제2 절연막의 통상적인 적층 구조로 형성할 수도 있다.
상부 층간 절연막(505)의 상부에는 SiO2, SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON로 이루어진 캡핑층(도시되지 않음)을 추가로 형성할 수도 있다.
도 5b를 참조하면, 비아홀이 형성될 영역을 정의하기 위한 포토레지스트 패턴(506)을 상부 층간 절연막(505) 상부에 형성한다. 이때, 포토레지스트 패턴(506)에 의해 하부 금속 배선(503) 상부의 상부 층간 절연막(505)에 비아홀이 형성될 영역이 정의될 뿐만 아니라 하부 층간 절연막(502) 상부의 상부 층간 절연막(505)에 더미 비아홀이 형성될 영역도 함께 정의된다.
도 5c를 참조하면, 포토레지스트 패턴(도 5b의 506)을 식각 마스크로 사용하여 비아홀이 형성될 영역과 더미 비아홀이 형성될 영역의 상부 층간 절연막(505)을 식각 공정으로 제거한다. 이후, 포토레지스트 패턴을 제거한다. 이로써, 하부 금속 배선(503) 상부의 상부 층간 절연막(505)에는 비아홀(507a)이 형성되고, 하부 층간 절연막(502) 상부의 상부 층간 절연막(505)에는 더미 비아홀(507b)이 형성된다. 이때, 후속 공정에서 비아홀(507a)에 형성될 비아 플러그(도시되지 않음)와 하부 금속 배선(503) 사이의 저항이 증가하는 것을 방지하기 위하여, 비아홀(507a)을 통해 노출된 확산 방지막(504)도 제거할 수 있다.
이로써, 하부 금속 배선(503) 상부의 상부 층간 절연막(505)에는 비아홀(507a)이 형성되어 하부 금속 배선(503)의 소정 영역이 노출되고, 하부 층간 절연막(502) 상부의 상부 층간 절연막(505)에는 더미 비아홀(507b)이 형성되어 하부 층간 절연막(502)의 소정 영역이 노출된다. 한편, 상기에서 더미 비아홀(507b)은 상부 층간 절연막(505)에 형성되는 비아홀의 밀도를 균일하게 하기 위하여 형성한다.
도 5d를 참조하면, 반사 방지막(Organic Bottom Anti-Reflection Coating; 508)을 형성한다. 종래에는 비아홀이 조밀하게 형성된 영역에서는 반사 방지막이 적게 채워지고, 비아홀이 조밀하지 않은 영역에서는 반사 방지막이 많이 채워졌다. 하지만, 본 발명은 하부 층간 절연막(502) 상부의 상부 층간 절연막(505)에 더미 비아홀(507b)을 형성하여 비아홀의 밀도를 균일하게 함으로써, 비아홀(507a)의 밀도에 상관없이 반사 방지막(508)이 비아홀(507a)의 소정 깊이까지 균일하게 채워진다.
도 5e를 참조하면, 트렌치 마스크를 이용한 식각 공정으로 트렌치가 형성될 영역의 상부 층간 절연막(505)을 소정 깊이까지 식각하여 트렌치(509)를 형성한다. 이로써, 비아홀(507a) 및 트렌치(509)로 이루어진 듀얼 다마신 패턴(510)이 상부 층간 절연막(505)에 형성된다.
상기에서, 트렌치(509)를 형성하기 위한 식각 공정은 더미 비아홀(507b)에 의해 반사 방지막(도 5d의 508)이 비아홀(507a)의 소정 깊이까지 균일하게 채워진 상태에서 진행된다. 따라서, 종래와 같이 식각 과정 시 비아홀이 조밀한 영역에서 적게 채워진 반사 방지막이 빨리 제거되어 하부 금속 배선에 식각 손상이 발생되거나, 조밀하지 않은 영역에서 비아홀에 높게 채워진 반사 방지막에 의해 층간 절연막이 펜스 형태로 잔류되는 문제점은 발생되지 않는다.
이후 도면에는 도시되어 있지 않지만, 듀얼 다마신 패턴(510)의 내면을 포함한 전체 상부에 접착층/장벽층의 적층 구조를 형성한 후 전도성 물질로 듀얼 다마신 패턴을 매립하여 비아 플러그 및 상부 금속 배선을 형성한다. 상기에서, 접착층/장벽층의 적층 구조는 Ti/TiN 또는 Ta/TaN의 구조로 형성할 수 있다.
상기에서는, 비아홀을 먼저 형성한 후 트렌치를 형성하는 방법에서 더미 비아홀을 형성하여 비아홀의 밀도를 균일하게 하였으나, 트렌치를 먼저 형성한 후 비아홀을 형성하는 방법에서도 절연 영역 상부의 층간 절연막에 더미 비아홀을 형성하는 방법으로 비아홀의 밀도를 균일하게 할 수 있다.
한편, 본 발명은 적합한 실시예를 참조하여 설명된 본원의 특정 분야에 대해 제한되지 않으며, 오히려 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
상술한 바와 같이, 본 발명은 비아홀의 패턴 밀도가 균일해지도록 절연 영역 상부의 층간 절연막에 더미 비아홀을 형성하여 트렌치를 형성하기 전에 반사 방지막이 비아홀에 균일하게 채워지도록 함으로써, 트렌치를 형성하기 위한 식각 공정 시 반사 방지막이 적게 채워져 하부 금속 배선이 손상되거나, 반사 방지막이 많이 채워져 반사 방지막에 의해 층간 절연막이 트렌치 내에 측벽 펜스(Sidewall wall fence) 형태로 잔류하는 것을 방지하여 후속 공정에 대한 방해 요소를 제거하고 공정의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 도전 영역과 절연 영역으로 구분된 반도체 기판이 제공되는 단계;상기 반도체 기판 상에 층간 절연막을 형성하는 단계;상기 도전 영역 상부의 상기 층간 절연막에 비아홀을 형성하면서 비아홀의 밀도가 균일해지도록 상기 절연 영역 상부의 상기 층간 절연막에 더미 비아홀을 형성하는 단계;반사 방지막을 형성하는 단계; 및트렌치 마스크를 이용한 식각 공정으로 상기 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 도전 영역과 절연 영역으로 구분된 반도체 기판이 제공되는 단계;상기 반도체 기판 상에 층간 절연막을 형성하는 단계;트렌치 마스크를 이용한 식각 공정으로 상기 층간 절연막을 소정 깊이까지 식각하여 트렌치를 형성하는 단계; 및상기 도전 영역 상부의 상기 트렌치가 형성된 상기 층간 절연막에 비아홀을 형성하면서 비아홀의 밀도가 균일해지도록 상기 절연 영역 상부의 상기 층간 절연막에 더미 비아홀을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의듀얼 다마신 패턴 형성 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 층간 절연막은 유전 상수가 1.5 내지 4.5인 SiO2계열의 물질에 H, F, C 및 CH3이나 이들의 혼합물이 부분적으로 결합되어 있는 물질로 형성하거나, C-H를 기본 구조로 하는 유기 물질로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 3 항에 있어서,상기 층간 절연막은 상기 물질들의 기공도를 증가시킨 물질로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 층간 절연막을 형성한 후,상기 층간 절연막의 상부에 SiO2, SiC, SiN(Si3N4), SiOC, SiOCH 또는 SiON로 이루어진 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR10-2003-0029259A KR100518084B1 (ko) | 2003-05-09 | 2003-05-09 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0029259A KR100518084B1 (ko) | 2003-05-09 | 2003-05-09 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
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|---|---|
| KR20040096323A true KR20040096323A (ko) | 2004-11-16 |
| KR100518084B1 KR100518084B1 (ko) | 2005-09-28 |
Family
ID=37375061
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|---|---|---|---|
| KR10-2003-0029259A KR100518084B1 (ko) | 2003-05-09 | 2003-05-09 | 반도체 소자의 듀얼 다마신 패턴 형성 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR100518084B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160118630A (ko) * | 2015-04-02 | 2016-10-12 | 삼성전자주식회사 | 배선 구조물, 배선 구조물 형성 방법 및 반도체 장치의 제조 방법 |
-
2003
- 2003-05-09 KR KR10-2003-0029259A patent/KR100518084B1/ko active IP Right Grant
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| Publication number | Publication date |
|---|---|
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