KR20010058646A - 반도체장치의 층간절연막 형성방법 - Google Patents

Abstract

본 발명은 반도체장치의 층간절연막 형성방법에 관한 것으로서, SOG 층간절연막 구조에서 SOG막(40)을 형성하기전 장벽층으로 증착하는 라인형태의 실리콘 산화막을 적용하지 않고 금속배선(25) 식각시 잔류하는 폴리머 스페이서(35)를 그대로 SOG 장벽층으로 사용함으로써 공정의 단순화를 꾀할 뿐만 아니라 SOG막을 형성하여 보이드 발생을 억제할 수 있도록 한다.

Description

반도체장치의 층간절연막 형성방법{METHOD FOR FORMING INTERMETAL DIELECTRIC LAYER OF SEMICONDUCTOR DEVICE}

본 발명은 반도체장치의 층간절연막 형성방법에 관한 것으로서, 보다 상세하게는 SOG 층간절연막 구조에서 SOG막을 형성하기전 장벽층으로 증착하는 라인형태의 실리콘 산화막을 적용하지 않고 금속배선 식각시 잔류하는 폴리머 스페이서를 그대로 SOG 장벽층으로 사용함으로써 공정의 단순화를 꾀할 뿐만 아니라 SOG막을 형성하여 보이드 발생을 억제할 수 있도록 한 반도체장치의 층간절연막 형성방법에 관한 것이다.

일반적인 층간절연막은 고집적 반도체기억 소자 제작 공정에서 금속배선 이후 SOG를 적용하여 비교적 용이하게 형성하였다.

그러나, 기억소자 및 반도체 집적소자가 미세화되어 라인과 라인간의 공잔이 작아짐에 따라 SOG를 적용한 층간절연막 형성 공정의 한계를 보이고 있다.

도 1내지 도 2는 종래 기술에 의한 금속배선간 거리가 넓은 경우의 층간절연막 형성공정을 설명한 단면도들이다.

도 1에 도시된 바와 같이 기판(10)위로 금속배선(25)을 형성한 후 SOG막을 증착하기 전에 SOG 장벽층으로 실리콘 산화막(30)을 증착하게 된다. 이 장벽층은 층간절연 및 평탄화 확보를 위해 적용된 SOG막내의 수분 등에 의한 하부 구조로의 전기적 영향을 막기 위해 적용된다.

이후, 도 2와 같이 실리콘 산화막(30)을 증착한 후 SOG막(40)을 증착한 후 그 위로 절연층(50)을 형성하게 된다.

이와 같이 금속배선(25)간 거리가 넓을 경우에는 층간절연막 형성공정에 아무런 문제가 발생하지 않게 된다.

그러나, 반도체소자의 집적화로 미세화될 경우에는 금속배선간 거리가 좁아져 금속배선 사이의 공간에 보이드가 발생하는 문제점이 발생하게 된다.

도 3내지 도 4는 종래 기술에 의한 금속배선간 거리가 좁은 경우의 층간절연막 형성공정을 설명한 단면도들이다.

도 3에 도시된 바와 같이 기판(10)위로 금속배선(25)을 형성한 후 SOG막을 증착하기 전에 SOG 장벽층으로 실리콘 산화막(30)을 증착하게 된다.

그런다음, 도 4와 같이 실리콘 산화막(30) 위로 SOG막(40)과 절연층(50)을 형성하게 된다. 그런데 도 4의 'A'와 같이 금속배선(25)간 사이에 보이드가 형성된 것을 관찰할 수 있다.

이와 같이 금속배선(25)간 거리가 좁아질 경우에는 입구가 충분하지 못하여 SOG막이 하부까지 완전히 채워지지 않아 보이드가 형성된다.

이런 보이드는 후속공정시 크랙을 발생시키거나 버블폭발로 인해 주변영역에서의 불량 발생을 야기하게 된다. 따라서, 이를 방지하기 위해 소자의 디자인 및 설계시 제약요인으로 작용하는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위해 창작된 것으로서, 본 발명의 목적은 SOG막을 형성하기전 장벽층으로 증착하는 라인형태의 실리콘 산화막을 적용하지 않고 금속배선 식각시 금속배선 측벽에 잔류하는 폴리머 스페이서를 그대로SOG 장벽층으로 사용함으로써 공정의 단순화를 꾀할 뿐만 아니라 SOG막을 형성하여 보이드 발생을 억제할 수 있도록 한 반도체장치의 층간절연막 형성방법을 제공함에 있다.

도 1내지 도 2는 종래 기술에 의한 금속배선간 거리가 넓은 경우의 층간절연막 형성공정을 설명한 단면도들이다.

도 5내지 도 8은 본 발명에 의한 반도체장치의 층간절연막 형성방법을 설명하기 위한 단면도들이다.

- 도면의 주요부분에 대한 부호의 설명 -

10 : 기판 20 : 금속층

25 : 금속배선 30 : 실리콘산화막

35 : 폴리머 스페이서 40 : SOG막

50 : 절연층 60 : 반사방지막

70 : 감광막

상기와 같은 목적을 실현하기 위한 본 발명은 기판위로 금속층과 반사방지막과 감광막을 순착적으로 형성하는 단계와, DUV 사진공정으로 감광막을 패터닝하는 단계와, 감광막을 식각방지막으로 반사방지막을 패터닝하는 단계와, 감광막과 반사방지막을 식각방지막으로 금속층을 식각하여 금속배선 및 금속배선 측벽의 폴리머 스페이서를 형성하는 단계와, 감광막만을 제거한 후 SOG막 및 절연층을 증착하는 단계를 포함하여 이루어진 것을 특징으로 한다.

위와 같이 이루어진 본 발명은 SOG막의 장벽층으로 금속층 식각시 잔류되어 형성된 금속배선 측벽의 폴리머 스페이서를 세정하지 않고 사용함으로써 금속배선간에 발생되는 보이드의 발생을 억제하며 최소공간을 확보할 수 있게 된다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.

도 5내지 도 8은 본 발명에 의한 반도체장치의 층간절연막 형성방법을 설명하기 위한 단면도들이다.

도 5는 기판(10) 위로 금속층(20)과 반사방지막(60)과 감광막(70)을 순차적으로 증착한 후 금속배선 패턴에 따라 DUV 사진공정으로 감광막(70)을 패터닝한 상태이다.

일반적으로 금속층(20)위에는 통상의 사진공정을 진행하기 위한 반사방지막(60)을 사용하게 되는데 종래에는 반사방지막(60)으로 TiN등과 같은 금속성 물질을 사용하였기 때문에 별도의 공정으로 분리하지 않았지만, 본 발명에서는 짧은 파장의 DUV(Deep Ultra Violet) 사진 공정을 진행하기 때문에 SiON 물질을 사용하게 된다.

따라서, 반사방지막(60)으로써 TiN과 SiON을 함께 사용할 경우에는 TiN을 100∼600Å 증착한 후 SiON을 100∼2000Å증착한다. 또한, 반사방지막(60)으로 SiON만을 증착할 경우에는 사진 공정에 따라 변화하지만 통상 100∼2000Å의 범위에서 후속 사진공정을 고려하여 증착하게 된다.

도 5와 같이 감광막(70) 패터닝을 한 후 도 6과 같이 감광막(70)을 식각방지막으로 식각하여 반사방지막(60)을 식각하여 패터닝한다.

그런다음, 도 7과 같이 금속층(20)을 식각하여 금속배선(25)을 패터닝하게 된다. 이와 같이 금속층(20)을 식각할 때 금속배선(25) 측벽에는 식각에 의해 발생되는 폴리머가 계속 연속적으로 잔류하게 되어 금속배선(25)이 완성될 때에는 금속배선(25) 측벽에 폴리머 스페이서(35)가 형성된다.

그런다음, 감광막(70)만을 제거하게 되는데 폴리머 스페이서(35)보다 감광막(70)의 제거속도가 빠르기 때문에 금속배선(25)을 형성한 후 제거하게 된다.이때 감광막(70)을 금속층(20)을 식각하기 전에 제거할 수도 있다.

일반적으로는 감광막(70)을 제거할 때 폴리머 스페이서(35)도 함께 제거되기 때문에 금속배선의 측벽의 부식을 막기 위해 종래의 방법과 같이 실리콘 산화막으로 별도의 장벽층을 형성하게 된다. 그러나 본 발명에서는 폴리머 스페이서(35)를 후속 공정시 즉, SOG막(40)과 금속배선(25)간의 장벽층으로 사용하게 되기 때문에 별도의 장벽층 형성공정을 수행하지 않게 된다.

그런다음, 도 8과 같이 SOG막(40)을 도포 후 50∼500℃ 범위에서 후속 열처리를 진행하여 SOG막(40)을 전기적 절연물의 형태로 전이시키게 된다.

그런다음 SOG막(40)위로 2000∼6000Å의 두께로 절연층(50)을 형성한다.

이때 절연층으로는 실리콘산화막, 실리콘질화막, 실리콘질화산화막 등으로 이루어진다.

상기한 바와 같이 본 발명은 층간절연막으로 사용되는 SOG막의 장벽층으로 별도의 실리콘 산화막을 형성함으로써 금속배선간이 간격이 좁을 경우 발생되는 보이드를 금속배선 식각시 발생되어 폴리머가 잔류하여 금속배선 측벽에 형성된 폴리머 스페이서를 장벽층으로 사용함으로써 공정 단순화를 꾀할 수 있을 뿐만 아니라 보이드 발생을 억제할 수 있는 이점이 있다.

또한, 별도의 장벽층을 형성하지 않음으로 인해 금속배선간 최소 확보 공간 제약에 따른 축소화의 제한을 적어도 1000Å이상 해소할 수 있어 보다 축소화된 집적회로를 설계할 수 있는 이점이 있다.

Claims (5)

1. 기판상부에 금속층과 반사방지막과 감광막을 순차적으로 형성하는 단계와,

   감광막을 패터닝하는 단계와,

   감광막을 식각방지막으로 반사방지막을 패터닝하는 단계와,

   감광막과 반사방지막을 식각방지막으로 금속층을 식각함과 동시에 금속배선 및 금속배선 측벽의 폴리머 스페이서를 잔류시키는 단계와,

   상기 감광막만을 제거한 후 SOG막 및 절연층을 증착하는 단계

   를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 층간절연막 형성방법.
2. 제 1항에 있어서, 상기 반사방지막은

   TiN을 100∼600Å의 두께로 증착한 후 SiON을 100∼2000Å의 두께로 증착하여 형성한 것을 특징으로 하는 반도체장치의 층간절연막 형성방법.
3. 제 1항에 있어서, 상기 반사방지막은

   SiON을 100∼2000Å의 두께로 증착하여 형성한 것을 특징으로 하는 반도체장치의 층간절연막 형성방법.
4. 제 1항에 있어서, 상기 SOG막은

   50∼500℃ 범위에서 후속 열처리를 진행하여 전기적 절연물 형태로 전이시키는 것을 특징으로 하는 반도체장치의 층간절연막 형성방법.
5. 제 1항에 있어서, 상기 절연층은

   실리콘산화막, 실리콘질화막, 실리콘질화산화막 등을 2000∼6000Å의 두께로 증착하는 것을 특징으로 하는 반도체장치의 층간절연막 형성방법.