KR100762844B1 - 반도체장치의 제조 방법 - Google Patents

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Abstract

본 발명은 베리어막의 금속 배선 사이드 부분에서의 증착량을 최소화하여 기생 캐패시턴스를 감소시킴으로써 소자의 동작 속도를 향상시킬 수 있는 반도체장치의 제조 방법을 개시한다. 개시된 본 발명의 반도체장치의 제조 방법은, 반도체기판 상에 금속 배선을 형성하는 단계와, 상기 반도체기판 상에 상기 금속 배선을 덮도록 PE-USG막, 실리콘 카바이드막, 실리콘 산화질화막, 실리콘 질화막 및 PE-TEOS막 중 어느 하나를 이용하여 스텝커버리지가 불량한 베리어막을 형성하는 단계와, 상기 베리어막 상에 절연막을 형성하는 단계를 포함한다.

Description

반도체장치의 제조 방법{method for manufacturing semiconductor device}
도 1은 종래 기술에 따른 반도체장치의 제조방법을 설명하기 위한 공정단면도.
도 2는 본 발명에 따른 반도체장치의 제조 방법을 설명하기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202. 도전층
204. 베리어막 208. 절연막
210. 캡핑막
본 발명은 반도체장치의 제조 방법에 관한 것으로, 보다 상세하게는, 베리어막의 금속 배선 사이드 부분에서의 증착량을 최소화하여 기생 캐패시턴스를 감소시킴으로써 소자의 동작 속도를 향상시킬 수 있는 반도체장치의 제조 방법에 관한 것이다.
반도체 제조 공정에 있어서, 소자의 속도를 향상시키기 위해, 즉, 기생 캐패시턴스(parasitic capacitance)을 감소시키기 위해 금속 배선과 금속 배선을 절연시키는 막으로, 저 유전 상수값을 가진 절연막을 사용하고 있는 추세이다.
이러한 저유전 상수값을 가진 절연막은 대부분 유기(organic) 계통의 물질인데, 상기 유기 물질은 열적 특성 상 아웃게싱(outgassing)의 문제가 있다.
따라서, 이러한 아웃게싱에 의해 금속 배선에 문제가 유발되는 것을 방지하기 위해서 저 유전 상수값을 가진 절연막 하부에 베리어막을 개재시킨다.
도 1은 종래 기술에 따른 반도체장치의 제조방법을 설명하기 위한 공정단면도이다.
반도체기판(100) 상에 알루미늄(Al) 등의 금속막을 형성한 후, 포토리소그라피(photolithography) 공정에 의해 상기 금속막을 식각하여 금속 배선(102)을 형성한다.
이어서, 상기 결과의 기판 전면에 상기 금속 배선(102)을 덮도록 산화막, 실리콘 산화질화막(oxynitride) 또는 실리콘 질화막 중 어느 하나를 이용하여 베리어막(104)을 형성한 후, 상기 베리어막(104) 상에 절연막(108)을 형성한다. 이때, 상기 절연막(108)은 유전 상수값이 3.0 이하가 되는 물질로, SOG(Spin On Glass) 공정 또는 CVD(Chemical Vapor Deposition) 공정을 이용하여 형성한다. 한편, 상기 베리어막(104)으로 사용되는 산화막, 실리콘 산화질화막 또는 실리콘 질화막은 상기 절연막(108)의 유전 상수값 보다 큰 약 4.0∼7.0 가량의 유전 상수값을 갖는다.
그 다음, 상기 절연막(108) 상에 상기 절연막을 채우는 캡핑층(capping layer)(110)을 형성하고 나서, 상기 캠핑층에 화학적-기계적 연마 공정을 실시하여 평탄화한다.
그러나, 종래의 기술에서는 베리어막의 유전상수값이 약 4.0∼7.0 가량되어 절연막의 유전 상수 3.0 이하와 비교하여 상당히 큰 값을 가지게 됨으로써, 기생 캐패시턴스가 상승한다. 또한, 베리어막의 스텝 커버리지가 우수할 경우 더욱 기생 캐패시턴스가 커지게 되어 소자의 동작 속도 특성이 저하되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 베리어막의 사이드 부분의 증착량을 최소화하여 기생 캐패시턴스를 감소시킴으로써 소자의 동작 속도를 향상시킬 수 있는 반도체장치의 제조 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체장치의 제조 방법은, 반도체기판 상에 금속 배선을 형성하는 단계; 상기 반도체기판 상에 상기 금속 배선을 덮도록 PE-USG막, 실리콘 카바이드막, 실리콘 산화질화막, 실리콘 질화막 및 PE-TEOS막 중 어느 하나를 이용하여 스텝커버리지가 불량한 베리어막을 형성하는 단계; 및 상기 베리어막 상에 절연막을 형성하는 단계;를 포함한다.
상기 베리어막 형성 단계에서, PE-USG막, 실리콘 카바이드막 및 실리콘 산화질화막은 2∼20Torr의 압력을 유지하고 20∼1000W의 파워를 인가한 상태에서 형성한다.
상기 베리어막 형성 단계에서, PE-TEOS막은 5∼30Torr의 압력을 유지하고 50∼1000W의 파워를 인가한 상태에서 형성한다.
상기 PE-TEOS막의 형성 시, N2O 가스를 공급한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명에 따른 반도체장치의 제조 방법을 도시한 공정단면도이다.
본 발명에 따른 반도체장치의 제조 방법은, 먼저, 반도체기판(200) 상에 스퍼터링(sputtering) 또는 CVD(Chemical Vapor Deposition) 등의 공정을 통해 알루미늄(Al) 등의 금속막을 형성한 후, 포토리소그라피(photolithography) 공정에 의해 상기 금속막을 식각하여 금속 배선(202)을 형성한다.
이어서, 상기 결과의 기판 전면에 상기 금속 배선(202)을 덮도록 베리어막(204)을 형성한다. 상기 베리어막(204)은 이 후에 형성될 저 유전 상수값을 갖는 절연막으로부터 아웃개싱되는 물질을 게터링(gettering)하거나 또는 베리어 특성이 있는 물질로 형성한다. 예컨데, 상기 베리어막(204)으로는 스텝 커버리지가 불량한 PE-USG(Plasma Enhanced-Undopped Silicate Glass), 실리콘 카바이드막, 실리콘 질화막 및 PE-TEOS(TetraEthylOrthoSilicate)막 중 어느 하나를 이용한다.
이때, 상기 베리어막(204)은 스텝커버리지가 불량하도록 하여 형성하며, 상기 베리어막의 스텝커버리지를 불량하게 하는 위해 형성 시의 압력을 증가시키고 파워을 감소시킨다.
예컨데, 상기 스텝커버리지를 불량하게 하기 위해서, PE-USG막, 실리콘 카바이드막 또는 실리콘 질화막의 경우에는 2∼20Torr의 압력을 유지하고 20∼1000W의 파워를 인가한 상태에서 형성하며, PE-TEOS막의 경우에는 5∼30Torr의 압력을 유지하고 50∼1000W의 파워를 인가한 상태에서 형성하면 효과적이다.
또한, 상기 PE-TEOS 의 경우에는 산소(O2)가스 대신 N2O 가스를 사용하면 훨씬 스텝커버리지가 불량하게 나타나게 되어 기생 캐패시턴스값을 최소화할 수 있으므로 반도체소자의 동작 속도 특성을 향상시킬 수 있다.
그 다음, 베리어막(204) 상에 유전 상수값이 작은 SOG 계열의 절연막(208)을 형성한다.
이 후, 상기 절연막(208) 상에 상기 절연막을 채우는 캡핑막(120)을 형성하고 나서, 상기 캡핑막(120)에 화학적-기계적 연마 공정을 실시하여 평탄화한다.
상술한 바와 같이, 본 발명에서는 베리어막의 유전 상수값이 4.0∼7.0 정도로 절연막의 유전 상수 3.0 이하와 비교하여 상당히 큰 경우, 베리어막의 스텝커버리지가 불량하게 되도록 하여 금속 배선(202) 사이드 부분에서의 베리어막 형성 두께를 다른 부분에서 보다 얇게 해 줌으로써 금속 배선들 사이에서 일어되는 기생 캐패시턴스를 최소화시킬 수 있으며, 이에 따라, 반도체소자의 동작 특성을 향상시킬 수 있다.
이상에서와 같이, 본 발명의 방법에서는 베리어막의 스텝커버리지를 불량하게 함으로써 기생 캐패시턴스를 감소시키어 반도체소자의 동작 특성을 향상시킬 수 있다.
또한, 본 발명에서는 상기 베리어막이 우수한 기계적 특성을 가짐으로써, 저유전율을 가진 절연막과의 접착 특성을 향상시키고 반도체소자의 신뢰성 특성을 개선시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (4)

  1. 반도체기판 상에 금속 배선을 형성하는 단계;
    상기 반도체기판 상에 상기 금속 배선을 덮도록 PE-USG막, 실리콘 카바이드막, 실리콘 산화질화막, 실리콘 질화막 및 PE-TEOS막 중 어느 하나를 이용하여 스텝커버리지가 불량한 베리어막을 형성하는 단계; 및
    상기 베리어막 상에 절연막을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체장치의 제조 방법.
  2. 제 1 항에 있어서, 상기 베리어막 형성 단계에서 상기 PE-USG막, 실리콘 카바이드막 및 실리콘 산화질화막은 2∼20Torr의 압력을 유지하고 20∼1000W의 파워를 인가한 상태에서 형성하는 것을 특징으로 하는 반도체장치의 제조 방법.
  3. 제 1 항에 있어서, 상기 베리어막 형성 단계에서 상기 PE-TEOS막은 5∼30Torr의 압력을 유지하고 50∼1000W의 파워를 인가한 상태에서 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  4. 제 3 항에 있어서, 상기 PE-TEOS막 형성 시 N2O 가스를 공급하는 것을 특징으로 하는 반도체장치의 제조방법.
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