KR100756840B1 - 반도체소자 및 그 제조방법 - Google Patents

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Abstract

반도체 소자는 기판 위에 형성된 금속배선; 상기 금속배선을 덮으면서 상기 기판 전면에 형성된 HDP-FSG 보호막; 및 상기 HDP-FSG 보호막 위에 인시튜(in-situ)로 형성된 캡핑막;을 포함하는 것을 특징으로 한다.
본 발명에 의하면 HDP-FSG 공정 시 인시튜(in-situ)로 USG 캡핑층(capping layer)을 형성함으로써 균일성(Uniformity)이 현저히 향상되는 효과가 있다
HDP-FSG, 캡핑막, USG 캡핑층(capping layer)

Description

반도체소자 및 그 제조방법{Semiconductor device and Method for manufacturing thereof}
도 1 내지 도 2는 본 발명의 실시예에 따른 반도체소자의 제조공정 단면도.
도 3 및 도 4는 본 발명의 실시예에 따른 반도체소자의 특성과 종래기술에의한 특성을 비교하는 표와 도표.
<도면의 주요 부분에 대한 설명>
110: 기판 120: 금속배선
130: HDP-FSG 보호막 140: 캡핑층
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
최근 반도체소자의 금속 층간절연막으로는 갭필(Gap Fill)이 우수한 HDP(HIGH DENSITY PLASMA) 공정(Process)을 많이 사용한다.
하지만, HDP 공정의 특성상 증착(Deposition)과 스퍼터링(Sputtering)을 이용하기에 산 모양의 프로파일(profile)을 가지며, 균일성(uniformity) 측면에서 단점을 가진다.
따라서, 균일성(uniformity) 향상을 위해 후속공정으로 CMP를 하거나, 아니면 캡핑(Capping) 공정후 CMP를 하게 된다.
그리고, HDP 공정에는 FSG(Fluorinated Silicate Glass)와 USG(Undoped Silicate Glass) 두가지 공정(process)이 있다.
최근 트렌드(Trend) 상 Low K(유전율) 값을 가지는 FSG 공정이 추세이나, FSG 막(Film)은 F(염소)이온에 의한 디개싱(degassing)나 수분(H2O)과의 흡습성이 있는 단점이 있기 때문에, FSG 공정을 진행하고 CMP후 캡핑(Capping) 공정간의 딜레이타임(delay time)을 최소화할 필요가 있다.
본 발명은 HDP-FSG 공정시 FSG 막의 F이온에 의한 디개싱(degassing)나 수분(H2O)과의 흡습성 문제를 해결하고, 딜레이타임을 최소화할 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 기판 위에 형성된 금속배선; 상기 금속배선을 덮으면서 상기 기판 전면에 형성된 HDP-FSG 보호막; 및 상기 HDP-FSG 보호막 위에 인시튜(in-situ)로 형성된 캡핑막;을 포함하는 것을 특징으로 한다.
또한, 상기의 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 기판 위에 금속배선을 형성하는 단계; 상기 금속배선을 덮으면서 상기 기판 전 면에 HDP-FSG 보호막을 형성하는 단계; 상기 HDP-FSG 보호막 위에 캡핑막을 인시튜(in-situ)로 형성하는 단계; 및 상기 캡핑막을 평탄화하는 단계;를 포함하는 것을 특징으로 한다.
이와 같은 본 발명에 의하면 HDP-FSG 공정시 인시튜(in-situ)로 USG 캡핑층(capping layer)을 형성함으로써 균일성(Uniformity)이 현저히 향상되는 장점이 있다.
이하, 본 발명에 따른 반도체 소자 및 그 제조방법의 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
(제1 실시예)
도 1 내지 도 2는 본 발명의 실시예에 따른 반도체소자의 제조공정 단면도이다.
본 발명의 제1 실시예에 따른 반도체소자는 기판(110) 위에 금속배선이 형성된다.
다음으로, 상기 금속배선(120)을 덮으면서 상기 기판(110) 전면에 HDP-FSG(Fluorinated Silicate Glass) 보호막이 형성된다.
다음으로, 상기 HDP-FSG 보호막(130) 위에 인시튜(in-situ)로 캡핑막(140)이 형성된다. 예를 들어, 상기 캡핑막(140)은 USG 캡핑막 일수 있다.
상기 캡핑막(140)은 언바이어스(un-biased) 상태에서 형성되므로 식각은 거의 없이 적층만 되므로 상기 HDP-FSG 보호막(130) 의 프로파일을 따라 형성된다.
이때, 상기 HDP-FSG 보호막(130)은 5,000~7,000Å으로 형성되고, 상기 캡핑 막(140)은 4,000~6,000Å으로 형성될 수 있다. 상기 HDP-FSG 보호막(130)은 그 하측의 금속배선(120) 덮을 수 있는 높이로 형성되어야한다. 한편, 상기 캡핑막(140)은 상기 기 HDP-FSG 보호막(130)의 두께의 약 2/5~4/5의 두께로 형성될 때 적정한 균일성을 유지할 수 있다.
도 3 및 도 4는 본 발명의 실시예에 따른 반도체소자의 특성과 종래기술에의한 특성을 비교하는 표와 도표이다.
도 3 및 도 4에서 볼 수 있듯이, 종래기술은 HDP-FSG로만 공정이 진행된 경우에는 불균일성이 높은 것을 볼 수 있다.
반면에, 본 발명의 제1 실시예와 같이 HDP-FSG 보호막(130)을 약 6,000Å으로 형성한 후 그 위에 캡핑막(140)을 약 5,000Å 형성한 경우에 불균일성이 현저히 낮아져서 균일성이 향상된 것을 볼 수 있다.
결국, 본 발명의 제1 실시예에 따른 반도체 소자에 의하면 HDP-FSG 공정시 인시튜(in-situ)로 USG 캡핑층(capping layer)을 형성함으로써 균일성(Uniformity)이 현저히 향상되는 효과가 있다.
(실시예 2)
다음으로, 본 발명의 제2 실시예에 따른 반도체 소자의 제조공정을 설명한다.
우선, 도 1과 같이, 기판(110) 위에 금속배선(120)을 형성한다.
다음으로, 상기 금속배선(120)을 덮으면서 상기 기판(110) 전면에 HDP-FSG 보호막(130)을 형성한다. 상기 HDP-FSG 보호막(130)은 상기 금속배선(120)을 덮을 수 있는 높이로 형성되어야 한다. 본 발명의 제2 실시예에서는 상기 HDP-FSG 보호막(130)은 5,000~7,000Å으로 형성하였다.
이때, 상기 HDP-FSG 보호막(130)은 증착과 스퍼터링이 동시에 일어나므로 증착과 식각이 동시에 진행히 되어 도 1과 같이 산모양의 프로파일을 가지게 된다.
다음으로, 상기 HDP-FSG 보호막(130) 위에 캡핑막(140)을 인시튜(in-situ)로 형성한다. 예를들어, 상기 캡핑막(140)은 USG 캡핑막을 인시튜(in-situ)로 형성할 수 있다.
특히, 본 발명의 제2 실시예에 의하면 상기 캡핑(Capping)공정이 상기 HDP-FSG 보호막(130) 형성공정과 인시튜(in-situ)로 진행되므로 공정의 단순화를 도모할 수 있는 효과가 있다.
또한, 본 발명의 제2 실시예에 의하면 캡핑(Capping)공정의 인시튜(in-situ) 진행에 따라 딜레이타임을 없앰으로써 FSG 막(film)의 F이온에 의한 흡습현상을 방지할 수 있는 효과가 있다.
한편, 상기 캡핑막(140)은 언바이어스(un-biased) USG 캡핑막을 인시튜(in-situ)로 형성함으로써 식각이 없이 증착만 이루어지므로 도 2와 같이 상기 HDP-FSG 보호막(130)의 프로파일을 따르게 된다.
또한, 상기 캡핑막(140)은 상기 기 HDP-FSG 보호막(130)의 두께의 약 2/5~4/5의 두께로 형성될 때 적정한 균일성을 유지할 수 있다.
도 3 및 도 4에서 볼 수 있듯이, 본 발명의 제2 실시예와 같이 HDP-FSG 보호막(130)을 약 6,000Å으로 형성한 후 그 위에 캡핑막(140)을 약 5,000Å 형성한 경우에 불균일성이 현저히 낮아진 것을 볼 수 있다.
결국, 본 발명의 제2 실시예에 따른 반도체 소자에 의하면 HDP-FSG 공정시 인시튜(in-situ)로 USG 캡핑층(capping layer)을 형성함으로써 균일성(Uniformity)이 현저히 향상되는 효과가 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면 HDP-FSG 공정시 인시튜(in-situ)로 USG 캡핑층(capping layer)을 형성함으로써 균일성(Uniformity)이 현저히 향상되는 효과가 있다.
또한, 본 발명에 의하면 캡핑(Capping)공정의 인시튜(in-situ) 진행에 따른 공정의 단순화를 도모할 수 있는 효과가 있다.
그리고, 본 발명에 의하면 캡핑(Capping)공정의 인시튜(in-situ) 진행에 따라 딜레이타임을 없앰으로써 FSG 막(film)의 F이온에 의한 흡습현상을 방지할 수 있는 효과가 있다.

Claims (7)

  1. 기판 위에 형성된 금속배선;
    상기 금속배선을 덮으면서 상기 기판 전면에 형성된 HDP-FSG 보호막; 및
    상기 HDP-FSG 보호막 위에 인시튜(in-situ)로 형성된 캡핑막;을 포함하며,
    상기 캡핑막은 상기 HDP-FSG 보호막을 노출하지 않는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 캡핑막은
    USG 캡핑막인 것을 특징으로 하는 반도체소자.
  3. 제1 항에 있어서,
    상기 HDP-FSG 보호막은 5,000~7,000Å으로 형성되고,
    상기 캡핑막은 4,000~6,000Å으로 형성되는 것을 특징으로 하는 반도체 소자.
  4. 기판 위에 금속배선을 형성하는 단계;
    상기 금속배선을 덮으면서 상기 기판 전면에 HDP-FSG 보호막을 형성하는 단계;
    상기 HDP-FSG 보호막 위에 캡핑막을 인시튜(in-situ)로 형성하는 단계; 및
    상기 캡핑막을 평탄화하는 단계;를 포함하며,
    상기 캡핑막은 상기 HDP-FSG 보호막을 노출하지 않는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4 항에 있어서,
    상기 캡핑막을 형성하는 단계는
    상기 HDP-FSG 보호막 위에 USG 캡핑막을 인시튜(in-situ)로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제4 항에 있어서,
    상기 캡핑막을 형성하는 단계는
    언바이어스(un-biased) USG 캡핑막을 인시튜(in-situ)로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제4 항에 있어서,
    상기 HDP-FSG 보호막은 5,000~7,000Å으로 형성하고,
    상기 캡핑막은 4,000~6,000Å으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5937323A (en) 1997-06-03 1999-08-10 Applied Materials, Inc. Sequencing of the recipe steps for the optimal low-k HDP-CVD processing
US6165915A (en) 1999-08-11 2000-12-26 Taiwan Semiconductor Manufacturing Company Forming halogen doped glass dielectric layer with enhanced stability
JP2001284450A (ja) * 2000-04-03 2001-10-12 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2003179053A (ja) 2001-12-13 2003-06-27 Semiconductor Leading Edge Technologies Inc 絶縁膜の形成方法および半導体装置
KR20050078075A (ko) * 2004-01-30 2005-08-04 삼성전자주식회사 반도체 장치의 금속 배선간 층간 절연막 형성 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5937323A (en) 1997-06-03 1999-08-10 Applied Materials, Inc. Sequencing of the recipe steps for the optimal low-k HDP-CVD processing
US6165915A (en) 1999-08-11 2000-12-26 Taiwan Semiconductor Manufacturing Company Forming halogen doped glass dielectric layer with enhanced stability
JP2001284450A (ja) * 2000-04-03 2001-10-12 Mitsubishi Electric Corp 半導体装置の製造方法及び半導体装置
JP2003179053A (ja) 2001-12-13 2003-06-27 Semiconductor Leading Edge Technologies Inc 絶縁膜の形成方法および半導体装置
KR20050078075A (ko) * 2004-01-30 2005-08-04 삼성전자주식회사 반도체 장치의 금속 배선간 층간 절연막 형성 방법

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