TW405236B - Method for manufacturing semiconductor memory device having self-aligned contact - Google Patents

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Description

405236 經濟部中央榡準局員工消費合作社印製 五、發明説明（ 發明背景 1. 發明領域 本發明係有關於一種半導體記憶裝置的製造方法，尤其 是一種製造具有自我對準接忽的半導瞍記置的方法。 2. 相關技術描述 —般，當動態隨機存取汜憶體（DRAM)變得更密集化時， 記憶單元的尺寸便.漸敗降低，而降攸了製造半導毯裝屋的 製程邊際。所以，在記憶單元内形成接點時，對準的準確 度變得更重要。 在DRAM内’記憶單元陣列内的接點，尤其是將電容儲 存極連接到半導體基體的接點，·通常是在位元線與閘極線 之間艰成。所以，用這種條件來獲得對準逄際並形成接點 ，會直接影響到該裝置的不合格比率。 而且，64M或大的DRAM半導體記憶裝置，能接受位元線 上電容（COB)的結構，造咸記憶單元陣列區與周邊電路區 之間階梯高度差的增加。因此，很難獲得適當的焦距邊際 ，並形成良好的圖案。 發明摘要 爲了解決上述問題，本發明的目的在提供一種製造具有 自我對準接_半導體記憶裝㈣方法，藉該接點便能得 到足夠大的氣準邊際。 、本發明的另-目的在提供一種製造半導體記憶裝置的方 法，能降低記憶單元陣列區與周邊電路區之間的階梯高度 差0 '4-
本紙張尺度剌帽目I：料（cnsTa^ ( 210^^F (請先閱讀背面之注意事項再填寫本頁) -裝. 泉. 405236 五、發明説明（2 ) 因此，爲了達到上述目的，提供一種方法來製造半導體 記憶裝置，包括在半導體基體上形成複數個閘極，用氮化 珍覆蓋該複數個閘極。在閘極間半導體基體的裸露表面上 形成熱氧化層，並在具有適當熱氧化層厚度的整個最後結 構的表面上，形成蚀刻阻止層，使得閘極間的間隙沒有被 埋植。在閘極間與閘極頂部形成覆蓋間隙的第一層間介電 (ILD)膜’而且該第一 ILD膜被定出圖案，形成連接整孔， 曝露出隔層與蝕刻阻止層。移去蝕刻阻止層與塾氧化層， 曝露出半導體基體的表面，並將連接墊孔填滿導電材料以 难成連接整。 最好是，在具有連接整孔的表後結構的整個表面上，形 成第一導電層，以便形成連接塾孔，而且對該第一導電層 進行蚀刻’直到曝露出第一 ILD膜的表面，在連接塾孔内 形成接觸塞。此時’最好是用化學機械研磨（CMP)法來形 成第一導電層，或回蝕該第一導電層。 最好是在形成連接墊後，該製造半導體記憶裝置的方法 進一步包括’在具有連接墊孔的最後結構上，形成第二 ILD膜。該第二ILD被定出圖案’形成位元線接觸孔，曝露 出一部分連接塾的表面，並在該位元線接觸孔内形成位元 線接觸塞。連接該位元線接觸塞的位元線，是在具有位元 線接觸塞的最後結構的上形成。 最好是在該位元線形成後，該製造半導體記憶裝置的方 法進一步包括’在具有位元線的最後結構上，形成第三 ILD膜。該第三ILD膜被定出圖案，形成儲存極接觸孔，曝 -5- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂 Λ 經濟部中央標準局員工消費合作社印製
五、發明説明（ 經濟部中央標準局貝工消費合作社印製 露出其Έ連接㈣表面’而且形成料極來，並經由儲存極接觸孔與丨它的連接整而連接到半導體基體。在儲存極 上形成介電層’同時在該介電層上形成上電極，以完成一 電容。 依據本發明的另一特點，提供—種製造半導體記憶裝置 的万法，包括在具有記憶單元陣列區與周邊電路區的半導 體基體上形成閘極，而該閘極是由—隔層所覆蓋。平坦化 的第一層間介電（ILD)層，在具有辦閘極的半導體基體上形 成，同時在該第一 ILD層上形成第二ILD層。在該第二ild 層上形成殘留阻止層，並且該殘留阻止層，第二ild層與 第一 ILD層都被依序定出圖案，以形成能同時曝露出半導 體基體的主動區的連接墊孔，以及記憶單元陣列内的一部 分隔層。接觸塞是在連接墊孔内形成的，並造成連接墊。 依據本發明的又-特&，提供一種製造半導體記憶裝置 ，包括在半導體基體上形成閘極，而該閘極是由一隔層所 覆蓋。然後，在閘極間半導體基體的裸露表面上形成熱氧 化層。在具有適當熱氧化層厚度的整個最後結構的表面上 ，形成蝕刻阻止層，使得閘極間的間隙沒有被埋植。在閘 極間隙形成第一氧化層，並在該第一氧化層上形成第二氧 化層。在該第二氧化層上形成—多晶♦層，同時該多晶秒 層，第二氧化層’第-氧化層’蝕刻阻止層與熱氧化層依 序進行部分触刻，以形成連接墊孔，能同時曝露出半導體 基體與部分隔層的表面。在連接墊孔内形成連接墊。 在依據本發明的製造半導體記憶裝置的方法中，在不疒 —6- 本紙張尺度適用中國國家標準（CNS ) A4現格（2丨〇χ 297公瘦） ： Ί---r--^.--- (請先閱讀背面之注意事項再填寫本瓦)
-1T 旅 yr 經濟部中央標準局員工消費合作社印聚 405236 五、發明説明（4 ) 害到半導體基體而形成連接墊時，能得到足夠的對準邊際 ，而半導體基體内的階梯高度差能被極小化。 圖式之簡單説明 以上本發明的目的與優點將在配合相關圖示的較佳實施 例描述後而變得更爲顯著，其圖示有： 圖1顯示依據本發明第一實施例方法所製造的半導體記憶 裝置的記憶單元陣列區佈局圖； 圖2到圖14顯示依據本發明第一實施例製造方法所得半導 體記憶裝置的剖示圖； 圖15到圖21顯示依據本發明第二實施例製造方法所得半 導體記憶裝置的剖示圖； 圖22到圖28顯示依據本發明第三實施例製造方法所得半 導體記憶裝置的剖示圖# 較佳實施例説明 在依據本發明半導體記憶裝置的製造方法中，一位元線 與一電容的儲存極，經由自我對準連接墊而被連接到半導 體基體的主動區》 圖1顯不出依據本發明第一實施例方法所製造的半導體記 憶裝置的記憶單元陣列區佈局圖。圖1顯示連接墊117&與 117b以自我對準方式在閘極ι〇5上形成的狀態，同時完成位 元線的形成。 在圖1中’參照號數，，AA"代表主動區，參照號數"1〇5，，代 表問極’參照號數"1〇7"代表覆蓋閘極1〇5的隔層，參照號 數"117a"代表將電容的儲存極連接到半導體基體的連接墊 -7- 本紙張尺度適用中國國冬才票準（CNS )八4規格（2ι〇χ297公釐） --；--------Λ--私衣-- (請先閱讀背面之注意事項再填寫本頁) 、1Τ 405236 A7 經濟部中央標準局員工消費合作社印繁 五、發明説明（5 ) ’參照號數"117b"代表連接位元線到半導體基體的連接墊 。參照號數"120"代表連接位元線接觸孔，參照戴數"123"代 表位元線。 接著’依據本發明第一實施例的半導體記憶裝置製造方 法’將參照圖1，與圖2到圖14作詳細説明。 圖2a ’ 3a，…’ 14a是沿圖1的切線A-A·的剖示圖，圖2a， 2b ’ ’ 14b是沿圖1的切線b_b，的剖示圖，而，圖2c，3 c，. -·’ 14c是沿圖1的切線cc•的剖示圖。 參閲圖2a ’ ；2b與2c ’閘極1〇5與覆蓋閘極ι〇5的隔層1〇7， 亦即氮化矽隔層，都會依序在用如場氧化層的隔絕層丨〇3分 制主動區與非主動區的半導體基體1〇1上形成。然後，利用 離子佈植方法，在介於閘極105間的主動區内形成源極/汲 極（未顯不），進而完成由閘極105與源極/汲極所構成的電晶 體0 接著，爲了保護將在後續步驟中形成的氮化矽蚀刻阻止 層上形成電晶體時，所曝露出的半導體基體1〇1中主動區的 表面，便在半導體基體1〇1上形成厚度約5〇_15〇八的熱氧化 層（未顯示）。如果熱氧化層的厚度超過上述範圍，當蝕刻 氮化硬層當作後續步驟中的蝕刻阻止層時，該熱氧化層就 必須進行部分蝕刻。此時，場氧化層可以一起進行蝕刻， 使得氧化層可以長到一極小厚度。 參閲圖3a，3b與3c，在具有熱氧化層至少厚度1〇〇入的最 後結構的整個表面上’形成用氮化秒作成的㈣阻止層1〇9 。考慮到該㈣阻止層1()9對氧化層的蚀刻選擇性，該蚀刻 -8- 本紙張尺度適用中關家標準（CNS ) Α4規格（2|Gx$^y~~------- (請先閲讀背面之注意事項再填寫本頁) .裝· 泉 MVTI —^1 -^i · 405236 經濟部中央標準局負工消費合作社印製 五、發明説明（6 ) 阻止層109會形成到約100人的最佳厚度，使得閘極1〇5間的 間隙不會被植埋。 參閲圖4a，4b與4c，在具有蚀刻阻止層1〇9其厚度足夠完 全埋植閘極105間隙的最後結構上，形成第一氧化層Ji。 參閲圖5a，5b與5c，利用化學機械研磨（CMP)方法對第一 氧化層111進行平坦化處理，而將蝕刻阻止層1 〇9當作触刻 終點，所以會產生平坦化的第一氧化層〗i〗a。然後，第二 氧化層113，比如利用化學氣相沉積（CVD)所產生的氧化層 ’會在該平坦化的第一氧化層11 la上形成到預定厚度，以 便形成包括第一氧化層111 a與第二氧化層113的第一層間介 電（ILD)層114。此時第二氧化層113的厚度被控制到能使得 第一 ILD層114的厚度與後續步驟中將形成的連接墊厚度相 同〇 參閱圖6a，6b與6c，藉微影方法對該第一 ILD層114與該 蝕刻阻止層109定出圖案，以形成第_ ILI)層圖案114a。同 時，也能形成連接墊孔110，曝露出覆蓋在半導體基體上所 形成閘極105與蝕刻阻止層1〇9的隔層1〇7。用乾式或溼式蚀 刻，將曝露出來的熱氧化層（未顯示）去除掉，使得半導體 基體101的表面被連接塾孔116曝露出來。 參閲圖7a，7b與7c ’第一導電層117比如雜質摻雜的多晶 珍’在連接墊孔116内以及第一 ILD層圖案114a上形成。 參閲圖8a’朴與8c，第一導電層117被CMP或回蝕方法所 蚀刻’直到第一 ILD層圖案114a曝露出來爲止，所以在連接 整孔116内形成連接塾117a與117b。 -9- (請先閲讀背面之注意事項再填寫本頁) -裝·
、1T 泉. -t---Γ 本紙張尺度適用中關家標準（CNS) M祕（21G><297公楚） 405236
經濟部中央標準局員工消費合作社印製 五、發明説明（7 ) 依據習用半導體記憶裝置的製造方法，一導電材料，比 如雜質摻雜的多晶矽，被沉積在半導體基體上，然後定出 圖案來，使得要形成連接墊的部分留下來。相反的，依據 本發明的方法’先形成連接墊孔116 ’然後第_導電層n7 才沉積上去並作平坦化處理，造成自我對準的連接墊n7a 與117b。所以，當連接墊1173與1171)形成時，在記憶單元 陣列區與周邊電路區之間沒有階梯高度差。而且，由氧化 層所構成的第一ILD層114對半導體基體101具有高度蝕刻選 擇性’使得半導體基體的損害可以避免掉，即使是未對準 時。當利用CMP方法對第一導電層丨丨7進行蝕刻，以便形 成連接墊117a與117b時？該半導體基體的表面能在連接 整1 1 7 a與1 1 7 b形成之後，進行精確的平坦化處理。所以 ’在半導體基體的表面上形成ILD薄膜時，可以只用一次 的沉積步驟來形成IL D薄膜，而不需回流該絕緣材料的步 驟，比如硼磷矽脂玻璃（B P S G)或其它的平坦化步驟。 參閲圖9a ’ 9b與9c，在具有運接墊ii7a與117b的最後 結構上，沉積到大約5 〇 〇〜3 〇 〇 〇 A厚度的第二;[L 〇薄膜1 1 9 ’比如像BPSG的氧化層。在本發明中，連接墊1173與 117b疋用上述的方法來形成的，以致於不需要平坦化該絕 緣層的額外步驟。 參閱圖10a，10b與10c，第二ILD薄膜119被定出圖案 來’形成具有位元線接觸孔120的第二ILD薄膜圖案119a ’曝露出連接到半導體基體i 〇丨中單元陣列區内汲極的連 接墊1 1 7 b，以及連接到主動區的連接墊與連接到周邊電路 -10- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) •裝
、1T • If . 405236 Α7 __Β7五、發明説明（8 ) 經濟部中央襟準局員工消費合作社印製 區内閘極。然在最後結構的整個表面上形成第二導電層 比如雜質摻雜的多晶矽層，厚度達到能埋植該位元線接觸 孔 1 2 0 ° 參閲圖11a，lib與11c，用CMP方法或回蝕方法對第 二導電層121進行蝕刻’直到第二導電層圖案i21a曝露出 來’形成位元線接觸塞121a。然後，第三導電層，比$非 晶質矽化鎢（WSix)，可以利用CVD方法或物理氣相沉積方 法來形成’再定出圖案以形成位元線i23。結果，相對於位 元線123厚度的階梯高度差，會存在於半導體基體上。 以非晶質方式沉積妙化鎮來形成位元線123的理由是爲了 去除掉後續熱製程中所產生的應力。亦即，如果是沉積晶 質的矽化鎢，會在上層的界面上發生舉起作用，因爲6〇{rc 或更高溫度的高溫熱製程所產生的應力。 參閲圖12a，12b與12c，第三ILD層125在具有位元線123 的整個半導體基體表面上形成。第三ILD層125是用能以5〇〇 C或更低的低溫所沉積的氧化層來構成，亦即低溫氧化層 。如形成第三ILD層125的方法，有一種用常壓化學氣相沉 積（APCVD)法來形成ο,四乙基對矽脂（TE〇s)未摻雜矽玻璃 (USG)層。而另一種方法，電漿氧化層可以沉積在具有厚度 100-2000人位元線123的半導體基體上，且Bps(}接著沉積到 該電漿氧化層上，並進行再流程序。此時，第二種方法需 要另外的平坦化步驟，既然是使用到不具流體特性的該電 漿氧化層。然而’在第一種方法中使用〇3_TE〇s USG層， 可以形成良好的平坦化層，即使沉積的厚度是35〇〇人或 (請先閲讀背面之注意事項再填寫本頁) .裝.
*1T 泉 -11- 本紙張尺度適财關( 2ΐ()χ2· A7 405236 __________B7 五、發明説明（9 ) 小，因爲其良好的填充特性，使得如流動的另外方法變得 不而要。非晶質碎化鸽會經由6〇(TC左右的相轉變而結晶， 所以會增加其應力大小。因此，當第三ILD層125由5〇〇。(：低 溫下形成的低溫氧化層所構成時，可以避免碎化鶏層與上 層之間界面的舉起現象。 參閱圖13a，13b與Uc，第三ild層I25與第二ILD層圖案 119a被定出圖案’形成第三ILD層圖案125a與第二ILD層圖 案119b，產生儲存極接觸孔126，曝露出連接到該電晶體源 極的連接墊117a表面。 參閱圖14a ’ 14b與14c，第四導電層，比如雜質摻雜多晶 碎層，在具有儲存極接觸孔126的整個最後結構表面上形成 ，然後被定出圖案來，形成儲存既127。結果，在半導體基 體101上存在有相對應於該儲存極127厚度的階梯高度差。 接著，介電層131與平板極133依序在儲存極127上形成， 以冗成一電容。此時，氮化層在該介電層π丨形成之前，形 成於該儲存極127上。最後的結構在氮氣中加熱到約75〇β(： ，當溫度超過750°C時，接著在最後的結構上進行氧化過程 ’以形成具有氮化層/氧化層結構的介電層丨31 ^當介電層 131以上述方法形成時，可以避免掉在氧化製程中位元線 123的氧化作用。 如上所述的，在依據本發明的半導體記憶裝置製造方法 中，是使用定出圖案的方法來形成連接墊，而位元線是在 位元線接觸墊形成後才形成的，使得半導體基體的階梯高 度差能極小化，而且能利用較簡單的方法對該半導體基體 -12- &尺度適财關家標準（CNS) ( 21GX297公釐) · ~~~~~ - --W---.1-----裝-- (請先閱讀背面之注意事項再填寫本頁)
-1T 泉 經濟部中央標準局員工消費合作社印製 經濟部中央標準局貝工消費合作社印製 405236 五、發明説明（ίο) 進行平坦化處理。結果，記憶單元陣列區與周邊電路區之 間的階梯高度差’被降低到㈣存極的厚度。 接著’將説明依據本發明第二實施例的半導體記憶裝置 製造方法。 在第一實施例中，提供—種能解決淺碟現象問題的方法 。當沉積在連接墊孔内側以外其它部分的導電層進行cMp 万法的蝕刻時，淺碟現象可能會在周邊電路區發生。 圖15a與15b到圖21a與21b所顯示的，是依據本發明第二 實施例半導體記憶裝置製造方法中的剖示圖。此時，圖15a ’ 16a ’ ’ 21a顯示記憶單元陣列區，而圖15b，16b， ’ 2 lb則顯示出周邊電路區。 參閱圖15a與15b ’在記憶單元陣列區與周邊電路區中， 利用淺溝隔絕（sti)方法，在丰導體基體上形成閉極22〇, 其中的隔絕區與主動區是分隔開的。閘極22〇可以形成具有 多晶矽層與矽化鎢層的多矽化結構。此時，在記憶單元陣 列區内閘極220間的間隔小於〇·5 pm，而在周邊電路區則爲 數十"m。然後，利用後續製程所產生的氮化矽層，並考慮 氮化矽層對當作ILD層的氧化層的蝕刻選擇性，形成覆蓋 閘極220的隔層222。利用離子佈植法，在記憶單元陣列中 閘極間的主動區内，形成源極/汲極（未顯示），以便完成包 含閘極220與源極/汲極的電晶體。 參閲圖16a與16b’爲了移去半導體基體2〇〇上閘極220所 形成的階梯南度差，沉積BPSG在最後結構上達到4,000人的 厚度或更多，並在高溫下進行流通處理^將隔層222當作蝕 本紙張尺度適用中國囷家標準（CNS ) Μ規格（210Χ297公瘦） (請先閲讀背面之注意事項再填寫本頁) •i. -裝·
、1T 405236 A7 B7 五、發明説明（11 ) 經濟部中央標準局員工消費合作社印製 刻終點’使用CMP方法進行平坦化處理，以形成第一 ILD層 230。此時’既然所形成的閘極220在記憶單元陣列區内具 有較窄的間隙，使得在經CMP方法處理後，淺碟現象不會 在該第一 ILD層230的表面發生。然而，閘極220的間隙比較 上來説，是比周邊電路區更寬，使得圖16B中的"D"所代表 的淺碟區，會在經CMP方法處理後，發生在該第_ILD層 230的表面上。 參閲圖17a與17b，爲了強化第一 ILD層230對清洗製程中 化學品的抵抗力’沉積·層具預定厚度的氧化層到該第_ ILD層23〇上’以形成第二ILD層240。此時，淺碟現象便會 發生在周邊電路區的第二ILD層240上。 參閲圖18a與18b，雜質摻雜多晶矽材料沉積在第二ILD層 240上’達到幾百個人的厚度，以形成殘餘阻止層245。殘 餘阻止層245的厚度，可以依第二ild層240内淺碟現象的程 度而有所不同，然而該厚度最好是2004,000人。在殘餘阻 止層245上所形成的雜質摻雜多晶矽，會比雜質摻雜多晶矽 蝕刻的更快。所以，當回蝕後續步驟中所產生的雜質摻雜 多晶梦時，沒有殘餘物留在發生淺碟現象的區域。而且， 在形成接點的微影製程時，從閘極矽化鎢的入射束的擴散 反射’會被該殘餘阻止層245所阻止’以致於能避免光阻材 料的變形。在後續步驟中形成接點的光阻與形成第二ILD 層240的氧化層之間，由較差蚀刻選擇性所引起的接點大小 的增加’會被殘餘阻止層245所阻止。 參閱圖19a與19b，爲了要在具有殘餘阻止層245的最後結 {許先閱讀背面之注意事項再填寫本頁) IUI. 裝- *π -泉 •4___Γ · -14- 經濟部中央標準局員工消費合作社印製 __ 405236_B7_ 五、發明説明（l2 ) 構中記憶單元陣列區内形成連接墊，所以使用一般微影製 程，依序蝕刻殘餘阻止層245，第二ILD層24〇與第一 ILD層 230，以形成連接墊孔h2，使得半導體基體2〇〇的主動區與 隔層222能同時曝露出來《此時，使用一種能提供對覆蓋閘 極220的隔層222具良好蝕刻選擇性的設備，對第二ILD層 240進行蚀刻，以致於能保護隔層222同時能避免閘極22〇與 連接墊之間的短路。 參閲圖20a與20b，用以形成連接墊的導電層250 ’比如雜 質摻雜多晶矽層，沉積在具有連接墊孔h2的最後結構的整 個表面上，達到足夠的厚度以便完全埋植該連接整孔^。 參閲圖21a與21b，除了在連接墊孔1!2内形成的以外，其 餘那分的導電層250以及殘餘阻止層245利用CMP方法去除 掉’以自我對準方式來形成連接墊26〇^結果，殘餘阻止層 245會留在發生淺碟現象的周邊電路區内。然而，既然雜質 摻雜多晶矽能以雜質摻雜多晶矽4到5倍速度移去，則該接 雜多晶矽材料與殘餘阻止層245能完全的從除連接塾26〇外 的所有記憶單元陣列區與周邊電路區中移去。結果，任何 的殘留層都不會在第二ILD層240上形成。 所以，利用圖9到圖14所示的第一實施例使用的相同方法 完成半導體記憶裝置。 如上所述的，在依據本發明第二實施例的半導體記憶淺 碟現象會發生在周邊電路區内的ILD層上，由淺碟現象所 引起在ILD層上的非需要材料便可以避免殘留下來。 接著’將對依據本發明第三實施例的半導體記憶裳置製 -15- 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ：297公釐） (請先閲讀背面之注意事項再填寫本頁) ~-1------裝· 泉 經濟部中央標準局貞工消費合作社印製 ------405236 _B7_____ 五、發明説明（l3 ) 造方法作説明。 圖22到圖28是依據本發明第三實施例製造方法所得半導 體記憶裝置的剖示圖。 參閲圖22，利用STI方法在半導體基體3 1〇上形成閘極32〇 ’其中隔絕區3 12與主動區是分開的。所形成的閘極32〇具 有包含如多晶矽層與矽化鎢層的多矽化物結構。考慮到氮 化妙層對當作ILD層的氧化層的蝕刻選擇性，使用後續步 驟中的氮化矽層，來形成覆蓋閘極32〇的隔層322。利用離 子佈植方法，在半導體記憶單元陣列區内閘極320間的主動 區’形成源極/没極（未顯示）’完成包含閘極320與源極/汲 極的電晶體。 參閲圖23，爲了保護在電晶體形成時所曝露出來的半導 體基體310的主動區表面，從後續步驟中氮化層形成的蝕刻 阻止層325，在半導體基體310上，將熱氧化層323形成到 50-150人的厚度。接著’氮化矽的蝕刻阻止層325便在具有 約100人厚度熱氧化層最後結構的整個表面上形成。考慮到 對氧化層的姓刻選擇性，該蝕刻阻止層325便形成到至少 100人的厚度，使得閘極320間的間隙不會被埋植。 參閲圖24，第一氧化層327是在具有蝕刻阻止層325最後 結構内閘極320的間隙形成的。在高度密集化的半導體裝置 内，閘極間的距離約是0.15 或更小。因此，如果在這種 小間隙内有空洞的話，空洞所造成的段路便會發生。所以 ，將沒有空洞的閘極間的間隙填滿是很重要的。爲了達到 這樣，具有良好流動特性的材料，比如BpSG或旋轉塗佈玻 -16- 本紙張尺度適用中國國家標準（CNS) A4規格（2]0x297公釐 (請先閲讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消費合作社印掣 405236 a? _______B7五、發明説明（I4 ) 璃（SOG)，先沉積在具有蝕刻阻止層325的最後結構表面上 ’厚度約1，000人，而且該沉積層以45。角進行蝕刻，以便將 閘極320間的開口加寬。BPSG層或SOG層利用CMP方法進行 平坦化處理’將該蝕刻阻止層325當作蝕刻中點，以完成該 第一氧化層327。 參閲圖25 ’如P-TEOS層能以較低溫作沉積的第二氧化層 329 ’被沉積在具有第一氧化層327的最後結構的整個表面 上’厚度達到約2,500人》同時爲了防止連接墊的入口，在 形成連接墊孔的後續製程中被加寬，多晶矽層會被沉積到 約500人的厚度。 參閲圖26，光阻圖案333在多晶矽層331上形成，以定出 將形成連接整的區域來。 參閲圖27，以光阻圖案333當作光罩，對多晶矽層331， 第二氧化層329，$ —氧化層327，蝕刻阻止層325與熱氧化 層323依序進行蝕刻，以形成多晶矽層μ丨a，第二氧化層圖 案329a與蝕刻阻止層圖案325。同時，也會形成一起曝露出 半導體基體310與隔層322表面的連接墊孔A。此時，即使在 形成連接墊孔A的蝕刻製程中發生一點的對準誤差，該蝕 刻製程是在氧化層的條件下進行的，使得氮化物的隔層322 與矽構成的半導體基體310表面便不會受到損害。接著移去 該光阻圖案333。 參閲圖28，如雜質摻雜多晶矽層的導電層，被沉積在具 有連接墊孔A的最後結構上，厚度達到足夠填充該連接墊 孔A。導電層與多晶矽層圖案331被CMP方法進行蝕刻，將 -17- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) •裝. 、11 -年 經濟部中央標準局貝工消費合作社印製 405236五、發明説明（IS) 第二氧化層圖案329a當作是㈣阻止層，以便在連接塾孔A 内形成平坦化連接墊340。 利用圖9到圖14所示的第一實施例使用的相同方法來完成 半導體記憶裝置。 依據本發明的第三實施例，每個連接墊間隙内所形成的 第二氧化層圖案，使用P-TEOS，重複的在記憶單元陣列區 形成，而P-TEOS做成的第二氧化層也存在於記憶單元陣列 區的其L區内，使彳于半導體基趙的表面能很精確的作平坦 化處理，而不會發生淺碟現象。 如上所述的，依據本發明的實施例，連接墊是利用定出 圖案的方法來形成的，以致於能獲得足夠的對準邊際，而 不會到半導體基體《另外，在’位元線接觸墊形成後，也會 形成位元線，使得半導體基體内的階梯高度差能被極小化 ’同時利用較簡單的方法對半導體基體進行平坦化處理。 結果’記憶單元陣列區與周邊電路區之間的階梯高度差， 能降到儲存極的厚度大小。 本發明已經參照特定的實例，來作説明與描述，因此， 熟知此技藝的人士所作的任何進一步修改與變化，皆在本 發明的精神與範圍内。 —-'------^--裝-- (請先閱讀背面之注意事項再填寫本頁)
、1T 年
.IJMI 'II I 1 -18- 本紙張尺度中_家標準（CNS ) Α4· ( 2數297公疫）

Claims (1)

  1. 經濟部中央標準局員工消費合作社印製 405236 as ___SI 六、申請專利範圍 1. 一種製造半導體記憶裝置的方法，包含下列步驟 ⑻在-半導體基體上形成複數個閘極，該複數個閘極被 一種矽化物隔層所覆蓋； (b)在該複數個閘極之間該半導體基體所曝露的表面上， 形成熱氧化隔層； ㈡在步驟(b)中最後結構的整個表面上，形成具適當厚度 的蝕刻阻止層，使得該複數個閘極的間隙不會被埋沒； (d)形成第-層間介電（ILD)層，覆蓋該複數個閘極的間 隙與該複數個閘極的頂部； ⑹對該第一 ILD層定出圖案，以形成連接墊孔，曝露出 隔層與該蝕刻阻止層； ⑴移去該蚀刻阻止層與熱氧化層’以曝露出該半導體基 體的表面；以及 ⑻用導電材料填充該連接墊孔，以形成連接塾。 2. 根據申請專利範圍第i項之方法，其中該蝕刻阻止層是以 氮化矽形成的。 3·根據申請專利範圍第1項之方法，其中該步驟⑻包括以下 的次步驟： (dl)在具有該蚀刻阻止層的最後結構上，形成第一氧化 層； (d2)以該蝕刻阻止層當作蝕刻終點，對該第一氧化層進 行蚀刻’以形成平坦化的第一氧化層；以及 (d3)在該平坦化的第一氧化層上，形成第二氧化層。 4.根據申請專利範圍第3項之方法，其中該第二氧化層是用 -19- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） Is---ZI---1---裝------訂------線-- (請先閲讀背面之注意事項再填寫本頁) A8 B8 C8 D8 405236 夂、申請專利範圍 化學氣相沉積（c VD )法所形成的。 5. 根據申請專利範圍第1項之方法，其中該步驟⑻包括以下 的次步驟： (gl)在具有連接墊孔的最後結構的整個表面上，形成第 一導電層；以及 (g2)蚀刻該第一導電層，直到該第_ILD層的表面曝露 出來爲止，以便在該連接墊孔内形成連接墊β 6. 根據申請專利範圍第5項之方法，其中該第一導電層是— 種雜質摻雜多晶矽層。 7. 根據申請專利範圍第5項之方法，其中該步驟（g 2)是以化 學機械研磨（CMP)法來進行的。 8. 根據申請專利範圍第5項之方法，其中該步驟（g 2 )是藉回 蝕該第一導電層的方式來進行的。 9·根據申請專利範圍第1項之方法，在該步驟⑻後，進一步 包括： (h) 形成第二ELD層在具有該連接墊的最後結構上； (i) 對第二ILD層定出圖案，以形成曝露一部分連接墊的表 面的位元線接觸孔； G)形成位元線接觸塞在該位元線接觸孔内；以及 (k)在步驟①中的最後結構上，形成位元線，該位元線是連 接到該位元線接觸塞上。 10. 根據申請專利範圍第9項之方法，其中該第二IL D層是用 硼磚矽脂玻璃（BPSG)所形成的。 11. 根據申請專利範圍第9項之方法，其中該位元線接觸塞是 -20- 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨〇X 297公釐） 裝 訂------線— (請先閔讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A8 405236 fs _______ D8______ 六、申請專利範圍 用一種雜質摻雜多晶矽所形成的。 12. 根據申請專利範圍第9項之方法，其中該步驟(k)包括以下 的次步驟： (kl)在具有位元線接觸塞的最後結構上，形成非晶質矽 化鎢層；以及 (k2)對該矽化鎢層定出圖案，以形成位元線。 13. 根據申請專利範固第9項之方法，在步驟(k)後，進一步包 括以下步驟： ①在具有位元線的最後結構上，形成第三!LD層； (m)對該第三ILD層定出圖案，以形成儲存極接觸孔，曝露 出其它連接墊的表面來； ⑻形成儲存極，經由儲存極接觸孔與其它連接墊，連接 到該半導體基體； (〇)在該儲存極上形成介電層；以及 (p)在該介電層上形成上部電極，以完成一電容。 14. 根據申請專利範圍第π項之方法，其中該步驟⑴包括利 用常壓化學氣相沉積（APCVD)法，形成〇3·四乙基對矽脂 (TEOS)層的次步驟β 15. 根據申請專利範圍第13項之方法，其中該步驟⑴包括以 下的次步驟： (11) 形成電漿氧化層； (12) 形成BPSG層在該電漿氧化層上；以及 (13) 對該BPSG層進行回流處理。 16·根據申請專利範園第13項之方法，其中該儲存極是用雜 -21- f碕先閲讀背面之注意事項再填寫本頁} __ί . •裝 、1Τ 本纸張纽適财S S家標準（CNS ) A4· ( 21GX 297^7 405236 A8 B8 C8 D8 申請專利範圍 經濟部中央標準局員工消费合作社印製 質摻·雜多晶碎所形成。 17_根據申請專利範圍第13項之方法，其中該步 下的次步驟： (〇1)形成氮化層在該儲存極上； (〇2)在氮氣中，對步驟（〇1)的最後結構加熱；以及 (〇3)對最後結構進行氧化製程，加熱到75〇。(：或更高的溫 度，以形成具有氮化層/氧化層的介電層。 恤 18. —種製造半導體記憶裝置的方法，包含下列步驟： ⑻在具有ό己憶單元陣列區與周邊電路區的半導體基體上 形成一個被一隔層所覆蓋的閘極； (b)形成平坦化第一層間介電（ILD)層在具有閘極的半導體 基體上； (C)形成第二ILD層在該第一 ILD層上； (d)形成殘餘阻止層在該第二ILD層上； ⑹依序對該殘餘阻止層，第二ILD層與第一ILD層定出圖 案，以形成連接墊孔，同時曝露出半導體基體的主動 區與*己憶單元陣列區内的部分隔層；以及 (f)移去連接塾孔'内的連接塾。 19. 根據申請專利範園第18項之方法 物形成的。 20根據申請專利範圍第18項之方法 BPSG所形成的。 21.根據申請專利範園第18項之方法 化學機械研磨法進行平坦化處理 -22- 以 f請先閲讀背面之注意事項再填寫本頁} .裝. -訂 良 其中該隔層是用氮化 其中該第一 ILD層是用 其中該第一 ILD層是用 r— I Lr . 本紙張尺度適用中國國家標隼（CNS ) A4洗格（210X297公疫） 405236 i! __ 六、申請專利範圍 ~ ---一一 22.根據申請專利範圍第18項之方法，其中該第二ild層是用 氧化物所構成的。 23·根據中請專㈣圍第18項之方法，其中該殘餘阻止層是 用雜質摻雜多晶矽所構成的。 24根據申請專利範圍第23項之方法，其中該殘餘阻止層形 成200-1，000人厚度。 25. 根據申請專利範圍第18項之方法，其中該步驟（f)包括以 下的次步驟： (⑴沉積雜質㈣多晶㈣具有連接墊孔的最後結構整個 表面上，達到足夠的厚度，以填充連接墊孔；以及 (f2)移去連㈣孔内侧以外部分的雜質摻雜多晶碎，並移 去殘餘阻止層，以便在連接塾孔内形成連接塾。 26. 根據申請專利範圍第25項之方法，其中該步骤（f2)是利用 化學機械研磨法來進行的。 ------------r--裝------訂 (請先聞讀背面之注意事項再填寫本頁) 經濟部中央梯隼局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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