KR20000056343A - 반도체 메모리 장치의 얼라인먼트 키 형성 방법 - Google Patents

반도체 메모리 장치의 얼라인먼트 키 형성 방법 Download PDF

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KR20000056343A
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Abstract

본 발명은 반도체 메모리 장치의 커패시터 제조시 얼라인먼트 키 형성 방법 관한 것으로, 소자 영역에 스토리지 노드 콘택홀을 형성하기 위해서 제 2 산화막의 표면이 노출될 때까지 제 3 산화막 및 실리콘 질화막을 차례로 식각할 때, 그와 동시에 얼라인먼트 키 영역의 제 2 산화막의 표면이 노출될 때까지 상기 제 3 산화막 및 상기 실리콘 질화막을 차례로 식각하여 오프닝을 형성함으로써 스토리지 노드 형성용 물질이 리프팅되는 것을 방지한다.

Description

반도체 메모리 장치의 얼라인먼트 키 형성 방법{METHOD OF FORMING ALIGNMENT KEY FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 다이내믹 랜덤 액세스 메모리(dynamic random access memory; DRAM) 장치의 커패시터 제조시 얼라인먼트 키(alignment key) 형성 방법에 관한 것이다.
일반적으로, 웨이퍼(wafer)에는 반도체 소자가 형성될 영역들과 소자가 형성될 영역들 이외에 웨이퍼를 정렬(alignment)하기 위한 마크(mark)들을 형성하는 스크라이브 라인(scribe line) 영역들이 형성된다.
반도체 장치가 고집적화 됨에 따라 커패시터가 차지하는 면적이 점점 더 작아지고 있다. 적절한 리플래시(reflash) 값을 확보하기 위해서는 25fF/cell 정도의 커패시턴스를 가져야 하는데, 이를 위하여 256메가 이상의 디램(DRAM)에서는 다음과 같은 방법으로 커패시터를 제조하고, 그에 따른 얼라인먼트 키를 형성한다.
도 1a 내지 도 1i는 일반적인 커패시터 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도이고, 도 2a 내지 도 2i는 도 1a 내지 도 1i에 도시된 커패시터 제조 방법의 공정들에 각각 대응하는 종래의 얼라인먼트 키 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1a를 참조하면, 일반적인 커패시터 및 그의 제조 방법은, 먼저 반도체 기판(10) 내에 커패시터 소자 영역에 활성 영역과 비활성 영역을 정의하기 위한 얕은 트랜치 격리(shallow trench isolation: 12)가 형성된다. 다음에, 상기 반도체 기판(10) 상에 게이트 산화막(14)을 사이에 두고 게이트 전극 형성용 도전막(16)이 형성된다. 상기 도전막(16)은 예를 들어, 폴리실리콘막과 실리사이드막이 적층된 구조를 갖는다. 상기 도전막(16) 상에 마스크 질화막(18)이 형성된다. 그리고 나서, 게이트 전극 형성용 마스크를 사용하여 상기 마스크 질화막(18)과 도전막(16)을 차례로 식각함으로써 게이트 전극(20)이 형성된다.
그런 후, 상기 게이트 전극(106)을 포함하여 상기 반도체 기판(100) 상에 질화막이 형성된다. 상기 질화막을 에치 백(etch back) 공정으로 전면 식각함으로써 상기 게이트 전극의 양측 벽에 게이트 전극 스페이서(22)가 형성된다. 상기 게이트 전극 스페이서(22)는 후속 공정에서 형성되는 콘택 패드와 상기 도전막(16)의 절연을 위한 막이다.
상기 게이트 전극(20)을 포함하여 상기 반도체 기판(10)상에 층간 절연을 위한 제 1 산화막(24)이 형성된다. 패드 형성용 마스크를 사용하여 상기 제 1 산화막(24)을 식각함으로써 패드 형성용 콘택홀이 형성된다. 그런 후, 상기 콘택홀을 포함하여 제 1 산화막(24) 상에 패드 형성용 폴리실리콘막이 증착된다. 다음에, 상기 마스크 질화막(18)의 표면이 노출될 때까지 상기 폴리실리콘막을 CMP(chemical mechanical polishing) 공정으로 평탄하게 식각함으로써 반도체 기판(100)과 전기적으로 연결되는 자기 정렬 콘택 패드(26 및 26a)가 형성된다. 상기 콘택 패드(26a)는 비트 라인을 반도체 기판(100)과 전기적으로 연결시켜주기 위한 비트 라인 콘택 패드이다.
다음에, 상기 콘택 패드(26a)와 후속 공정에서 형성되는 비트 라인을 절연시키기 위해 상기 반도체 기판(100) 전면에 제 2 산화막(32)이 얇게 형성된다. 이 때, 도 2a에 도시된 바와 같이, 얼라인먼트 키 영역(30)에도 상기 제 2 산화막(32)이 형성된다.
계속해서, 비트 라인 콘택홀 형성용 마스크를 사용하여 상기 콘택 패드(26a)의 표면이 노출될 때까지 상기 제 2 산화막(32)을 식각함으로써 비트 라인 콘택홀(34)이 형성된다. 이 때, 도 2a 도시된 바와 같이, 상기 비트 라인 콘택홀 형성용 마스크를 사용하여 상기 얼라인먼트 키 영역(30) 상의 상기 제 2 산화막(32)의 일부가 식각되어 오프닝(36)이 형성된다.
도 1b를 참조하면, 상기 비트 라인 콘택홀(34)을 포함하여 상기 제 2 산화막(32) 상에 비트 라인 형성용 도전막(38)이 형성된다. 상기 도전막(34)은 TiN, 텅스텐(W), 폴리실리콘과 같은 금속막으로 형성된다. 도 2b에 도시된 바와 같이, 상기 오프닝(36)을 포함하는 얼라인먼트 키 영역(30) 전면에 상기 도전막(38)이 형성된다.
도 1c 및 도 2c를 참조하면, 상기 도전막(38) 상에 제 3 산화막(40)이 5000Å 두께로 형성된다. 얼라인먼트 키 영역(30)의 상기 도전막(38) 상에 상기 제 3 산화막(40)이 형성될 때 상기 산화막(40)에는 글로벌 단차(h)가 발생된다. 상기 제 3 산화막(40)을 CMP 공정 또는 에치 백 공정으로 평탄하게 식각하더라도 웨이퍼 전체의 균일성(uniformity)을 유지하기 위해서 글로벌 단차는 극복되기 어렵다. 상기 얼라인먼트 키 영역(30) 상의 단차(h)는 약 1000Å 내지 3000Å 이다.
도 1d 및 도 2d를 참조하면, 랜딩 패드 콘택홀 형성용 마스크를 사용하여 상기 콘택 패드(26)의 표면이 노출될 때까지 상기 제 3 산화막(40), 도전막(38) 및 제 2 산화막(32)을 차례로 식각함으로써 랜딩 패드 콘택홀이 형성된다. 상기 랜딩 패드 콘택홀을 포함하여 상기 제 3 산화막(40) 상에 패드 형성용 도전막(예를 들면, TiN, 텅스텐(W), 폴리실리콘 중의 하나)이 형성된다. 그 다음에, CMP 공정으로 상기 패드 형성용 도전막과 상기 제 3 산화막(40)을 평탄하게 식각함으로써 상기 콘택 패드(26)와 전기적으로 연결되는 스토리지 노드 랜딩 패드(42)가 형성된다. 이 때, 얼라인먼트 키 영역(30)은 공정상 변화가 없다.
계속해서 도 1e 및 도 2e를 참조하면, 상기 반도체 기판(10) 전면에 실리콘 질화막(44)이 형성된다. 상기 실리콘 질화막(44)은 후속 공정에서 식각 정지층으로 사용된다. 다음, 상기 반도체 기판(10)의 전면에 커패시터의 높이만큼 제 4 산화막(46)이 형성된다. 상기 제 4 산화막(46) USG, P-TEOS, BPSG를 이용한 CVD 공정으로 형성된다.
도 1f 및 도 2f를 참조하면, 포토레지스트막 패턴을 마스크로 사용하여 상기 스토리지 노드 랜딩 패드와 상기 제 3 산화막(40)의 표면이 노출될 때까지 상기 제 4 산화막(46) 및 상기 실리콘 질화막(44)을 차례로 식각함으로써 스토리지 노드 콘택홀(48)이 형성된다. 이 때, 상기 얼라인먼트 키 영역(30)에는 공정상 변화가 없다.
다음 도 1g 및 도 2g를 참조하면, 상기 스토리지 노드 콘택홀(48)의 표면과 상기 제 4 산화막(46)의 표면을 따라 폴리실리콘막(50)이 형성된다.
도 1h 및 도 2h에 있어서, 상기 제 4 산화막(46)의 표면이 노출될 때까지 CMP 공정으로 상기 폴리실리콘막(50)을 평탄화 식각함으로써 스토리지 노드(52)가 형성된다. 여기서, 상기 스토리지 노드(52)는 상기 제 4 산화막(46)과 실리콘 질화막(44)에 의해 셀 단위로 분리되어 있다. 이 때, 얼라인먼트 키 영역(30)의 산화막(46)의 상부에 상기 폴리실리콘막(50)이 완전히 식각되지 않고 남아 있게된다.
도 1i 및 도 2i에 있어서, 상기 실리콘 질화막(44)을 식각 정지층으로 하여 상기 스토리지 노드 사이에 남아있는 상기 제 4 산화막(46)을 불산으로 등방성 습식 식각한다. 얼라인먼트 키 영역(30)의 제 4 산화막(46)도 습식 식각되나 폴리실리콘막(50) 하부의 제 4 산화막(46)은 완전히 식각되지 않는다. 즉, 상기 제 4 산화막(46) 상에 남아있는 상기 폴리실리콘막(50)의 폭을 W라 하면, W 〈 2H 일 때 폴리실리콘막(50)이 리프팅(lifting)되는 문제점이 있었다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 스토리지 노드를 형성하기 위한 식각 공정시 얼라인먼트 키 영역에 스토리지 노드 형성용 물질이 리프팅되는 것을 방지할 수 있는 반도체 메모리 장치의 커패시터 제조시 얼라인먼트 키 형성 방법을 제공하는데 있다.
도 1a 내지 도 1i는 일반적인 커패시터 및 그의 제조 방법의 공정들을 순차적으로 보여주는 흐름도;
도 2a 내지 도 2i는 도 1a 내지 도 1i에 도시된 커패시터 제조 방법의 공정들에 각각 대응하는 종래의 얼라인먼트 키 형성 방법의 공정들을 순차적으로 보여주는 흐름도; 그리고
도 3a 내지 도 3i는 도 1a 내지 도 1i에 도시된 커패시터 제조 방법의 공정들에 각각 대응하는 본 발명의 바람직한 실시예에 따른 얼라인먼트 키 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 기판 12 : 소자 격리막
20 : 게이트 전극 30, 130 : 얼라인먼트 키 영역
24, 32, 40, 46, 132, 140, 146: 산화막
38 : 비트 라인 44, 144 : 실리콘 질화막
50, 150 : 폴리실리콘막 52 : 스토리지 노드
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 메모리 장치의 커패시터 제조시 얼라인먼트 키 형성 방법은: 얼라인먼트 키 영역을 포함하는 반도체 기판 전면에 제 1 절연막을 형성하는 단계와; 비트 라인 콘택홀 형성을 위해 상기 제 1 절연막을 식각함과 동시에 상기 얼라인먼트 키 영역의 소정 영역이 노출되도록 상기 제 1 절연막을 식각하는 단계와; 상기 반도체 기판 전면에 제 1 도전막을 형성하여 비트 라인을 형성하는 단계와; 상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계와; 상기 반도체 기판 전면에 절연 물질(SiN)을 형성하는 단계와; 상기 반도체 기판 전면에 제 3 절연막을 형성하는 단계와; 상기 제 2 절연막의 표면이 노출될 때까지 상기 제 3 절연막 및 상기 절연 물질을 차례로 식각하여 스토리지 노드 콘택홀을 형성함과 동시에 상기 얼라인먼트 키 영역의 제 2 절연막의 표면이 노출될 때까지 상기 제 3 절연막 및 상기 절연 물질을 차례로 식각하여 오프닝을 형성하는 단계 및; 상기 스토리지 노드 콘택홀의 표면을 따라 제 2 도전막을 형성함과 동시에 상기 오프닝의 표면을 따라 상기 제 2 도전막을 형성하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 얼라인먼트 키 영역은 스크라이브 라인 상에 형성된다.
바람직한 실시예에 있어서, 상기 제 1 도전막은 폴리실리콘, 텅스텐(W) 또는 TiN이고, 상기 절연 물질은 실리콘 질화막이고, 상기 제 3 절연막은 산화막이다.
(실시예)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 및 도 3을 참조하여 상세히 설명한다.
도 3a 내지 도 3i는 도 1a 내지 도 1i에 도시된 커패시터 제조 방법의 공정들에 각각 대응하는 본 발명의 바람직한 실시예에 따른 얼라인먼트 키 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 3a 내지 도 3e에 도시된 얼라인먼트 키 형성 방법은 도 2a 내지 도 2e에 도시된 얼라인먼트 키 형성 방법과 동일하다.
도 1a 및 도 3a를 참조하면, 반도체 기판(10) 전면에 제 2 산화막(32)이 형성됨과 동시에 얼라인먼트 키 영역(130)의 전면에도 제 2 산화막(132)이 형성된다. 비트 라인 콘택홀 형성용 마스크를 사용하여 상기 콘택 패드(26a)의 표면이 노출될 때까지 상기 제 2 산화막(32)을 식각함으로써 소자영역에 비트 라인 콘택홀(34)이 형성된다. 상기 비트 라인 형성용 마스크를 사용하여 상기 얼라인먼트 키 영역(130) 상의 상기 제 2 산화막(32)의 일부가 식각되어 오프닝(136)이 형성된다.
도 1b 및 도 3b를 참조하면, 상기 비트 라인 콘택홀(34)을 포함하여 상기 제 2 산화막(32) 상에 비트 라인 형성용 도전막(38)이 형성된다. 상기 도전막(34)은 TiN, 텅스텐(W), 폴리실리콘과 같은 금속막으로 형성된다. 얼라인먼트 키 영역(130)에는 상기 오프닝(136)을 포함하는 전면 상에 도전막(138)이 형성된다.
도 1c 및 도 3c를 참조하면, 상기 도전막(38) 상에 제 3 산화막(40)이 5000Å 두께로 형성된다. 얼라인먼트 키 영역(130)의 상기 도전막(138) 상에 상기 제 3 산화막(140)이 형성될 때 상기 산화막(140)에는 글로벌 단차(h)가 발생된다.
도 1d 및 도 3d를 참조하면, 랜딩 패드 콘택홀 형성용 마스크를 사용하여 상기 콘택 패드(26)의 표면이 노출될 때까지 상기 제 3 산화막(40), 도전막(38) 및 제 2 산화막(32)을 차례로 식각함으로써 랜딩 패드 콘택홀이 형성된다. 상기 랜딩 패드 콘택홀을 포함하여 상기 제 3 산화막(40) 상에 패드 형성용 도전막(예를 들면, TiN, 텅스텐(W), 폴리실리콘 중의 하나)이 형성된다. 그 다음에, CMP 공정으로 상기 패드 형성용 도전막과 상기 제 3 산화막(40)을 평탄하게 식각함으로써 상기 콘택 패드(26)와 전기적으로 연결되는 스토리지 노드 랜딩 패드(42)가 형성된다. 이 때, 얼라인먼트 키 영역(130)은 공정상 변화가 없다.
계속해서 도 1e 및 도 3e를 참조하면, 상기 반도체 기판(10) 전면에 실리콘 질화막(44)이 형성된다. 상기 실리콘 질화막(44)은 후속 공정에서 식각 정지층으로 사용된다. 다음, 상기 반도체 기판(10)의 전면에 커패시터의 높이만큼 제 4 산화막(46)이 형성된다. 상기 제 4 산화막(46) USG, P-TEOS, BPSG를 이용한 CVD 공정으로 형성된다. 상기 얼라인먼트 키 영역(130)에도 실리콘 질화막(144) 및 제 4 산화막(146)이 차례로 형성된다.
도 1f 및 도 3f를 참조하면, 포토레지스트막 패턴을 마스크로 사용하여 상기 스토리지 노드 랜딩 패드와 상기 제 3 산화막(40)의 표면이 노출될 때까지 상기 제 4 산화막(46) 및 상기 실리콘 질화막(44)을 차례로 건식 식각함으로써 스토리지 노드 콘택홀(48)이 형성될 때, 상기 포토레지스트막 패턴을 마스크로 사용하여 상기 제 3 산화막(40)의 표면이 노출될 때까지 상기 제 4 산화막(146) 및 상기 실리콘 질화막(144)을 차례로 건식 식각함으로써 상기 얼라인먼트 키 영역(130)에 제 2 오프닝(150)이 형성된다. 상기 제 2 오프닝(150)의 폭은 적어도 상기 제 1 오프닝(136)의 폭보다 넓다.
다음 도 1g 및 도 3g를 참조하면, 상기 스토리지 노드 콘택홀(48)의 표면과 상기 제 4 산화막(46)의 표면을 따라 폴리실리콘막(52)이 형성될 때, 상기 얼라인먼트 키 영역(130)에도 상기 제 2 오프닝(150) 및 상기 제 4 산화막(146)의 표면을 따라 상기 폴리실리콘막(152)이 형성된다.
도 1h 및 도 3h에 있어서, 상기 제 4 산화막(46)의 표면이 노출될 때까지 CMP 공정으로 상기 폴리실리콘막(50)을 평탄화 식각함으로써 스토리지 노드(52)가 형성된다. 여기서, 상기 스토리지 노드(52)는 상기 제 4 산화막(46)과 실리콘 질화막(44)에 의해 셀 단위로 분리되어 있다. 이 때, 얼라인먼트 키 영역(130)의 상기 폴리실리콘막(152)도 상기 소자 영역의 폴리실리콘막(52)과 동일하게 평탄화 식각된다.
도 1i 및 도 3i를 참조하면, 상기 실리콘 질화막(144)을 식각 정지층으로 하여 상기 스토리지 노드 사이에 남아있는 상기 제 4 산화막(146)을 불산으로 등방성 습식 식각한다. 이 때, 얼라인먼트 키 영역(130)의 상기 제 4 산화막(146)도 식각된다.
상술한 바와 같은 본 발명에 의하면, 소자 영역에 스토리지 노드 콘택홀(48)을 형성하기 위해서 상기 제 2 산화막(40)의 표면이 노출될 때까지 상기 제 3 산화막(46) 및 상기 실리콘 질화막(44)을 차례로 식각할 때, 그와 동시에 상기 얼라인먼트 키 영역(130)의 제 2 산화막(140)의 표면이 노출될 때까지 상기 제 3 산화막(146) 및 상기 실리콘 질화막(144)을 차례로 식각하여 오프닝을 형성함으로써 종래의 폴리실리콘막이 리프팅되는 것을 방지한다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이상과 같은 본 발명에 의하면, 소자 영역에 스토리지 노드를 형성하기 위한 식각 공정시 얼라인먼트 키 영역에 스토리지 노드 형성용 물질이 리프팅되는 것을 방지할 수 있는 효과를 얻을 수 있다.

Claims (3)

  1. 반도체 메모리 장치의 커패시터 제조시 얼라인먼트 키 형성 방법에 있어서:
    얼라인먼트 키 영역을 포함하는 반도체 기판 전면에 제 1 절연막을 형성하는 단계와;
    비트 라인 콘택홀 형성을 위해 상기 제 1 절연막을 식각함과 동시에 상기 얼라인먼트 키 영역의 소정 영역이 노출되도록 상기 제 1 절연막을 식각하는 단계와;
    상기 반도체 기판 전면에 제 1 도전막을 형성하여 비트 라인을 형성하는 단계와;
    상기 반도체 기판 전면에 제 2 절연막을 형성하는 단계와;
    상기 반도체 기판 전면에 절연 물질(SiN)을 형성하는 단계와;
    상기 반도체 기판 전면에 제 3 절연막을 형성하는 단계와;
    상기 제 2 절연막의 표면이 노출될 때까지 상기 제 3 절연막 및 상기 절연 물질을 차례로 식각하여 스토리지 노드 콘택홀을 형성함과 동시에 상기 얼라인먼트 키 영역의 제 2 절연막의 표면이 노출될 때까지 상기 제 3 절연막 및 상기 절연 물질을 차례로 식각하여 오프닝을 형성하는 단계 및;
    상기 스토리지 노드 콘택홀의 표면을 따라 제 2 도전막을 형성함과 동시에 상기 오프닝의 표면을 따라 상기 제 2 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조시 얼라인먼트 키 형성 방법.
  2. 제 1 항에 있어서,
    상기 얼라인먼트 키 영역은 스크라이브 라인 상에 형성되는 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조시 얼라인먼트 키 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 도전막은 폴리실리콘, 텅스텐(W) 또는 TiN이고, 상기 절연 물질은 실리콘 질화막이고, 상기 제 3 절연막은 산화막인 것을 특징으로 하는 반도체 메모리 장치의 커패시터 제조시 얼라인먼트 키 형성 방법.
KR1019990005574A 1999-02-19 1999-02-19 반도체 메모리 장치의 얼라인먼트 키 형성 방법 KR20000056343A (ko)

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* Cited by examiner, † Cited by third party
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KR100424177B1 (ko) * 2001-09-05 2004-03-24 주식회사 하이닉스반도체 스캐너 노광 장비용 정렬 마크의 형성방법

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