KR20040006556A - 다마신 게이트 및 에피택셜공정을 이용한 반도체메모리장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 층간 절연막의 보이드발생에 의한 패드 브리지를 방지하고, 콘택저항을 감소시키고 오버레이마진을 충분히 확보할 수 있는 다마신 게이트공정과 실리콘 에피택셜공정을 이용한 반도체 메모리장치 및 그의 제조방법에 관한 것이다.
본 발명의 반도체 메모리장치의 제조방법은 반도체 기판상에 일정간격 떨어진 희생 게이트를 형성하는 단계와; 상기 희생게이트사이의 노출된 기판상에 제1도전막을 형성하는 단계와; 상기 제1도전막 및 희생게이트가 노출되도록 기판전면에 제1층간 절연막을 형성하는 단계와; 상기 희생 게이트를 제거하여 개구부를 형성하는 단계와; 상기 개구부내에 게이트를 형성하는 단계와; 상기 게이트상부에 캡핑층을 형성하는 단계와; 상기 노출된 제1도전막상에 제2도전막을 형성하는 단계와; 기판전면에 제2층간 절연막을 형성하는 단계와; 상기 제2층간 절연막을 식각하여 제2도전막을 노출시키는 비트라인 콘택을 형성하는 단계를 포함한다.

Description

다마신 게이트 및 에피택셜공정을 이용한 반도체 메모리장치 및 그의 제조방법{Semiconductor memory device and method for fabricating the same using damascene gate and epitaxial growth}
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 구체적으로는 다마신게이트공정 및 실리콘 에피택셜공정을 이용하여 층간 절연막의 보이드에 의한 패드브리지 방지, 콘택저항감소 및 비트라인 콘택의 오버레이마진을 충분히 확보할 수 있는 반도체 메모리장치 및 그의 제조방법에 관한 것이다.
반도체 소자의 크기가 축소됨에 따라 셀피치(cell pitch)가 감소하고, 셀피치의 감소에 따라 층간절연막의 갭필불량에 의한 보이드 발생, 셀 콘택의 오픈불량, 셀콘택저항의 증가, 그리고 비트라인 콘택의 오버레이 마진 감소 등이 더욱 심각해지고 있다.
도 1A 내지 도 4A는 종래의 반도체 메모리장치의 제조방법을 설명하기 위한 단면도이고, 도 1B 내지 도 4B는 종래의 반도체 메모리장치의 제조방법을 설명하기 위한 평면도를 도시한 것이다. 이때, 도 1A 내지 도 4A는 도 4B의 1A-1A'선에 따른 공정단면도를 도시한 것이다.
도 1A 및 도 1B를 참조하면, 반도체 기판(100)은 비활성영역(101)과 활성영역(105)으로 구분되고, 통상적인 STI(shallow trench isolation) 공정을 수행하여 반도체 기판(100)의 비활성영역(101)에 소자분리막(110)을 형성한다.
도 2A 및 도 2B를 참조하면, 반도체 기판(100)상에 상기 활성영역(105)과 교차하는 게이트(120)를 형성한다. 즉, 기판전면에 게이트 절연막(121), 폴리실리콘막(123), 텅스텐막(125)과 캡핑용 질화막(127)을 순차 증착하고, 게이트형성용 마스크(도면상에는 도시되지 않음)를 이용하여 패터닝하여 게이트(120)를 형성한다. 이어서, 상기 게이트(120)의 측벽에 질화막으로 된 스페이서(130)를 형성한다.
도 3A 및 도 3B를 참조하면, 기판전면에 제1층간 절연막(140)을 증착한 다음 통상적인 셀프얼라인 콘택공정을 수행하여 셀프얼라인콘택(SAC, self-aligned contact) (150)을 형성하고, SAC 콘택패드용 도전막, 예를 들면 폴리실리콘막을 증착한 다음 화학 기계적 연마공정(CMP) 또는 에치백공정을 수행하여 SAC 콘택패드(160)를 형성한다.
도 4A 및 도 4B를 참조하면, 기판전면에 제2층간 절연막(170)을 증착한 다음 패터닝하여, 상기 SAC 콘택패드(160)중 비트라인과 연결되는 SAC 콘택패드가 노출되도록 비트라인 콘택(180)을 형성한다. 이후 통상적인 비트라인, 스토리지 노드콘택, 캐패시터 및 금속배선공정을 순차 수행하여 종래의 DRAM 소자를 제조한다.
상기한 바와같은 종래의 DRAM 소자의 제조방법은 소자의 크기축소에 따른 셀피치의 감소로 인하여 다음과 같은 문제점이 발생하였다. 첫째, 제1층간 절연막을 갭필할 때, 갭필불량에 의한 보이드가 발생하여 패드간의 브리지 페일이 발생하였다. 둘째, SAC 콘택의 오픈영역이 감소하여 오픈불량이 발생하고, SAC 콘택패드와 액티브영역과의 접촉면적 감소 그리고 계면처리에 따른 셀콘택저항이 증가하였다. 셋째, 게이트 스페이서의 두께가 감소하여 게이트와 SAC 콘택패드간에 누설전류가 발생하였다. 넷째, 비트라인 콘택의 오버레이마진이 감소하였다.
본 발명의 목적은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명은 다마신 게이트공정과 실리콘 에피택셜공정을 이용하여 층간 절연막의 보이드발생에 의한 패드간 브리지발생을 방지할 수 있는 반도체 메모리장치 및 그의 제조방법을 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 게이트 스페이서를 유전특성이 우수한 게이트 절연막으로 형성하여 줌으로써 게이트와 콘택패드간의 누설전류를 방지할 수 있는 반도체 메모리장치 및 그의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 오픈영역감소 및 계면처리에 따른 콘택저항의 증가를 방지하고, 콘택오픈불량을 방지할 수 있는 반도체 메모리장치 및 그의 제조방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 비트라인콘택의 오버레이마진을 충분히 확보할 수 있는 반도체 메모리장치 및 그의 제조방법을 제공하는 데 있다.
도 1A 내지 도 4A는 종래의 반도체 메모리장치의 제조방법을 설명하기 위한 단면도,
도 1B 내지 도 4B는 종래의 반도체 메모리장치의 제조방법을 설명하기 위한 평면도,
도 5A 내지 도 13A는 본 발명의 실시예에 따른 다마신 게이트공정 및 실리콘 에피택셜공정을 이용한 반도체 메모리장치의 제조방법을 설명하기 위한 단면도,
도 5B 내지 도 13B는 본 발명의 실시예에 따른 다마신 게이트공정 및 실리콘 에피택셜공정을 이용한 반도체 메모리장치의 제조방법을 설명하기 위한 평면도,
*도면의 주요부분에 대한 부호의 설명*
200 : 반도체 기판 201 : 비활성영역
205 : 활성영역 210 : STI 소자분리막
220 : 희생게이트 231, 233 : 실리콘막
240, 280 : 층간 절연막 250 : 열산화막
260 : 게이트 270 : 게이트 캡핑층
290 : 비트라인 콘택
이와 같은 목적을 달성하기 위한 본 발명은 반도체 기판상에 형성되고, 그의 상부에 갭핑층을 구비한 게이트와; 상기 게이트 하부 및 측벽에 형성된 절연막과; 상기 게이트사이의 기판상에 형성되고, 상기 절연막에 의해 둘러싸여진 제1도전막과; 상기 제1도전막과 게이트가 노출되도록 기판전면에 형성된 제1층간 절연막과; 상기 노출된 제1도전막상에 형성된 제2도전막과; 기판전면에 형성되어, 상기 제2도전막을 노출시키는 비트라인 콘택을 구비한 제2층간 절연막을 포함하는 반도체 메모리장치를 제공하는 것을 특징으로 한다.
또한, 본 발명은 반도체 기판상에 일정간격 떨어진 희생 게이트를 형성하는 단계와; 상기 희생게이트사이의 노출된 기판상에 제1도전막을 형성하는 단계와; 상기 제1도전막 및 희생게이트가 노출되도록 기판전면에 제1층간 절연막을 형성하는 단계와; 상기 희생 게이트를 제거하여 개구부를 형성하는 단계와; 상기 개구부내에 게이트를 형성하는 단계와; 상기 게이트상부에 캡핑층을 형성하는 단계와; 상기 노출된 제1도전막상에 제2도전막을 형성하는 단계와; 기판전면에 제2층간 절연막을 형성하는 단계와; 상기 제2층간 절연막을 식각하여 제2도전막을 노출시키는 비트라인 콘택을 형성하는 단계를 포함하는 반도체 메모리장치의 제조방법을 제공하는 것을 특징으로 한다.
제1도전막과 제2도전막은 콘택패드로 작용하며, 제1도전막은 실리콘막을 이방성 에피택셜성장시켜 형성하고, 제2도전막은 실리콘막을 등방성 에피택셜성장시켜 상기 게이트와 오버랩되도록 반구형으로 형성한다.
상기 게이트를 형성하는 방법은 기판전면에 절연막을 형성하는 단계와; 그위에 게이트전극물질을 증착하는 단계와; 상기 절연막과 게이트 전극물질을 CMP하는 단계를 포함한다.
상기 절연막은 열산화공정에 의해 형성되어 게이트하부 및 측벽에 형성되고, 상기 제1도전막을 둘러싸도록 형성된다. 상기 절연막중 게이트 하부에 형성된 부분은 게이트 절연막으로 작용하고, 게이트와 제1도전막사이에 형성된 부분은 게이트 스페이서로 작용하여 반도체 메모리장치의 게이트 절연막과 게이트 스페이서가 동일한 두께를 갖는다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예를 첨부 도면을 참조하여 보다 상세하게 설명하고자 한다.
도 5A 내지 13A는 본 발명의 실시예에 따른 반도체 메모리장치의 제조방법을 설명하기 위한 단면도를 도시한 것이고, 도 5B 내지 도 13B는 본 발명의 실시예에 따른 반도체 메모리장치의 제조방법을 설명하기 위한 평면도를 도시한 것이다. 이때, 도 5A 내지 도 13A는 도 13B의 1B-1B'선에 따른 단면구조를 도시한 것이다.
도 5A 및 도 5B를 참조하면, 반도체 기판(200)은 비활성영역(201)과 활성영역(205)으로 한정된다. 상기 반도체 기판(200)의 비활성영역(201)에 통상적인 STI 공정을 수행하여 STI 소자분리막(210)을 형성한다. 상기 STI 소자분리막(201)에 의해 이웃하는 액티브영역(205)을 분리시켜준다.
도 6A 및 도 6B를 참조하면, 기판전면에 희생산화공정을 통해 산화막을 형성하고, 그위에 질화막을 증착한다. 게이트 형성용 마스크(도면상에는 도시되지 않음)를 이용하여 상기 질화막과 산화막을 패터닝하여 희생 게이트 절연막(도면상에는 도시되지 않음)을 구비한 희생게이트(disposable gate) (220)를 형성한다. 이때, 희생게이트(220)는 상기 활성영역(205)과 교차하도록 형성되는데, 후속공정에서 형성되는 게이트와 동일한 형태로 형성된다. 상기 희생게이트(220)의 형성에 따라 액티브영역(205)중 콘택패드가 형성될 부분을 노출시키는 개구부(225)가 형성된다.
도 7A 및 도 7B를 참조하면, 개구부(225)에 의해 노출된 액티브영역(205)상에 콘택패드용 제1실리콘막(231)을 이방성(anisotropic) 에피택셜성장시킨다. 도 8A 및 도 8B를 참조하면, 기판전면에 제1층간 절연막(240)을 증착한 다음 CMP하여 평탄화시킨다. 본 발명의 실시예에서는, 콘택패드용 제1실리콘막(231)을 형성한 후에 제1층간 절연막(240)을 형성하여 줌으로써, 층간 절연막의 보이드발생에 의한 패드간 브리지페일을 방지할 수 있으며, 또한 콘택오픈영역의 감소에 따른 오픈불량 및 활성영역과 콘택패드와의 접촉면적 감소 및 계면처리에 의한 콘택저항의 증가를 방지할 수 있다.
도 9A 및 도 9B를 참조하면, 희생 게이트 절연막을 포함한 상기 희생게이트(220)를 제거하여 개구부(245)를 형성한다. 도 10A 및 도 10B를 참조하면, 열산화공정을 통해 산화막(250)을 성장시키고, 기판전면에 게이트전극물질을 증착한 다음 CMP 하여 희생게이트(220)의 제거에 따라 형성된 개구부(245)에 다마신 게이트(260)를 형성한다. 상기 산화막(250)의 형성에 따라 제1실리콘막(231)의 양측면이 상기 산화막(250)에 의해 둘러싸여진다.
상기 게이트(260)는 폴리실리콘막과 텅스텐과 같은 금속막의 적층구조, 텅스텐과 같은 금속막의 단일구조, 폴리실리콘막과 실리사이드막의 적층구조 등 다양한 구조를 가질 수 있다. 상기 산화막(250)을 열산화공정을 통하여 형성하는 대신에 산화막(250) 또는 Al2O3, HFO2, ZrO2, Ta2O5 등과 같은 고유전막을 증착하여 형성할 수도 있다.
상기 산화막(250)중 게이트(260)의 하부에 형성된 부분(251)은 게이트 절연막으로서의 역할을 수행하고, 게이트(260)의 측벽에 형성된 부분은 게이트 스페이서로 작용한다. 이때, 상기 산화막(250)은 10 내지 200Å의 두께로 형성되는데, 게이트(260) 하부에 형성된 부분(251)과 게이트(260) 측벽에 형성된 부분(253)은 7nm 이내의 두께차이를 갖는다. 이것은 게이트(260) 하부에 형성된 부분(251)과 게이트(260)에 형성된 부분(253)이 한번의 열산화공정 또는 증착공정에 의해 동시에 형성되지만, 열산화공정시에는 실리콘 기판(201)과 제1실리콘막(231)간의 도핑차이에 의해 산화속도가 달라져서 두께차이가 발생되는 것이고, 증착공정시에는 실리콘기판(201)과 제1실리콘막(231)간의 스텝커버리지 차이에 의해 두께차이가 발생되는 것이다.
본 발명의 실시예에서는 열산화공정에 의해 산화막(250)으로 된 게이트절연막과 게이트 스페이서를 동시에 형성하여 줌으로써, 게이트 절연막과 게이트 스페이서가 동일한 두께로 형성되며, 또한, 게이트 스페이서로 유전특성(dielectric quality)이 우수한 열산화막을 형성하여 줌으로써, 게이트와 후속공정에서 형성되는 콘택패드와의 누설전류를 방지할 수 있다.
도 11A 및 도 11B를 참조하면, 게이트(260)를 에치백하여 일부분 제거하고, 산화막 또는 질화막과 같은 절연막을 증착한 다음 CMP하여 게이트(260)상부에 캡핑층(270)을 형성한다.
도 12A 및 도 12B를 참조하면, 상기 캡필층(270)의 형성에 따라 노출된 제1실리콘막(231)에 제2실리콘막(233)을 등방성(isotropic) 에피택셜성장시켜 제1 및 제2실리콘막(231), (233)으로 이루어진 콘택패드(230)를 형성한다. 이때, 상기 제2실리콘막(233)은 등방성 에피택셜시켜 반구형태로 형성되므로, 콘택의 크기보다 콘택패드(230)는 확장형성되어 게이트(260)와 오버랩된다. 그러므로, 후속의 비트라인 콘택형성시 오버레이마진을 충분히 확보할 수 있다.
도 13A 및 도 13B를 참조하면, 기판전면에 제2층간 절연막(280)을 증착한 다음 콘택패드(230)중 비트라인에 연결되는 콘택패드가 노출되도록 비트라인 콘택(290)을 형성한다.
도면상에는 도시되지 않았으나, 후 속의 비트라인공정, 스토리지 노드콘택공정, 캐패시터공정 및 금속배선공정 등을 진행하여 본 발명의 DRAM 소자를 제조한다.
상기한 바와같은 본 발명의 실시예에 따르면, 희생게이트를 형성한 다음 콘택패드용 실리콘막을 에피택셜성장시키고 층간 절연막을 형성하여 줌으로써, 층간 절연막의 갭필불량에 의한 보이드의 발생을 방지할 수 있으며, 콘택오픈영역의 감소에 따른 오픈불량을 방지하고, 활성영역과 콘택패드간의 접촉면적감소 및 계면처리에 의한 콘택저항을 감소시키며, 비트라인 콘택의 오버레이마진을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (14)

  1. 반도체 기판상에 형성되고, 그의 상부에 갭핑층을 구비한 게이트와;
    상기 게이트 하부 및 측벽에 형성된 절연막과;
    상기 게이트사이의 기판상에 형성되고, 상기 절연막에 의해 둘러싸여진 제1도전막과;
    상기 제1도전막과 게이트가 노출되도록 기판전면에 형성된 제1층간 절연막과;
    상기 노출된 제1도전막상에 형성된 제2도전막과;
    기판전면에 형성되어, 상기 제2도전막을 노출시키는 비트라인 콘택을 구비한 제2층간 절연막을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제2도전막은 반구형의 구조를 갖으며, 상기 게이트와 오버랩되도록 형성되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 제1도전막과 제2도전막은 에티택셜 실리콘막으로서, 콘택패드로 작용하는 반도체 메모리장치.
  4. 제1항에 있어서, 상기 절연막은 열산화막 또는 고유전막으로 이루어지는 것을 특징으로 하는 반도체 메모리장치.
  5. 제1항에 있어서, 상기 절연막중 게이트 하부에 형성된 부분은 게이트 절연막으로 작용하고, 게이트와 제1도전막사이에 형성된 부분은 게이트 스페이서로 작용하며, 반도체 메모리장치의 게이트 절연막과 게이트 스페이서가 7nm 이내의 두께차이로 형성되는 것을 특징으로 하는 반도체 메모리장치.
  6. 반도체 기판상에 일정간격 떨어진 희생 게이트를 형성하는 단계와;
    상기 희생게이트사이의 노출된 기판상에 제1도전막을 형성하는 단계와;
    상기 제1도전막 및 희생게이트가 노출되도록 기판전면에 제1층간 절연막을 형성하는 단계와;
    상기 희생 게이트를 제거하여 개구부를 형성하는 단계와;
    상기 개구부내에 게이트를 형성하는 단계와;
    상기 게이트상부에 캡핑층을 형성하는 단계와;
    상기 노출된 제1도전막상에 제2도전막을 형성하는 단계와;
    기판전면에 제2층간 절연막을 형성하는 단계와;
    상기 제2층간 절연막을 식각하여 제2도전막을 노출시키는 비트라인 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  7. 제6항에 있어서, 상기 희생게이트는 질화막으로 이루어지는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  8. 제6항에 있어서, 제1도전막은 실리콘막을 이방성 에피택셜성장시켜 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  9. 제6항에 있어서, 제2도전막은 실리콘막을 등방성 에피택셜성장시켜 상기 게이트와 오버랩되도록 반구형으로 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  10. 제6항에 있어서, 제1도전막 및 제2도전막은 콘택패드로 작용하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  11. 제6항에 있어서, 상기 게이트를 형성하는 방법은
    기판전면에 절연막을 형성하는 단계와;
    상기 절연막상에 게이트전극물질을 증착하는 단계와;
    상기 절연막과 게이트 전극물질을 CMP하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  12. 제11항에 있어서, 상기 절연막은 게이트하부 및 측벽에 열산화공정에 의해 형성하거나 또는 증착공정에 의해 고유전막을 증착시켜 형성하며, 상기 제1도전막을 둘러싸도록 형성하는 것을 특징으로 하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  13. 제12항에 있어서, 상기 절연막중 게이트 하부에 형성된 부분은 게이트 절연막으로 작용하고, 게이트와 제1도전막사이에 형성된 부분은 게이트 스페이서로 작용하여, 반도체 메모리장치의 게이트 절연막과 게이트 스페이서가 7nm이내의 두께차이로 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  14. 제6항에 있어서, 상기 캡핑층을 형성하는 방법은
    게이트의 일부분을 식각하는 단계와;
    기판전면에 절연막을 증착하는 단계와;
    상기 절연막을 에치백하여 캡핑층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100649350B1 (ko) * 2004-12-28 2006-11-28 주식회사 하이닉스반도체 반도체 소자의 랜딩 플러그 콘택 형성 방법
KR100755058B1 (ko) 2005-04-04 2007-09-06 주식회사 하이닉스반도체 스텝게이트를 갖는 반도체소자 및 그 제조방법
US20070048951A1 (en) * 2005-08-31 2007-03-01 Hocine Boubekeur Method for production of semiconductor memory devices
KR102191219B1 (ko) 2014-05-14 2020-12-16 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9991156B2 (en) * 2016-06-03 2018-06-05 International Business Machines Corporation Self-aligned quadruple patterning (SAQP) for routing layouts including multi-track jogs
US10978295B2 (en) * 2019-06-19 2021-04-13 Micron Technology, Inc. Epitaxial growth on semiconductor structures
CN113078103B (zh) * 2021-03-24 2022-09-02 长鑫存储技术有限公司 半导体器件的形成方法及半导体器件

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0132831B1 (ko) * 1994-07-08 1998-04-16 김광호 매몰 비트라인과 핀구조 커패시터를 갖는 반도체장치 셀 제조방법
JPH10242411A (ja) * 1996-10-18 1998-09-11 Sony Corp 半導体メモリセルのキャパシタ構造及びその作製方法
JP2877108B2 (ja) * 1996-12-04 1999-03-31 日本電気株式会社 半導体装置およびその製造方法
KR19980066718A (ko) * 1997-01-28 1998-10-15 김광호 반도체 장치의 콘택패드 형성방법
US6054355A (en) * 1997-06-30 2000-04-25 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device which includes forming a dummy gate
KR100289749B1 (ko) * 1998-05-12 2001-05-15 윤종용 도전패드형성방법
KR100268431B1 (ko) * 1998-08-06 2000-10-16 윤종용 자기 정렬 콘택 및 그의 제조 방법
KR100275551B1 (ko) * 1998-08-26 2001-01-15 윤종용 반도체 메모리 장치의 콘택 형성 방법
KR100376876B1 (ko) * 2000-06-30 2003-03-19 주식회사 하이닉스반도체 다마신 금속 게이트에서의 자기 정렬 콘택 형성 방법

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