KR20000067046A - 반도체 소자의 게이트 전극 형성 방법 - Google Patents
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Abstract
본 발명은 GOI(Gate Oxide Integration)특성 향상 및 스파이크 현상의 발생을 효율적으로 억제할 수 있도록한 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 반도체 기판상에 게이트 절연막과 게이트 절연막상에 제 1 반도체층을 형성하는 공정과,상기 제 1 반도체층상에 질화 금속층을 형성하는 공정과,상기 질화 금속층상에 제 2 반도체층을 형성하는 공정과,상기 제 1 반도체층,상기 질화 금속층 그리고 상기 제 2 반도체층을 선택 식각하여 게이트 전극을 형성하는 공정과,습식 수소 분위기에서 게이트 절연막과 상기 제 1 및 제 2 반도체층을 산화하는 공정을 포함한다.
Description
본 발명은 반도체 소자의 금속 배선 형성에 관한 것으로, 특히 GOI(Gate Oxide Integration)특성 향상 및 스파이크 현상의 발생을 효율적으로 억제할 수 있도록한 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 금속 배선 형성 방법에 관하여 설명하면 다음과 같다.
도 1a내지 도 1g는 종래 기술의 반도체 소자의 게이트 전극 형성을 나타낸 공정 단면도이다.
먼저, 도 1a에서와 같이, 필드 절연막(2)에 의해서 활성 영역이 정의된 반도체 기판(1)의 표면에 열산화 공정으로 60Å의 두께의 게이트 절연막(3)을 형성한다.
이어, 상기 게이트 절연막(3)상에 LPCVD 공정으로 1000Å의 도우프드 폴리실리콘층(4)을 형성한다.
그리고 HF 용액을 이용하여 세정 공정을 진행하여 상기 도우프드 폴리실리콘층(4)의 표면의 산화 물질등을 제거한다.
이어, 도 1b에서와 같이, 스퍼터링 공정으로 100Å 두께의 TiN층(5) 및 1000Å 두께의 TiSix층(6)을 형성한다.
그리고 도 1c에서와 같이, Ar 또는 N2분위기에서 800 ~ 900℃로 30분간 열처리 공정을 진행한다.
상기 열처리 공정은 스퍼터링 공정으로 증착된 TiSix층(6)이 C49상으로 있어 비저항이 높기때문에 이를 C54상으로 변태시켜 비저항이 20μΩ/㎝ 미만이 되도록하기 위한 것이다.
이어, 도 1d에서와 같이, 상기 TiSix층(6)상에 2500Å의 두께로 제 1 절연층(7)을 형성한다.
그리고 도 1e에서와 같이, 적층 형성된 제 1 절연층(7),TiSix층(6),TiN층(5)도우프드 폴리실리콘층(4) 그리고 게이트 절연막(3)을 선택적으로 패터닝하여 게이트 전극(8)을 형성한다.
이어, 도 1f에서와 같이, 게이트 전극(8)이 형성된 전면에 500Å 두께의 제 2 절연층(도면에 도시되지 않음)을 형성하고 에치백하여 게이트 전극(8)의 양측면에 게이트 측벽(9)을 형성한다.
그리고 도 1g에서와 같이, 상기 게이트 측벽(9)을 포함하는 게이트 전극(8)을 마스크로하여 불순물 이온 주입 및 확산 공정으로 소오스/드레인 영역(10)을 형성한다.
이와 같은 종래 기술의 금속 배선 형성 공정시에 스퍼터링으로 TiSix층(6)을 증착하는 경우 비저항을 낮추고 증착시 발생하는 파티클을 줄이기 위하여 Si/Ti의 비를 2.1 ~ 2.3으로 선택한다.
그러나 이와 같은 종래 기술의 반도체 소자의 금속 배선 형성 공정은 다음과 같은 문제가 있다.
게이트 전극 패터닝후에 게이트 절연막의 손상을 복구하기 위하여 재산화 공정을 진행하여야 한다.
이와 같은 재산화 공정은 TiSix박막내의 Si를 소모하게 되므로 도우프드 폴리실리콘층으로 부터 Si의 공급이 이루어져야하는데, 이 과정에서 Ti가 도우프드 폴리실리콘층의 그레인 바운더리(Grain boundary)를 통해 확산되어 TiSix스파이크가 도우프드 폴리실리콘층내에 형성된다.
그 결과 게이트의 라인 저항과 GOI 특성이 급격히 저하되는 문제가 발생한다.
이를 막기위하여 제시된 TiSix/TiN/poly-si 구조의 Ti 폴리사이드가 발표되었으나, 이 구조에서도 TiN 박막이 산화 공정에 취약하여 재산화 공정후에 TiSix/TiOx/poly-Si 구조가 형성되어 TiSix와 poly-Si간의 콘택 저항이 증가하고 GOI 특성이 급격히 저하되는 문제가 발생한다.
그러므로 종래 기술의 금속 배선 형성공정에서 재산화 공정을 효율적으로 적용할 수 없는 문제가 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자의 금속 배선 형성 방법의 문제를 해결하기 위한 것으로, GOI(Gate Oxide Integration)특성 향상 및 스파이크 현상의 발생을 효율적으로 억제할 수 있도록한 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1g는 종래 기술의 반도체 소자의 게이트 전극 형성을 나타낸 공정 단면도
도 2a내지 도 2i는 본 발명에 따른 반도체 소자의 게이트 전극 형성을 나타낸 공정 단면도
도 3은 본 발명에 따른 게이트 전극의 선택적 산화 특성을 나타낸 그래프
도면의 주요 부분에 대한 부호의 설명
21. 반도체 기판 22. 소자격리층
23. 게이트 절연막 24. 제 1 반도체층
25. 질화 금속층 26. 제 2 반도체층
27. 금속실리사이드층 28. 제 1 절연층
29a. 선택산화전의 게이트 전극 29b. 선택산화후의 게이트 전극
30. 선택산화에 따른 산화막 31. 게이트 측벽
32. 소오스/드레인 확산 영역
TiSix와 poly-Si간의 베리어층의 산화를 막고 재산화 공정에서 Si의 공급을 촉진할 수 있도록한 본 발명의 반도체 소자의 게이트 전극 형성 방법은 반도체 기판상에 게이트 절연막과 게이트 절연막상에 제 1 반도체층을 형성하는 공정과,상기 제 1 반도체층상에 질화 금속층을 형성하는 공정과,상기 질화 금속층상에 제 2 반도체층을 형성하는 공정과,상기 제 1 반도체층,상기 질화 금속층 그리고 상기 제 2 반도체층을 선택 식각하여 게이트 전극을 형성하는 공정과,습식 수소 분위기에서 게이트 절연막과 상기 제 1 및 제 2 반도체층을 산화하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2i는 본 발명에 따른 반도체 소자의 게이트 전극 형성을 나타낸 공정 단면도이고, 도 3은 본 발명에 따른 게이트 전극의 선택적 산화 특성을 나타낸 그래프이다.
먼저, 도 2a에서와 같이, 소자 격리층(22)에 의해서 활성 영역이 정의된 반도체 기판(21)의 표면에 열산화 공정으로 50 ~ 70Å의 두께 예를들면, 60Å의 두께로 게이트 절연막(23)을 형성한다.
이어, 상기 게이트 절연막(23)상에 LPCVD(Low Pressure Chemical Vapour Deposition) 공정으로 500 ~ 1000Å의 두께로 제 1 반도체층(24) 예를들면, 도우프드 폴리실리콘층을 형성한다.
제 1 반도체층(24)은 SiH4또는 Si2H6를 소오스 가스로하여 증착한 Si에 도팬트를 주입하거나, LPCVD 공정시에 P, B, As를 포함하는 소오스 가스를 첨가하여 형성한다.
그리고 HF 용액을 이용하여 세정 공정을 진행하여 상기 제 1 반도체층(24)의 표면의 산화 물질등을 제거한다.
이어, 도 2b에서와 같이, 상기 제 1 반도체층(24)상에 90 ~ 110Å의 두께 예를들면, 100Å 두께의 질화 금속층(25)을 증착 형성한다.
여기서, 질화 금속층(Metal Nitride)(25)은 후속되는 선택 산화 공정중에 산화되지 않고 제 1 반도체층(24)내에 금속실리사이드층 스파이크 예를들면, TiSix스파이크가 발생하는 것을 막기위한 베리어층이다.
질화 금속층(25)은 후속되는 열공정에서 제 1 반도체층(24)내의 도팬트 디플리션(Dopant depletion)을 억제한다.
그리고 질화 금속층(25)으로 WNx또는 MoNx층을 사용한다.
베리어층으로 사용하는 WNx,MoNx층은 N의 함유량이 10 ~ 45%이 되도록하고, 리액티브 스퍼터링 공정 또는 W,N 또는 Mo,N을 포함하는 소오스 가스를 이용한 PECVD(Plasma Enhanced Chemical Vapour Deposition)공정으로 증착하여 비정질상으로 형성한다.
그리고 도 2c에서와 같이, 질화 금속층(25)상에 100 ~ 200Å 두께의 제 2 반도체층(26) 예를들면, 비정질 실리콘층을 증착 형성한다.
제 2 반도체층(26)은 후속되는 선택 산화 공정에서 금속실리사이드층 예를들면, TiSix층에 Si를 공급해주며 제 2 반도체층(24)의 그레인 바운더리를 통해서 TiSix스파이크가 형성되는 것을 억제하는 역할을 한다.
제 2 반도체층(26)은 600℃ 이하의 온도에서 SiH4또는 Si2H6를 소오스 가스로하여 LPCVD 공정으로 증착한다.
이어, 도 2d에서와 같이, 상기 제 2 반도체층(26)상에 900 ~ 1100Å의 두께의 금속실리사이드층(27) 예를들면, 1000Å의 TiSix층을 증착 형성한다.
이때, Si/Ti의 비는 2.1 ~ 2.2로 하여 800℃ 이상의 열처리후의 비저항이 20μΩ/㎝이하가 되도록 한다.
그리고 도 2e에서와 같이, TiSix층상에 2300 ~ 2700Å의 두께 예를들면, 2500Å의 두께로 제 1 절연층(28)을 형성한다.
이어, 도 2f에서와 같이, 상기 적층형성된 제 1 절연층(28),TiSix층,제 2 반도체층(26),질화 금속층(25),제 1 반도체층(24),게이트 절연막(23)을 선택적으로 식각하여 게이트 전극을 형성한다. 도 2f에서의 게이트 전극은 선택 산화전의 게이트 전극(29a)을 도시한것이다.
그리고 도 2g에서와 같이, H2O/H2/N2분위기에서 선택적으로 TiSix층,제 1 반도체층(24),반도체 기판(21)을 산화시켜 게이트 절연막(23)의 식각 손상을 복구한다.
이때, H2O/H2의 분압비를 10-6~ 1인 범위로 설정하고 공정온도는 800 ~ 1000℃, 공정압력은 100 ~ 760torr로 하여 1 ~ 30분간 실시한다.
이와 같은 선택 산화 공정에 의해 TiSx층의 열처리에 의해 저항감소 및 제 2 반도체층(26)의 Si가 TiSx층 표면으로 공급되어 산화막 성장이 동시에 이루어진다.
도 2g에 나타난 게이트 전극은 선택적 산화후의 게이트 전극(29b)을 나타낸 것이다.
도 2g의 확대도에서 보면, 선택 산화시에 질화 금속층(25)이 베리어층으로 작용하여 제 1 반도체층(24)내에 TiSix스파이크가 발생하는 것을 막고, TiSix층, 제 1 반도체층(24),게이트 절연막(23) 및 반도체 기판(21) 표면에 선택산화에 따른 산화막(30)이 형성된다.
이와 같은 선택 산화 공정에서 질화 금속층(25)이 베리어층으로 사용될 수 있는 이유를 설명하면 다음과 같다.
습식 수소 분위기에서 산화 공정의 반응평형식은 K ∝ (PH2/N2/PH2O)3이고, 산소 분위기에서 산화 공정의 반응평형식은 K ∝ (PO2)3이다. 여기서, K는 반응평형상수, (PH2/N2/PH2O)은 H2O와 H2/N2의 분압, PO2는 산소의 분압이다.
그리고 습식 수소 분위기에서의 산화 공정의 반응식은 다음과 같다.
금속 질화막의 산화 공정 반응식은 WNx+ H2O ↔ WO3+ 3H2↑ + N2↑이고, 실리콘의 산화 공정 반응식은 Si + 2O2↔ SiO2+ 2H2↑이다.
그리고 산소 분위기에서의 산화 공정 반응식은 다음과 같다.
금속 질화막의 산화 공정 반응식은 WNx+ 3O2↔ WO3이고, 실리콘의 산화 공정 반응식은 Si + 2O2↔ SiO2+ 2H2↑이다.
여기서, 금속 질화막의 산화 공정 반응식은 WNx+ H2O ↔ WO3+ 3H2↑ + N2↑의 경우는 평형 상태를 이룬 상태에서 WNx와 H2O의 반응은 수소의 분압에 따라 순반응 또는 역반응이 가능하므로 수소의 분압을 조정하여 WNx가 산화하는 것을 방지할 수 있는 것이다.
그러나 WNx+ 3O2↔ WO3는 산소 분위기에서 산화를 조절하기가 극히어렵다.
이어, 도 2h에서와 같이, 선택산화후의 게이트 전극(29b)이 형성된 전면에 450 ~ 550Å의 두께, 예를들면 500Å 두께의 제 2 절연층(도면에 도시되지 않음)을 형성하고 에치백하여 선택산화후의 게이트 전극(29b)의 양측면에 게이트 측벽(31)을 형성한다.
그리고 도 2i에서와 같이, 상기 게이트 측벽(31)을 포함하는 선택산화후의 게이트 전극(29b)을 마스크로하여 불순물 이온 주입 및 확산 공정으로 소오스/드레인 영역(32)을 형성한다.
이와 같은 본 발명은 게이트 전극 패터닝후에 선택 산화가 가능하도록한 것으로, 도 3에 나타낸 그래프에서와 같이 Si와 베리어층의 산화에 대한 평형 H2O/H2분압비가 다른것을 이용한 것이다.
즉, 도 3은 습식 수소 산화(Wet-hydrogen oxidation)공정에서 Si와 베리어층의 산화에 대한 평형 H2O/H2분압비가 다르므로 베리어층이 산화되지 않으면서 Si의 산화가 가능한 공정 영역이 있음을 나타낸 것이다.
도 3에서 보면 H2O/H2의 분압비를 10-3이하로 조절하는 경우 베리어층으로 TiN이나 TaN과 같은 물질도 선택 산화가 가능한 영역이 존재하기는 하나 H2O/H2분압비를 10-3이하로 조절하는 것은 어려워 실제 반도체 소자 제조 공정에 적용할 수 없음을 보여준다.
본 발명에서는 10-6~ 1의 크기로 H2O/H2/N2분압비를 조절할 수 있는 WNx와 MoNx를 베리어로 사용하여 선택 산화가 가능하도록한 것이다.
그리고 본 발명의 반도체 소자의 게이트 전극 형성 방법에서는 파티클 문제가 적고 저항이 낮은 TiSix층을 형성하기 위하여 Si/Ti의 비를 2.1 ~ 2.3으로 낮추어 사용한다.
TiSix/poly-Si 구조의 산화 공정 중에 TiSix표면에 SiO2막이 형성되는데, 이과정에서 TiSix의 Si가 소모되므로 이상 산화를 막기 위해서는 Si의 추가적인 공급이 필수적이다.
본 발명에서는 TiSix박막의 하부에 비정질 Si층을 형성하여 산화 공정중에 필요한 Si가 공급되도록 하였다.
이와 같은 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 다음과 같은 효과가 있다.
10-6~ 1의 크기로 H2O/H2/N2분압비를 조절할 수 있는 WNx또는 MoNx를 베리어로 사용하여 선택 산화가 가능하도록 하여 식각 손상을 입은 게이트 절연막의 효율적인 복구가 가능하도록 하는 효과가 있다.
또한, 비정질의 WNx또는 MoNx를 베리어층으로 사용하여 후속 열공정에서의 Ti확산에 따른 TiSix스파이크의 형성을 효과적으로 억제할 수 있다.
그리고 TiSix층 하부에 제 2 반도체층을 형성하여 선택적 산화 공정에서 소모되는 Si를 공급하여 이상 산화의 원인이되는 Ti-rich silicide의 형성을 억제할 수 있다.
이와 같은 효과들은 256M 이상의 DRAM의 게이트 구조에 적용할 수 있는 저저항 및 GOI 특성이 우수한 Ti 폴리사이드 구조의 게이트를 확보할 수 있다는 것을 의미한다.
Claims (8)
- 반도체 기판상에 게이트 절연막과 게이트 절연막상에 제 1 반도체층을 형성하는 공정과,상기 제 1 반도체층상에 질화 금속층을 형성하는 공정과,상기 질화 금속층상에 제 2 반도체층을 형성하는 공정과,상기 제 1 반도체층,상기 질화 금속층 그리고 상기 제 2 반도체층을 선택 식각하여 게이트 전극을 형성하는 공정과,습식 수소 분위기에서 게이트 절연막과 상기 제 1 및 제 2 반도체층을 산화하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 질화 금속층은 비정질상의 WNx또는 MoNx층을 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 질화 금속층은 질소 함유량이 10 ~ 45%인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 제 2 반도체층을 100 ~ 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 금속실리사이드층을 TiSix를 900 ~ 1100Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 5 항에 있어서, TiSix층의 Si/Ti의 비를 2.1 ~ 2.2로 하여 열처리후의 비저항이 20μΩ㎝이하가 되도록 하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 제 1 항에 있어서, 습식 수소 산화 공정을 H2O/H2/N2분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
- 소자 격리층에 의해서 활성 영역이 정의된 반도체 기판의 표면에 게이트 절연막을 형성하는 공정과,상기 게이트 절연막상에 제 1 반도체층, WNx층, 제 2 반도체층을 차례로 형성하는 공정과,상기 제 2 반도체층상에 TiSix층,제 1 절연층을 형성하는 공정과,상기 반도체 기판상에 적층 형성된 물질층들을 선택적으로 식각하여 게이트 전극을 형성하는 공정과,선택적으로 TiSix층,도우프드 제 1 반도체층,반도체 기판을 산화시켜 게이트 절연막의 식각 손상을 복구하는 공정과,전면에 제 2 절연층을 형성하고 에치백하여 게이트 전극의 양측면에 게이트 측벽을 형성하는 공정과,상기 게이트 측벽을 포함하는 게이트 전극을 마스크로하여 불순물 이온 주입 및 확산 공정으로 소오스/드레인 영역을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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