JP2000022101A - トレンチ・キャパシタ構造およびその製造方法 - Google Patents
トレンチ・キャパシタ構造およびその製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】
【課題】 深いトレンチ電極の分散直列抵抗が大幅に低
減したトレンチ・キャパシタ構造およびその製造方法を
提供する。 【解決手段】 トレンチの下部領域内のトレンチ電極の
構成要素として耐熱金属サリサイドを生じる方法を用い
てトレンチ・キャパシタを製作する。このサリサイド含
有トレンチ電極は同様の大きさの従来のトレンチ電極と
比べて低い直列抵抗を有し、そのため基本寸法を低減し
たメモリ・セルのレイアウトまたは低減されたセル・ア
クセス時間あるいはその両方が可能になる。本発明のト
レンチ・キャパシタは、ＤＲＡＭメモリ・セルの構成要
素として特に有用である。
減したトレンチ・キャパシタ構造およびその製造方法を
提供する。 【解決手段】 トレンチの下部領域内のトレンチ電極の
構成要素として耐熱金属サリサイドを生じる方法を用い
てトレンチ・キャパシタを製作する。このサリサイド含
有トレンチ電極は同様の大きさの従来のトレンチ電極と
比べて低い直列抵抗を有し、そのため基本寸法を低減し
たメモリ・セルのレイアウトまたは低減されたセル・ア
クセス時間あるいはその両方が可能になる。本発明のト
レンチ・キャパシタは、ＤＲＡＭメモリ・セルの構成要
素として特に有用である。
Description
【０００１】
【発明の属する技術分野】本発明は集積回路素子用のト
レンチ・キャパシタの製造および設計に関し、特に動的
ランダム・アクセス・メモリ（ＤＲＡＭ）セルおよびこ
れを含む先端メモリ素子に関する。
レンチ・キャパシタの製造および設計に関し、特に動的
ランダム・アクセス・メモリ（ＤＲＡＭ）セルおよびこ
れを含む先端メモリ素子に関する。
【０００２】
【従来の技術】一般に、動的ランダム・アクセス・メモ
リ（ＤＲＡＭ）セルなどの半導体メモリ素子は大量の情
報を記憶するために用いられる複数のメモリ・セルを含
む。各メモリ・セルは通常電荷を蓄積するためのキャパ
シタ、およびこのキャパシタの充電および放電の経路を
開閉するための電界効果トランジスタ（ＦＥＴ）を含
む。ＤＲＡＭ集積回路チップのセル数（および対応する
メモリ容量のビット数）は３年毎に約４倍に増加してお
り、それはメモリ・セルを小さくすることで達成されて
きた。困ったことに、セルが小さいとキャパシタを製作
する面積が少なくなる。
リ（ＤＲＡＭ）セルなどの半導体メモリ素子は大量の情
報を記憶するために用いられる複数のメモリ・セルを含
む。各メモリ・セルは通常電荷を蓄積するためのキャパ
シタ、およびこのキャパシタの充電および放電の経路を
開閉するための電界効果トランジスタ（ＦＥＴ）を含
む。ＤＲＡＭ集積回路チップのセル数（および対応する
メモリ容量のビット数）は３年毎に約４倍に増加してお
り、それはメモリ・セルを小さくすることで達成されて
きた。困ったことに、セルが小さいとキャパシタを製作
する面積が少なくなる。
【０００３】さらに、ＤＲＡＭセルの寸法が世代毎に小
さくなるにつれて、深いトレンチ記憶キャパシタの断面
積は基本寸法（ground rule）の自乗に反比例して小さ
くなるが、トレンチの深さはほぼ一定のままである。こ
のトレンチ形状の変化の結果、この深いトレンチに含ま
れるポリシリコン電極の寄与により直列抵抗が大幅に増
加する。この抵抗の増加により、対応するメモリ・セル
にアクセスできる速度が不利に制限される。
さくなるにつれて、深いトレンチ記憶キャパシタの断面
積は基本寸法（ground rule）の自乗に反比例して小さ
くなるが、トレンチの深さはほぼ一定のままである。こ
のトレンチ形状の変化の結果、この深いトレンチに含ま
れるポリシリコン電極の寄与により直列抵抗が大幅に増
加する。この抵抗の増加により、対応するメモリ・セル
にアクセスできる速度が不利に制限される。
【０００４】ＤＲＡＭトレンチ・キャパシタの直列抵抗
を低減する１つの方法は、ディープ・トレンチ・ポリシ
リコンのドープ濃度を増加することである。しかしこの
方法は直列抵抗を僅かに低下させるにすぎず、したがっ
て寸法が小さいＤＲＡＭセル作製への応用可能性が制限
された。
を低減する１つの方法は、ディープ・トレンチ・ポリシ
リコンのドープ濃度を増加することである。しかしこの
方法は直列抵抗を僅かに低下させるにすぎず、したがっ
て寸法が小さいＤＲＡＭセル作製への応用可能性が制限
された。
【０００５】したがって、トレンチ・キャパシタ、およ
びこのようなキャパシタを組み込んだ素子（たとえばＤ
ＲＡＭチップ）に関連する直列抵抗の問題により効果的
に対処する新しい製造方法または設計あるいはその両方
が依然として必要である。
びこのようなキャパシタを組み込んだ素子（たとえばＤ
ＲＡＭチップ）に関連する直列抵抗の問題により効果的
に対処する新しい製造方法または設計あるいはその両方
が依然として必要である。
【０００６】
【発明が解決しようとする課題】本発明は深いトレンチ
電極の分散直列抵抗が所与のトレンチ形状について大幅
に低減したトレンチ・キャパシタ構造およびトレンチ・
キャパシタの製造方法を提供する。
電極の分散直列抵抗が所与のトレンチ形状について大幅
に低減したトレンチ・キャパシタ構造およびトレンチ・
キャパシタの製造方法を提供する。
【０００７】本発明は、深いトレンチ電極の直列キャパ
シタンスが所与のトレンチ形状について大幅に増加した
トレンチ・キャパシタ構造およびトレンチ・キャパシタ
の製造方法を提供する。
シタンスが所与のトレンチ形状について大幅に増加した
トレンチ・キャパシタ構造およびトレンチ・キャパシタ
の製造方法を提供する。
【０００８】本発明の他の目的は、従来のＤＲＡＭおよ
び先端メモリ・セル素子に用いることができるトレンチ
・キャパシタ構造を提供することである。
び先端メモリ・セル素子に用いることができるトレンチ
・キャパシタ構造を提供することである。
【０００９】
【課題を解決するための手段】一態様において、本発明
はトレンチ・キャパシタの低いトレンチ領域に耐熱金属
サリサイド材料を形成する方法を包含する。このトレン
チは瓶形であることが好ましい。本発明の方法は （ａ）半導体基板中の狭い上部領域と広い下部領域とを
有する記憶トレンチに、このトレンチの広い下部領域内
にボイドを残してポリシリコン層を充填するステップ
と、（ｂ）ステップ（ａ）で提供した構造を平坦化する
ステップと、（ｃ）トレンチの狭い上部領域内のポリシ
リコン層を凹ませてトレンチの広い下部領域内のボイド
を露出させるステップと、（ｄ）前記狭い上部領域およ
び前記広い下部領域を含む前記瓶形記憶トレンチ上に共
形耐熱金属層を形成するステップと、（ｅ）前記トレン
チの前記広い下部領域内に耐熱金属サリサイド層を形成
するステップと、（ｆ）前記トレンチの前記狭い上部領
域から前記共形耐熱金属層をエッチングによって除去す
るステップと、（ｇ）前記トレンチにポリシリコンを充
填するステップと、（ｈ）ステップ（ｇ）で提供した構
造を平坦化するステップとを含むことが好ましい。
はトレンチ・キャパシタの低いトレンチ領域に耐熱金属
サリサイド材料を形成する方法を包含する。このトレン
チは瓶形であることが好ましい。本発明の方法は （ａ）半導体基板中の狭い上部領域と広い下部領域とを
有する記憶トレンチに、このトレンチの広い下部領域内
にボイドを残してポリシリコン層を充填するステップ
と、（ｂ）ステップ（ａ）で提供した構造を平坦化する
ステップと、（ｃ）トレンチの狭い上部領域内のポリシ
リコン層を凹ませてトレンチの広い下部領域内のボイド
を露出させるステップと、（ｄ）前記狭い上部領域およ
び前記広い下部領域を含む前記瓶形記憶トレンチ上に共
形耐熱金属層を形成するステップと、（ｅ）前記トレン
チの前記広い下部領域内に耐熱金属サリサイド層を形成
するステップと、（ｆ）前記トレンチの前記狭い上部領
域から前記共形耐熱金属層をエッチングによって除去す
るステップと、（ｇ）前記トレンチにポリシリコンを充
填するステップと、（ｈ）ステップ（ｇ）で提供した構
造を平坦化するステップとを含むことが好ましい。
【００１０】ステップ（ｅ）は、前記トレンチの広い下
部領域内に形成された耐熱金属を低い抵抗を有する耐熱
金属サリサイドに変換することができる選択的反応を用
いて行うことが好ましい。
部領域内に形成された耐熱金属を低い抵抗を有する耐熱
金属サリサイドに変換することができる選択的反応を用
いて行うことが好ましい。
【００１１】本発明の別の態様は、トレンチ内にあるサ
リサイドを有するトレンチ・キャパシタ構造に関する。
本発明のキャパシタ構造はＤＲＡＭメモリ・セル内の記
憶キャパシタ（storage capacitor）として有用である
ことが好ましい。本発明のキャパシタ構造は、狭い上部
領域と広い下部領域とを有するトレンチを含み、広い下
部領域が耐熱金属サリサイド層をその上に形成したポリ
シリコンの外部層とポリシリコンの内部層を含むことが
好ましい。このトレンチは瓶形であることが好ましい。
リサイドを有するトレンチ・キャパシタ構造に関する。
本発明のキャパシタ構造はＤＲＡＭメモリ・セル内の記
憶キャパシタ（storage capacitor）として有用である
ことが好ましい。本発明のキャパシタ構造は、狭い上部
領域と広い下部領域とを有するトレンチを含み、広い下
部領域が耐熱金属サリサイド層をその上に形成したポリ
シリコンの外部層とポリシリコンの内部層を含むことが
好ましい。このトレンチは瓶形であることが好ましい。
【００１２】本発明の他の態様は、少なくとも本発明の
ＤＲＡＭセル・キャパシタ構造を一構成要素として含む
先端メモリ・セル素子を対象とする。
ＤＲＡＭセル・キャパシタ構造を一構成要素として含む
先端メモリ・セル素子を対象とする。
【００１３】
【発明の実施の形態】次に本発明を本明細書に付随する
図面を参照してより詳しく説明する。本発明が図示され
た特定の構造に限定されるものではないことを理解され
たい。図には瓶形トレンチを示すが、本発明は後述のよ
うに他の形のトレンチを用い、別のボイド形成方法を用
いて実施することもできる。種々の構成要素に対して選
択されたドーパント・タイプがその素子の所期の電気的
作用と合致する限り、本発明は特定のどの種類のドーパ
ントの使用にも限定されないことを理解されたい。
図面を参照してより詳しく説明する。本発明が図示され
た特定の構造に限定されるものではないことを理解され
たい。図には瓶形トレンチを示すが、本発明は後述のよ
うに他の形のトレンチを用い、別のボイド形成方法を用
いて実施することもできる。種々の構成要素に対して選
択されたドーパント・タイプがその素子の所期の電気的
作用と合致する限り、本発明は特定のどの種類のドーパ
ントの使用にも限定されないことを理解されたい。
【００１４】図１ないし図７は、本発明のＤＲＡＭセル
・キャパシタ構造を製作するために本発明で使用できる
種々の加工ステップを示す。具体的には、図１は本発明
のステップ（ａ）に用いられる初期の瓶形トレンチ構造
１０の断面図である。図１に示すこの瓶形トレンチ構造
は、好ましくは軽度にドープしたエピタキシアル領域１
４と１つまたは複数のパッド誘電層２４とを有する半導
体基板１２を含む。このパッド誘電層（通常窒化シリコ
ン）はトレンチ１６の形成に使用されるエッチング工程
中に保護層として働く。トレンチ１６は狭い上部領域１
６ａおよび広い下部領域１６ｂを有することが好まし
い。場合によっては、半導体基板１２とパッド誘電体２
４との間に薄い酸化物層（図示せず）を形成することが
望ましい。
・キャパシタ構造を製作するために本発明で使用できる
種々の加工ステップを示す。具体的には、図１は本発明
のステップ（ａ）に用いられる初期の瓶形トレンチ構造
１０の断面図である。図１に示すこの瓶形トレンチ構造
は、好ましくは軽度にドープしたエピタキシアル領域１
４と１つまたは複数のパッド誘電層２４とを有する半導
体基板１２を含む。このパッド誘電層（通常窒化シリコ
ン）はトレンチ１６の形成に使用されるエッチング工程
中に保護層として働く。トレンチ１６は狭い上部領域１
６ａおよび広い下部領域１６ｂを有することが好まし
い。場合によっては、半導体基板１２とパッド誘電体２
４との間に薄い酸化物層（図示せず）を形成することが
望ましい。
【００１５】半導体基板１２は、Ｓｉ、Ｇｅ、ＧａＰ、
ＩｎＡｓ、ＩｎＰ、ＳｉＧｅ、ＧａＡｓまたは他のＩＩ
Ｉ／Ｖ族化合物を含むがそれだけに限定されないどの通
常の半導体材料からでも形成することができる。半導体
基板１２は、これらの半導体材料のうち、Ｓｉを含むこ
とが最も好ましい。
ＩｎＡｓ、ＩｎＰ、ＳｉＧｅ、ＧａＡｓまたは他のＩＩ
Ｉ／Ｖ族化合物を含むがそれだけに限定されないどの通
常の半導体材料からでも形成することができる。半導体
基板１２は、これらの半導体材料のうち、Ｓｉを含むこ
とが最も好ましい。
【００１６】広い下部トレンチ領域１６ｂに、埋め込み
プレートとして外方拡散した領域１８およびノード誘電
層２０が示されている。狭い上部領域１６ａはシリコン
の局部酸化（ＬＯＣＯＳ）あるいは他の方法で形成でき
る酸化物カラー２２を含むことが好ましい。
プレートとして外方拡散した領域１８およびノード誘電
層２０が示されている。狭い上部領域１６ａはシリコン
の局部酸化（ＬＯＣＯＳ）あるいは他の方法で形成でき
る酸化物カラー２２を含むことが好ましい。
【００１７】図１に示す初期の瓶形構造は当業者に周知
の従来の方法で作られる。たとえば、図１の瓶形構造は
米国特許第４６４９６２５号、米国特許第５６５８８１
６号、および米国特許第５６９２２８１号に開示された
方法を用いて製作することができ、その内容は参照によ
り本明細書に含まれる。この埋め込みプレートはトレン
チ壁を通して適当な導電型ドーパントを拡散させるどの
従来の方法ででも形成することができる。たとえば、そ
の開示が参照により本明細書に含まれる米国特許第５３
９５７８６号に開示されている方法を参照されたい。
の従来の方法で作られる。たとえば、図１の瓶形構造は
米国特許第４６４９６２５号、米国特許第５６５８８１
６号、および米国特許第５６９２２８１号に開示された
方法を用いて製作することができ、その内容は参照によ
り本明細書に含まれる。この埋め込みプレートはトレン
チ壁を通して適当な導電型ドーパントを拡散させるどの
従来の方法ででも形成することができる。たとえば、そ
の開示が参照により本明細書に含まれる米国特許第５３
９５７８６号に開示されている方法を参照されたい。
【００１８】本発明によれば、図１に示す構造、具体的
には狭い上部領域１６ａおよび広い下部領域１６ｂを、
広い下部トレンチ領域１６ｂ内にボイド２８を形成する
のに充分な付着条件下でポリシリコン層２６で充填す
る。次いでこのポリシリコン層２６を平坦化すると図２
に示す構造が得られる。
には狭い上部領域１６ａおよび広い下部領域１６ｂを、
広い下部トレンチ領域１６ｂ内にボイド２８を形成する
のに充分な付着条件下でポリシリコン層２６で充填す
る。次いでこのポリシリコン層２６を平坦化すると図２
に示す構造が得られる。
【００１９】図２に示すポリシリコンおよびボイドは、
化学気相付着（ＣＶＤ）や低圧化学気相付着（ＬＰＣＶ
Ｄ）などの従来の付着方法を用いて、瓶形トレンチキャ
パシタ構造の下部トレンチ領域内に形成される。本発明
では、ポリシリコン層２６およびボイド２８を形成する
ために、これらの付着方法のうち、ＬＰＣＶＤが極めて
好ましい。ポリシリコン層２６を付着しボイド２８を形
成するのに用いられる付着条件は、実際に用いる方法お
よびトレンチ形状に応じて変わる。大部分の場合、用い
られる付着条件はポリシリコン充填に通常用いられる条
件でよい。ボイドはトレンチ壁上へのポリシリコン付着
による狭い領域１６ａの閉鎖によってできる。選択され
た付着条件で所望のボイドの形成が起こらないときは、
ポリシリコンの平坦化の後に米国特許第５６９２２８１
号に記述されているようなエッチング法を用いてボイド
を形成または拡張することができる。
化学気相付着（ＣＶＤ）や低圧化学気相付着（ＬＰＣＶ
Ｄ）などの従来の付着方法を用いて、瓶形トレンチキャ
パシタ構造の下部トレンチ領域内に形成される。本発明
では、ポリシリコン層２６およびボイド２８を形成する
ために、これらの付着方法のうち、ＬＰＣＶＤが極めて
好ましい。ポリシリコン層２６を付着しボイド２８を形
成するのに用いられる付着条件は、実際に用いる方法お
よびトレンチ形状に応じて変わる。大部分の場合、用い
られる付着条件はポリシリコン充填に通常用いられる条
件でよい。ボイドはトレンチ壁上へのポリシリコン付着
による狭い領域１６ａの閉鎖によってできる。選択され
た付着条件で所望のボイドの形成が起こらないときは、
ポリシリコンの平坦化の後に米国特許第５６９２２８１
号に記述されているようなエッチング法を用いてボイド
を形成または拡張することができる。
【００２０】ポリシリコンは従来の平坦化法を用いて平
坦化される。たとえば、平坦化は化学機械研磨（ＣＭ
Ｐ）またはエッチングを用いて行うことができる。
坦化される。たとえば、平坦化は化学機械研磨（ＣＭ
Ｐ）またはエッチングを用いて行うことができる。
【００２１】平坦化の後、ポリシリコン充填物２６を図
３に示すように凹ませ、それにより狭い上部トレンチ領
域１６ａ内のポリシリコン層２６を選択的に除去し、広
い下部領域１６ｂ内のボイド２８を露出させることが好
ましい。この凹み形成ステップは、従来のどの異方性ま
たは等方性エッチング法を用いても行うことができる。
あるいは、異方性および等方性エッチング法の組み合わ
せを用いてポリシリコン２６を凹ませることもできる。
好適なエッチング方法の例には、イオン強化エッチン
グ、イオン誘導エッチング、プラズマ・エッチング、反
応性イオン・エッチング、反応性イオン・ビーム・エッ
チング、マイクロ波プラズマ・エッチング、化学エッチ
ング、または他の類似のエッチング方法が含まれる。こ
の凹み形成は、塩素やフッ素などのハロゲンを反応性プ
ラズマ・ガスとして用いるプラズマ・エッチング法で行
うことが好ましい。前もって形成されたボイド２８が充
分に大きいならば、用いられる凹み形成法はトレンチの
広い下部領域１６ｂからポリシリコンを大幅に除去しな
いことが好ましい。上記のように、凹み形成ステップの
一部としてまたはこれに続いてボイドを形成するかまた
はボイドを大きくすることが望ましい。
３に示すように凹ませ、それにより狭い上部トレンチ領
域１６ａ内のポリシリコン層２６を選択的に除去し、広
い下部領域１６ｂ内のボイド２８を露出させることが好
ましい。この凹み形成ステップは、従来のどの異方性ま
たは等方性エッチング法を用いても行うことができる。
あるいは、異方性および等方性エッチング法の組み合わ
せを用いてポリシリコン２６を凹ませることもできる。
好適なエッチング方法の例には、イオン強化エッチン
グ、イオン誘導エッチング、プラズマ・エッチング、反
応性イオン・エッチング、反応性イオン・ビーム・エッ
チング、マイクロ波プラズマ・エッチング、化学エッチ
ング、または他の類似のエッチング方法が含まれる。こ
の凹み形成は、塩素やフッ素などのハロゲンを反応性プ
ラズマ・ガスとして用いるプラズマ・エッチング法で行
うことが好ましい。前もって形成されたボイド２８が充
分に大きいならば、用いられる凹み形成法はトレンチの
広い下部領域１６ｂからポリシリコンを大幅に除去しな
いことが好ましい。上記のように、凹み形成ステップの
一部としてまたはこれに続いてボイドを形成するかまた
はボイドを大きくすることが望ましい。
【００２２】凹み形成の後、図４に示すように共形耐熱
金属層３０を付着させる。この耐熱金属層は、共形層を
形成することができるどんな従来の付着方法を用いて形
成することもできる。好適な付着方法の例には、ＣＶ
Ｄ、スパッタ、電気めっき、無電解めっき、または他の
同様な方法がある。耐熱金属層３０はＣＶＤによって形
成することが好ましい。
金属層３０を付着させる。この耐熱金属層は、共形層を
形成することができるどんな従来の付着方法を用いて形
成することもできる。好適な付着方法の例には、ＣＶ
Ｄ、スパッタ、電気めっき、無電解めっき、または他の
同様な方法がある。耐熱金属層３０はＣＶＤによって形
成することが好ましい。
【００２３】層３０を形成するのに種々の耐熱金属を用
いることができる。好適な耐熱金属の例には、Ｔｉ、Ｔ
ａ、Ｗ、Ｃｏ、Ｍｏ、またはシリコン含有材料の存在下
でアニールしたときに金属サリサイドを形成することが
できる他の耐熱金属がある。すなわち、たとえばＴｉ層
が形成されると、後述のアニール条件でＴｉをＴｉＳｉ
x（好ましくはＴｉＳｉ2）に変換することができる。
いることができる。好適な耐熱金属の例には、Ｔｉ、Ｔ
ａ、Ｗ、Ｃｏ、Ｍｏ、またはシリコン含有材料の存在下
でアニールしたときに金属サリサイドを形成することが
できる他の耐熱金属がある。すなわち、たとえばＴｉ層
が形成されると、後述のアニール条件でＴｉをＴｉＳｉ
x（好ましくはＴｉＳｉ2）に変換することができる。
【００２４】耐熱金属層３０の付着の後、アニールによ
り領域１６ｂ内の耐熱金属とポリシリコンとの界面でサ
リサイドの形成が起こり、図５に示すように広い下部ト
レンチ領域１６ｂ内に耐熱金属サリサイド層３２が形成
される。狭い上部トレンチ領域１６ａ内には耐熱金属サ
リサイドが形成されないことが極めて好ましい。領域１
６ａ内のサリサイド形成は、カラー酸化物２２により、
また、凹み形成ステップの間に領域１６ａからポリシリ
コンを除去することにより防止される。
り領域１６ｂ内の耐熱金属とポリシリコンとの界面でサ
リサイドの形成が起こり、図５に示すように広い下部ト
レンチ領域１６ｂ内に耐熱金属サリサイド層３２が形成
される。狭い上部トレンチ領域１６ａ内には耐熱金属サ
リサイドが形成されないことが極めて好ましい。領域１
６ａ内のサリサイド形成は、カラー酸化物２２により、
また、凹み形成ステップの間に領域１６ａからポリシリ
コンを除去することにより防止される。
【００２５】本発明に用いられるアニール・ステップ
は、ヘリウム、窒素、アルゴン、またはこれらの混合物
などの非酸化性雰囲気の存在下で行うことが好ましい。
このアニール・ステップは常圧または適当な減圧下で行
うことができる。このアニールは約６００℃〜約１００
０℃の温度で、約５秒〜約１時間の間行うことが好まし
い。通常高いアニール温度のとき短いアニール時間が用
いられ、通常低いアニール温度のときに長いアニール時
間が用いられる。このアニールは約７００℃〜約８００
℃の温度で、約１０秒〜約６０秒の間行うことがより好
ましい。このアニール・ステップは所定の温度で行うこ
とができるが、あるいは種々の傾き／保持（ramp and s
oak）サイクルを用いて所望の温度に昇温することがで
きる。
は、ヘリウム、窒素、アルゴン、またはこれらの混合物
などの非酸化性雰囲気の存在下で行うことが好ましい。
このアニール・ステップは常圧または適当な減圧下で行
うことができる。このアニールは約６００℃〜約１００
０℃の温度で、約５秒〜約１時間の間行うことが好まし
い。通常高いアニール温度のとき短いアニール時間が用
いられ、通常低いアニール温度のときに長いアニール時
間が用いられる。このアニールは約７００℃〜約８００
℃の温度で、約１０秒〜約６０秒の間行うことがより好
ましい。このアニール・ステップは所定の温度で行うこ
とができるが、あるいは種々の傾き／保持（ramp and s
oak）サイクルを用いて所望の温度に昇温することがで
きる。
【００２６】本発明のアニール・ステップで形成される
耐熱金属サリサイドは、約１５〜約１５０μオーム−ｃ
ｍの実測抵抗率を有する。アニール・ステップで形成さ
れる耐熱金属サリサイドの抵抗率は約１５〜約２５μオ
ーム−ｃｍであることがより好ましい。
耐熱金属サリサイドは、約１５〜約１５０μオーム−ｃ
ｍの実測抵抗率を有する。アニール・ステップで形成さ
れる耐熱金属サリサイドの抵抗率は約１５〜約２５μオ
ーム−ｃｍであることがより好ましい。
【００２７】トレンチ構造の広い下部領域１６ｂ中に所
望の耐熱金属サリサイド層３２を形成した後、上部領域
１６ａ中の残りの耐熱金属層３０を除去する。得られる
構造を図６に示す。耐熱金属のエッチングには高選択性
の化学的湿式エッチング法を用いて残りの層３０を除去
することが好ましい。耐熱金属をキャパシタ構造の上部
トレンチ領域から除去することができるどの化学エッチ
ャントも本発明に用いることができる。好適な化学エッ
チャントの実例には、Ｈ2Ｏ2、ＨＣｌ、ＨＮＯ 3、酢
酸、クロム酸、リン酸、硫酸、水酸化アンモニウム、ま
たはその他の化学エッチャントがある。これらの化学エ
ッチャントの相互混合物または水との混合物も用いるこ
とができる。Ｈ2Ｏ2が好ましい化学エッチャントであ
る。
望の耐熱金属サリサイド層３２を形成した後、上部領域
１６ａ中の残りの耐熱金属層３０を除去する。得られる
構造を図６に示す。耐熱金属のエッチングには高選択性
の化学的湿式エッチング法を用いて残りの層３０を除去
することが好ましい。耐熱金属をキャパシタ構造の上部
トレンチ領域から除去することができるどの化学エッチ
ャントも本発明に用いることができる。好適な化学エッ
チャントの実例には、Ｈ2Ｏ2、ＨＣｌ、ＨＮＯ 3、酢
酸、クロム酸、リン酸、硫酸、水酸化アンモニウム、ま
たはその他の化学エッチャントがある。これらの化学エ
ッチャントの相互混合物または水との混合物も用いるこ
とができる。Ｈ2Ｏ2が好ましい化学エッチャントであ
る。
【００２８】トレンチ構造の上部領域１６ａから耐熱金
属３０を除去した後、次にポリシリコン層２６の形成に
用いた上記付着方法のどれかを用いて、トレンチにさら
にポリシリコン３４を充填する。次いでキャパシタ構造
を上記の平坦化方法またはプラズマ・エッチングのどち
らかを用いて平坦化すると、図７に示すキャパシタ構造
が得られる。
属３０を除去した後、次にポリシリコン層２６の形成に
用いた上記付着方法のどれかを用いて、トレンチにさら
にポリシリコン３４を充填する。次いでキャパシタ構造
を上記の平坦化方法またはプラズマ・エッチングのどち
らかを用いて平坦化すると、図７に示すキャパシタ構造
が得られる。
【００２９】トレンチの広い下部領域中に耐熱サリサイ
ド層３２を含む本発明のキャパシタ構造は、このような
金属サリサイド層をその中に含まない相当する構造より
大幅に低い直列抵抗を有する。通常、本発明は深いトレ
ンチのポリシリコンに起因する直列抵抗を、所与のトレ
ンチ形状／基本寸法について１００分の一にも低減する
ことができる。あるいは、本発明を用いて、より広いキ
ャパシタ構造に類似の直列抵抗を有するより小さい基本
寸法のキャパシタ構造を製作することもできる。
ド層３２を含む本発明のキャパシタ構造は、このような
金属サリサイド層をその中に含まない相当する構造より
大幅に低い直列抵抗を有する。通常、本発明は深いトレ
ンチのポリシリコンに起因する直列抵抗を、所与のトレ
ンチ形状／基本寸法について１００分の一にも低減する
ことができる。あるいは、本発明を用いて、より広いキ
ャパシタ構造に類似の直列抵抗を有するより小さい基本
寸法のキャパシタ構造を製作することもできる。
【００３０】本発明のキャパシタ構造は、図８に示すよ
うなＤＲＡＭメモリ・セルまたは他の集積回路素子に用
いることができる。具体的には、図８のメモリ・セルは
図７に示すキャパシタ構造、ならびにｎ−バンド領域３
６、ｐ−ウエル４８、浅いトレンチ隔離領域３８、埋め
込みストラップ領域４２、アレイ注入領域４０、ゲート
導体領域４４、およびアレイ導体領域４６を含む。
うなＤＲＡＭメモリ・セルまたは他の集積回路素子に用
いることができる。具体的には、図８のメモリ・セルは
図７に示すキャパシタ構造、ならびにｎ−バンド領域３
６、ｐ−ウエル４８、浅いトレンチ隔離領域３８、埋め
込みストラップ領域４２、アレイ注入領域４０、ゲート
導体領域４４、およびアレイ導体領域４６を含む。
【００３１】図８に示すメモリ・セル素子は、本発明の
方法を、浅いトレンチ分離、ゲート導体領域、およびそ
の他のメモリ・セル構成要素を形成するための当業者に
周知の他の製造ステップと組み合わせて用いて製作する
ことができる。ｎ−バンド領域の形成は欧州公告特許出
願第８２２５９９号に記載されており、その開示は参照
により本明細書に含まれる。これらの製造ステップの例
は上記の特許文書に開示され、または他の手段で当業者
に周知であり、あるいはその両方である。
方法を、浅いトレンチ分離、ゲート導体領域、およびそ
の他のメモリ・セル構成要素を形成するための当業者に
周知の他の製造ステップと組み合わせて用いて製作する
ことができる。ｎ−バンド領域の形成は欧州公告特許出
願第８２２５９９号に記載されており、その開示は参照
により本明細書に含まれる。これらの製造ステップの例
は上記の特許文書に開示され、または他の手段で当業者
に周知であり、あるいはその両方である。
【００３２】メモリ・セルおよびその製造に加えて、本
発明のキャパシタ構造および製造方法は他の集積構造素
子および素子製造法との組み合わせにおいても有用であ
る。
発明のキャパシタ構造および製造方法は他の集積構造素
子および素子製造法との組み合わせにおいても有用であ
る。
【００３３】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３４】（１）半導体基板中にトレンチ・キャパシ
タ構造を製作する方法であって、（ａ）（ｉ）狭い上部
領域と広い下部領域とを有するトレンチと、（ｉｉ）基
板内の前記広い下部領域の周りの電極と、（ｉｉｉ）前
記トレンチを前記電極において内張りする共形ノード誘
電体とを有する半導体基板を提供するステップと、
（ｂ）前記トレンチの前記広い下部領域中にボイドを残
して前記トレンチをポリシリコン層で充填するステップ
と、（ｃ）ステップ（ｂ）で得られる構造を平坦化する
ステップと、（ｄ）前記トレンチの前記狭い上部領域内
のポリシリコン層を除去し、前記トレンチの前記広い下
部領域内の前記ボイドを露出させるステップと、（ｅ）
前記狭い上部領域および前記広い下部領域内に共形耐熱
金属層を形成するステップと、（ｆ）前記構造をアニー
ルして前記トレンチ構造の前記広い下部領域内に耐熱金
属サリサイド層を形成するステップと、（ｇ）前記トレ
ンチの前記狭い上部領域から前記共形耐熱金属層を除去
するステップと、（ｈ）前記トレンチ構造にポリシリコ
ンを充填するステップと、（ｉ）ステップ（ｈ）で得ら
れる構造を平坦化するステップとを含む方法。 （２）前記半導体基板がＳｉである、上記（１）に記載
の方法。 （３）前記電極が外方拡散した埋め込みプレートであ
る、上記（１）に記載の方法。 （４）ステップ（ｂ）に先立って前記トレンチの上部領
域の周りにカラー酸化物を提供する、上記（１）に記載
の方法。 （５）ステップ（ｂ）が低圧化学気相付着によって行わ
れる、上記（１）に記載の方法。 （６）前記ボイドがステップ（ｂ）で付着した前記ポリ
シリコンによって完全に覆われる、上記（５）に記載の
方法。 （７）ステップ（ｃ）が化学機械研磨またはエッチング
によって行われる、上記（１）に記載の方法。 （８）前記除去ステップ（ｄ）が異方性エッチング、等
方性エッチング、またはこれらの組み合わせによって前
記ポリシリコンをエッチングするステップを含む、上記
（１）に記載の方法。 （９）前記エッチングが、イオン強化エッチング、イオ
ン誘導エッチング、プラズマ・エッチング、反応性イオ
ン・エッチング、反応性イオン・ビーム・エッチング、
およびマイクロ波プラズマ・エッチングからなる群から
選択されるエッチングによって行われる、上記（８）に
記載の方法。 （１０）ステップ（ｄ）がハロゲンを反応性プラズマ・
ガスとして用いるプラズマ・エッチングによって行われ
る、上記（１）に記載の方法。 （１１）ステップ（ｄ）において前記ポリシリコンが前
記狭い上部領域から完全に除去される、上記（１）に記
載の方法。 （１２）ステップ（ｅ）が、化学気相付着、スパッタ、
電気めっき、および無電解めっきからなる群から選択さ
れる付着法によって行われる、上記（１）に記載の方
法。 （１３）ステップ（ｅ）が化学気相付着によって行われ
る、上記（１２）に記載の方法。 （１４）前記耐熱金属がＴａ、Ｗ、Ｃｏ、Ｔｉ、および
Ｍｏから成る群から選択される、上記（１）に記載の方
法。 （１５）前記アニールが非酸化性雰囲気の存在下に行わ
れる、上記（１）に記載の方法。 （１６）前記アニールが約６００℃〜約１０００℃の温
度で約５秒から約１時間行われる、上記（１５）に記載
の方法。 （１７）前記アニールが約７００℃〜約８００℃の温度
で約１０〜約６０秒間行われる、上記（１６）に記載の
方法。 （１８）前記耐熱金属サリサイドが約１５〜約１５０μ
オーム−ｃｍの抵抗率を有する、上記（１）に記載の方
法。 （１９）前記耐熱金属サリサイドが約１５〜約２５μオ
ーム−ｃｍの抵抗率を有する、上記（１８）に記載の方
法。 （２０）ステップ（ｇ）で前記耐熱金属がＨ2Ｏ2、ＨＣ
ｌ、ＨＮＯ3、酢酸、クロム酸、リン酸、硫酸、水酸化
アルミニウム、およびこれらの混合物から成る群から選
択された化学エッチャントを用いる湿式化学エッチング
によって除去される、上記（１）に記載の方法。 （２１）前記化学エッチャントがＨ2Ｏ2である上記（２
０）に記載の方法。 （２２）（ｉ）狭い上部領域および広い下部領域を有す
るトレンチと、（ｉｉ）前記基板内の前記広い下部領域
の周りの電極と、（ｉｉｉ）前記トレンチを内張りする
共形ノード誘電体と、（ｉｖ）前記トレンチ内の第２電
極とを含み、前記広い下部領域内の前記第２電極が前記
ノード誘電体の上の第１ポリシリコン層と、前記第１ポ
リシリコン層の上の耐熱金属サリサイド層と、前記サリ
サイド層の上の第２ポリシリコン層とを含む、半導体基
板内のキャパシタ構造。 （２３）前記半導体基板がＳｉである、上記（２２）に
記載のキャパシタ構造。 （２４）前記狭い上部トレンチ領域の周りにカラー酸化
物を含む、上記（２３）に記載のキャパシタ構造。 （２５）前記耐熱金属サリサイドがＴａ、Ｗ、Ｃｏ、Ｔ
ｉ、およびＭｏから成る群から選択される耐熱金属を含
む、上記（２２）に記載のキャパシタ構造。 （２６）前記耐熱金属サリサイドが約１５〜約１５０μ
オーム−ｃｍの抵抗率を有する、上記（２２）に記載の
キャパシタ構造。 （２７）前記耐熱金属サリサイドが約１５〜約２５μオ
ーム−ｃｍの抵抗率を有する、上記（２６）に記載のキ
ャパシタ構造。 （２８）（ｉ）上部領域および下部領域を有するトレン
チと、（ｉｉ）前記基板内の前記下部領域の周りの電極
と、（ｉｉｉ）前記トレンチを内張りする共形ノード誘
電体と、（ｉｖ）前記トレンチ内の第２電極とを含み、
前記下部領域内の前記第２電極が前記ノード誘電体の上
の第１ポリシリコン層と、前記第１ポリシリコン層の上
の耐熱金属サリサイド層と、前記サリサイド層の上の第
２ポリシリコン層とを含む、半導体基板内のキャパシタ
構造。 （２９）上記（２２）ないし（２８）のいずれか１つに
記載のトレンチ・キャパシタ構造を含むメモリ・セル素
子。
タ構造を製作する方法であって、（ａ）（ｉ）狭い上部
領域と広い下部領域とを有するトレンチと、（ｉｉ）基
板内の前記広い下部領域の周りの電極と、（ｉｉｉ）前
記トレンチを前記電極において内張りする共形ノード誘
電体とを有する半導体基板を提供するステップと、
（ｂ）前記トレンチの前記広い下部領域中にボイドを残
して前記トレンチをポリシリコン層で充填するステップ
と、（ｃ）ステップ（ｂ）で得られる構造を平坦化する
ステップと、（ｄ）前記トレンチの前記狭い上部領域内
のポリシリコン層を除去し、前記トレンチの前記広い下
部領域内の前記ボイドを露出させるステップと、（ｅ）
前記狭い上部領域および前記広い下部領域内に共形耐熱
金属層を形成するステップと、（ｆ）前記構造をアニー
ルして前記トレンチ構造の前記広い下部領域内に耐熱金
属サリサイド層を形成するステップと、（ｇ）前記トレ
ンチの前記狭い上部領域から前記共形耐熱金属層を除去
するステップと、（ｈ）前記トレンチ構造にポリシリコ
ンを充填するステップと、（ｉ）ステップ（ｈ）で得ら
れる構造を平坦化するステップとを含む方法。 （２）前記半導体基板がＳｉである、上記（１）に記載
の方法。 （３）前記電極が外方拡散した埋め込みプレートであ
る、上記（１）に記載の方法。 （４）ステップ（ｂ）に先立って前記トレンチの上部領
域の周りにカラー酸化物を提供する、上記（１）に記載
の方法。 （５）ステップ（ｂ）が低圧化学気相付着によって行わ
れる、上記（１）に記載の方法。 （６）前記ボイドがステップ（ｂ）で付着した前記ポリ
シリコンによって完全に覆われる、上記（５）に記載の
方法。 （７）ステップ（ｃ）が化学機械研磨またはエッチング
によって行われる、上記（１）に記載の方法。 （８）前記除去ステップ（ｄ）が異方性エッチング、等
方性エッチング、またはこれらの組み合わせによって前
記ポリシリコンをエッチングするステップを含む、上記
（１）に記載の方法。 （９）前記エッチングが、イオン強化エッチング、イオ
ン誘導エッチング、プラズマ・エッチング、反応性イオ
ン・エッチング、反応性イオン・ビーム・エッチング、
およびマイクロ波プラズマ・エッチングからなる群から
選択されるエッチングによって行われる、上記（８）に
記載の方法。 （１０）ステップ（ｄ）がハロゲンを反応性プラズマ・
ガスとして用いるプラズマ・エッチングによって行われ
る、上記（１）に記載の方法。 （１１）ステップ（ｄ）において前記ポリシリコンが前
記狭い上部領域から完全に除去される、上記（１）に記
載の方法。 （１２）ステップ（ｅ）が、化学気相付着、スパッタ、
電気めっき、および無電解めっきからなる群から選択さ
れる付着法によって行われる、上記（１）に記載の方
法。 （１３）ステップ（ｅ）が化学気相付着によって行われ
る、上記（１２）に記載の方法。 （１４）前記耐熱金属がＴａ、Ｗ、Ｃｏ、Ｔｉ、および
Ｍｏから成る群から選択される、上記（１）に記載の方
法。 （１５）前記アニールが非酸化性雰囲気の存在下に行わ
れる、上記（１）に記載の方法。 （１６）前記アニールが約６００℃〜約１０００℃の温
度で約５秒から約１時間行われる、上記（１５）に記載
の方法。 （１７）前記アニールが約７００℃〜約８００℃の温度
で約１０〜約６０秒間行われる、上記（１６）に記載の
方法。 （１８）前記耐熱金属サリサイドが約１５〜約１５０μ
オーム−ｃｍの抵抗率を有する、上記（１）に記載の方
法。 （１９）前記耐熱金属サリサイドが約１５〜約２５μオ
ーム−ｃｍの抵抗率を有する、上記（１８）に記載の方
法。 （２０）ステップ（ｇ）で前記耐熱金属がＨ2Ｏ2、ＨＣ
ｌ、ＨＮＯ3、酢酸、クロム酸、リン酸、硫酸、水酸化
アルミニウム、およびこれらの混合物から成る群から選
択された化学エッチャントを用いる湿式化学エッチング
によって除去される、上記（１）に記載の方法。 （２１）前記化学エッチャントがＨ2Ｏ2である上記（２
０）に記載の方法。 （２２）（ｉ）狭い上部領域および広い下部領域を有す
るトレンチと、（ｉｉ）前記基板内の前記広い下部領域
の周りの電極と、（ｉｉｉ）前記トレンチを内張りする
共形ノード誘電体と、（ｉｖ）前記トレンチ内の第２電
極とを含み、前記広い下部領域内の前記第２電極が前記
ノード誘電体の上の第１ポリシリコン層と、前記第１ポ
リシリコン層の上の耐熱金属サリサイド層と、前記サリ
サイド層の上の第２ポリシリコン層とを含む、半導体基
板内のキャパシタ構造。 （２３）前記半導体基板がＳｉである、上記（２２）に
記載のキャパシタ構造。 （２４）前記狭い上部トレンチ領域の周りにカラー酸化
物を含む、上記（２３）に記載のキャパシタ構造。 （２５）前記耐熱金属サリサイドがＴａ、Ｗ、Ｃｏ、Ｔ
ｉ、およびＭｏから成る群から選択される耐熱金属を含
む、上記（２２）に記載のキャパシタ構造。 （２６）前記耐熱金属サリサイドが約１５〜約１５０μ
オーム−ｃｍの抵抗率を有する、上記（２２）に記載の
キャパシタ構造。 （２７）前記耐熱金属サリサイドが約１５〜約２５μオ
ーム−ｃｍの抵抗率を有する、上記（２６）に記載のキ
ャパシタ構造。 （２８）（ｉ）上部領域および下部領域を有するトレン
チと、（ｉｉ）前記基板内の前記下部領域の周りの電極
と、（ｉｉｉ）前記トレンチを内張りする共形ノード誘
電体と、（ｉｖ）前記トレンチ内の第２電極とを含み、
前記下部領域内の前記第２電極が前記ノード誘電体の上
の第１ポリシリコン層と、前記第１ポリシリコン層の上
の耐熱金属サリサイド層と、前記サリサイド層の上の第
２ポリシリコン層とを含む、半導体基板内のキャパシタ
構造。 （２９）上記（２２）ないし（２８）のいずれか１つに
記載のトレンチ・キャパシタ構造を含むメモリ・セル素
子。
【図１】本発明の耐熱金属サリサイドを含む瓶形記憶ト
レンチ・キャパシタ構造の初期の瓶形トレンチ構造を示
す断面図である。
レンチ・キャパシタ構造の初期の瓶形トレンチ構造を示
す断面図である。
【図２】本発明の耐熱金属サリサイドを含む瓶形記憶ト
レンチ・キャパシタ構造の形成過程において、ボイドを
含むポリシリコン層が付着された図１のトレンチ構造を
示す断面図である。
レンチ・キャパシタ構造の形成過程において、ボイドを
含むポリシリコン層が付着された図１のトレンチ構造を
示す断面図である。
【図３】本発明の耐熱金属サリサイドを含む瓶形記憶ト
レンチ・キャパシタ構造の形成過程において、凹み形成
された図２のトレンチ構造を示す断面図である。
レンチ・キャパシタ構造の形成過程において、凹み形成
された図２のトレンチ構造を示す断面図である。
【図４】本発明の耐熱金属サリサイドを含む瓶形記憶ト
レンチ・キャパシタ構造の形成過程において、耐熱金属
共形層を付着された図３のトレンチ構造を示す断面図で
ある。
レンチ・キャパシタ構造の形成過程において、耐熱金属
共形層を付着された図３のトレンチ構造を示す断面図で
ある。
【図５】本発明の耐熱金属サリサイドを含む瓶形記憶ト
レンチ・キャパシタ構造の形成過程において、耐熱金属
サリサイド層が形成された図４のトレンチ構造を示す断
面図である。
レンチ・キャパシタ構造の形成過程において、耐熱金属
サリサイド層が形成された図４のトレンチ構造を示す断
面図である。
【図６】本発明の耐熱金属サリサイドを含む瓶形記憶ト
レンチ・キャパシタ構造の形成過程において、トレンチ
構造の上部領域の耐熱金属が除去された図５のトレンチ
構造を示す断面図である。
レンチ・キャパシタ構造の形成過程において、トレンチ
構造の上部領域の耐熱金属が除去された図５のトレンチ
構造を示す断面図である。
【図７】本発明の耐熱金属サリサイドを含む瓶形記憶ト
レンチ・キャパシタ構造の断面図である。
レンチ・キャパシタ構造の断面図である。
【図８】図７に示すキャパシタ構造から製作することが
できる先端メモリ・セル素子の断面図である。
できる先端メモリ・セル素子の断面図である。
１０ 瓶形トレンチ構造 １２ 半導体基板 １４ エピタキシアル領域 １６ トレンチ １６ａ 狭い上部領域 １６ｂ 広い下部領域 １８ 埋め込みプレート ２０ ノード誘電層 ２２ 酸化物カラー ２４ パッド誘電層 ２６ ポリシリコン層 ２８ ボイド ３０ 共形耐熱金属層 ３２ 耐熱金属サリサイド層 ３４ ポリシリコン ３６ ｎ−バンド領域 ３８ 浅いトレンチ隔離領域 ４０ アレイ注入領域 ４２ 埋め込みストラップ領域 ４４ ゲート導体領域 ４６ アレイ導体領域 ４８ ｐ−ウエル
フロントページの続き (71)出願人 591209109 シーメンス・アクチェンゲゼルシャフト ＳＩＥＭＥＮＳ ＡＫＴＩＥＮＧＥＳＥＬ ＬＳＣＨＡＦＴ ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ ２ (72)発明者 ジェフリー・ピー・ガンビーノ アメリカ合衆国06755 コネチカット州ゲ イローズヴィル ウェバタク・ロード 12 (72)発明者 ウルリケ・グリューニング アメリカ合衆国12582 ニューヨーク州ワ ッピンガーズ・フォールズ タウン・ビュ ー・ドライブ 38 (72)発明者 ジャック・エイ・マンデルマン アメリカ合衆国12582 ニューヨーク州ス トームヴィル ジャミー・レーン ５ (72)発明者 カール・ジェイ・ラデンス アメリカ合衆国12540 ニューヨーク州ラ グランジェヴィル カチラー・ドライブ 35
Claims (29)
- 【請求項１】半導体基板中にトレンチ・キャパシタ構造
を製作する方法であって、 （ａ）（ｉ）狭い上部領域と広い下部領域とを有するト
レンチと、（ｉｉ）基板内の前記広い下部領域の周りの
電極と、（ｉｉｉ）前記トレンチを前記電極において内
張りする共形ノード誘電体とを有する半導体基板を提供
するステップと、 （ｂ）前記トレンチの前記広い下部領域中にボイドを残
して前記トレンチをポリシリコン層で充填するステップ
と、 （ｃ）ステップ（ｂ）で得られる構造を平坦化するステ
ップと、 （ｄ）前記トレンチの前記狭い上部領域内のポリシリコ
ン層を除去し、前記トレンチの前記広い下部領域内の前
記ボイドを露出させるステップと、 （ｅ）前記狭い上部領域および前記広い下部領域内に共
形耐熱金属層を形成するステップと、 （ｆ）前記構造をアニールして前記トレンチ構造の前記
広い下部領域内に耐熱金属サリサイド層を形成するステ
ップと、 （ｇ）前記トレンチの前記狭い上部領域から前記共形耐
熱金属層を除去するステップと、 （ｈ）前記トレンチ構造にポリシリコンを充填するステ
ップと、 （ｉ）ステップ（ｈ）で得られる構造を平坦化するステ
ップとを含む方法。 - 【請求項２】前記半導体基板がＳｉである、請求項１に
記載の方法。 - 【請求項３】前記電極が外方拡散した埋め込みプレート
である、請求項１に記載の方法。 - 【請求項４】ステップ（ｂ）に先立って前記トレンチの
上部領域の周りにカラー酸化物を提供する、請求項１に
記載の方法。 - 【請求項５】ステップ（ｂ）が低圧化学気相付着によっ
て行われる、請求項１に記載の方法。 - 【請求項６】前記ボイドがステップ（ｂ）で付着した前
記ポリシリコンによって完全に覆われる、請求項５に記
載の方法。 - 【請求項７】ステップ（ｃ）が化学機械研磨またはエッ
チングによって行われる、請求項１に記載の方法。 - 【請求項８】前記除去ステップ（ｄ）が異方性エッチン
グ、等方性エッチング、またはこれらの組み合わせによ
って前記ポリシリコンをエッチングするステップを含
む、請求項１に記載の方法。 - 【請求項９】前記エッチングが、イオン強化エッチン
グ、イオン誘導エッチング、プラズマ・エッチング、反
応性イオン・エッチング、反応性イオン・ビーム・エッ
チング、およびマイクロ波プラズマ・エッチングからな
る群から選択されるエッチングによって行われる、請求
項８に記載の方法。 - 【請求項１０】ステップ（ｄ）がハロゲンを反応性プラ
ズマ・ガスとして用いるプラズマ・エッチングによって
行われる、請求項１に記載の方法。 - 【請求項１１】ステップ（ｄ）において前記ポリシリコ
ンが前記狭い上部領域から完全に除去される、請求項１
に記載の方法。 - 【請求項１２】ステップ（ｅ）が、化学気相付着、スパ
ッタ、電気めっき、および無電解めっきからなる群から
選択される付着法によって行われる、請求項１に記載の
方法。 - 【請求項１３】ステップ（ｅ）が化学気相付着によって
行われる、請求項１２に記載の方法。 - 【請求項１４】前記耐熱金属がＴａ、Ｗ、Ｃｏ、Ｔｉ、
およびＭｏから成る群から選択される、請求項１に記載
の方法。 - 【請求項１５】前記アニールが非酸化性雰囲気の存在下
に行われる、請求項１に記載の方法。 - 【請求項１６】前記アニールが約６００℃〜約１０００
℃の温度で約５秒から約１時間行われる、請求項１５に
記載の方法。 - 【請求項１７】前記アニールが約７００℃〜約８００℃
の温度で約１０〜約６０秒間行われる、請求項１６に記
載の方法。 - 【請求項１８】前記耐熱金属サリサイドが約１５〜約１
５０μオーム−ｃｍの抵抗率を有する、請求項１に記載
の方法。 - 【請求項１９】前記耐熱金属サリサイドが約１５〜約２
５μオーム−ｃｍの抵抗率を有する、請求項１８に記載
の方法。 - 【請求項２０】ステップ（ｇ）で前記耐熱金属がＨ
2Ｏ2、ＨＣｌ、ＨＮＯ3、酢酸、クロム酸、リン酸、硫
酸、水酸化アルミニウム、およびこれらの混合物から成
る群から選択された化学エッチャントを用いる湿式化学
エッチングによって除去される、請求項１に記載の方
法。 - 【請求項２１】前記化学エッチャントがＨ2Ｏ2である請
求項２０に記載の方法。 - 【請求項２２】（ｉ）狭い上部領域および広い下部領域
を有するトレンチと、（ｉｉ）前記基板内の前記広い下
部領域の周りの電極と、（ｉｉｉ）前記トレンチを内張
りする共形ノード誘電体と、（ｉｖ）前記トレンチ内の
第２電極とを含み、前記広い下部領域内の前記第２電極
が前記ノード誘電体の上の第１ポリシリコン層と、前記
第１ポリシリコン層の上の耐熱金属サリサイド層と、前
記サリサイド層の上の第２ポリシリコン層とを含む、半
導体基板内のキャパシタ構造。 - 【請求項２３】前記半導体基板がＳｉである、請求項２
２に記載のキャパシタ構造。 - 【請求項２４】前記狭い上部トレンチ領域の周りにカラ
ー酸化物を含む、請求項２３に記載のキャパシタ構造。 - 【請求項２５】前記耐熱金属サリサイドがＴａ、Ｗ、Ｃ
ｏ、Ｔｉ、およびＭｏから成る群から選択される耐熱金
属を含む、請求項２２に記載のキャパシタ構造。 - 【請求項２６】前記耐熱金属サリサイドが約１５〜約１
５０μオーム−ｃｍの抵抗率を有する、請求項２２に記
載のキャパシタ構造。 - 【請求項２７】前記耐熱金属サリサイドが約１５〜約２
５μオーム−ｃｍの抵抗率を有する、請求項２６に記載
のキャパシタ構造。 - 【請求項２８】（ｉ）上部領域および下部領域を有する
トレンチと、（ｉｉ）前記基板内の前記下部領域の周り
の電極と、（ｉｉｉ）前記トレンチを内張りする共形ノ
ード誘電体と、（ｉｖ）前記トレンチ内の第２電極とを
含み、前記下部領域内の前記第２電極が前記ノード誘電
体の上の第１ポリシリコン層と、前記第１ポリシリコン
層の上の耐熱金属サリサイド層と、前記サリサイド層の
上の第２ポリシリコン層とを含む、半導体基板内のキャ
パシタ構造。 - 【請求項２９】請求項２２ないし２８のいずれか１つに
記載のトレンチ・キャパシタ構造を含むメモリ・セル素
子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/102,471 US6194755B1 (en) | 1998-06-22 | 1998-06-22 | Low-resistance salicide fill for trench capacitors |
| US09/102471 | 1998-06-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000022101A true JP2000022101A (ja) | 2000-01-21 |
| JP3327867B2 JP3327867B2 (ja) | 2002-09-24 |
Family
ID=22290031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15133899A Expired - Fee Related JP3327867B2 (ja) | 1998-06-22 | 1999-05-31 | トレンチ・キャパシタ構造およびその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6194755B1 (ja) |
| EP (1) | EP0967643B1 (ja) |
| JP (1) | JP3327867B2 (ja) |
| KR (1) | KR100343353B1 (ja) |
| CN (1) | CN1116702C (ja) |
| DE (1) | DE69934357T2 (ja) |
| TW (1) | TW423096B (ja) |
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- 1999-02-22 TW TW088102549A patent/TW423096B/zh not_active IP Right Cessation
- 1999-05-20 CN CN99106683A patent/CN1116702C/zh not_active Expired - Fee Related
- 1999-05-31 JP JP15133899A patent/JP3327867B2/ja not_active Expired - Fee Related
- 1999-06-17 DE DE69934357T patent/DE69934357T2/de not_active Expired - Lifetime
- 1999-06-17 EP EP99304729A patent/EP0967643B1/en not_active Expired - Lifetime
- 1999-06-21 KR KR1019990023200A patent/KR100343353B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP0967643A2 (en) | 1999-12-29 |
| CN1257309A (zh) | 2000-06-21 |
| DE69934357D1 (de) | 2007-01-25 |
| CN1116702C (zh) | 2003-07-30 |
| KR100343353B1 (ko) | 2002-07-15 |
| JP3327867B2 (ja) | 2002-09-24 |
| DE69934357T2 (de) | 2007-09-20 |
| EP0967643A3 (en) | 2003-08-20 |
| US6194755B1 (en) | 2001-02-27 |
| EP0967643B1 (en) | 2006-12-13 |
| KR20000006315A (ko) | 2000-01-25 |
| TW423096B (en) | 2001-02-21 |
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|---|---|---|---|
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